KR20120052478A - 부트스트랩 회로 - Google Patents

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Abstract

본 발명은 스위칭 트랜지스터의 게이트 전압(VG)을 공급하는 부트스트랩 회로에 관한 것으로, 더욱 상세하게는 입력전압(VIN)의 크기 변화에 따라 스위칭 트랜지스터에 일정한 게이트-소스 전압(VGS)과 온-저항(on-resistance)을 제공함으로써 선형성을 개선한 부트스트랩 회로에 관한 것이다.
본 발명은 스위칭 트랜지스터의 게이트 노드(G)에 존재하는 기생 커패시터(CPG)의 영향을 제거함으로써 입력전압(VIN)의 변화에 따른 스위칭 트랜지스터의 게이트-소오스 전압의 변화(VGS)를 최소화시키는 장점이 있다.

Description

부트스트랩 회로{A Bootstrap circuit}
본 발명은 스위칭 트랜지스터에 게이트 전압(VG)을 공급하는 부트스트랩 회로에 관한 것으로, 더욱 상세하게는 입력전압(VIN)의 크기 변화에 따라 스위칭 트랜지스터에 일정한 게이트-소스 전압(VGS)과 온-저항(on-resistance)을 제공함으로써 선형성을 개선한 부트스트랩 회로에 관한 것이다.
CMOS 회로에 사용되는 스위치는 그 온-저항이 변화하면 신호감쇄변화(signal loss variation)와 신호지연변화(signal delay variation) 등이 발생한다. 따라서 회로를 설계할 때 온-저항을 일정하게 유지 하는 것이 중요하다. 온-저항이 일정하게 유지되면 신호감쇄변화(signal loss variation)와 신호지연변화(signal delay variation)를 최소화 하게 되어, 우수한 선형성을 가진 샘플링 신호를 얻을 수 있다.
일반적으로 스위치용 NMOS 트랜지스터에 있어서, 스위치의 온-저항은 하기의 수학식 1로 표현된다.
Figure pat00001
상기 수학시 1로부터 스위치의 온-저항을 일정하게 유지하기 위해서는 일정한 VGS가 요구된다. 따라서 온-저항을 일정하게 유지하기 위해서는 부트스트랩 회로를 사용하게 된다.
도 1은 종래의 부트스트랩 회로를 나타내는 도면이다.
도 1을 참고하면, 하나의 커패시터를 사용하는 종래의 부트스트랩 회로(100)는, 게이트 접지수단(110), 부트스트랩수단(120), 제어수단(130) 및 전달수단(140) 을 구비한다.
게이트접지수단(110)은, 제1단자에 접지전압이 연결되고 제2단자에 스위칭 트랜지스터(MS)의 게이트 노드(G)가 연결되며, 반전펄스신호(/φ)에 응답하여 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)를 접지시켜 준다. 게이트 접지수단(110)은 게이트에 각각 전원전압(VDD)과 반전펄스신호(/φ)가 인가되고 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)와 접지 사이에 직렬 연결된 제1 NMOS 트랜지스터(M1) 및 제2 NMOS 트랜지스터(M2)로 이루어진다.
부트스트랩수단(120)은, 상기 반전펄스신호(/φ) 및 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)의 전압인 게이트 전압(VG)에 응답하여 부트스트랩 전압을 출력한다. 즉 상기 스위칭 트랜지스터(Ms)의 게이트 노드(G)에 부트스트랩 전압에 해당하는 전원전압(VDD)과 입력전압(VIN)의 합을 공급한다. 상기 부트스트랩수단(120)은, 게이트에 반전펄스신호(/φ)가 인가되고, 소오스에 접지전압이 인가되는 제3 NMOS 트랜지스터(M3), 소오스에 전원전압(VDD)이 인가되며 게이트에 상기 스위칭 트랜지스터(Ms)의 게이트가 연결되는 제1 PMOS 트랜지스터(M4) 및 일단에 상기 제3 NMOS 트랜지스터(M3)의 드레인이 연결되고 타단에 상기 제1 PMOS 트랜지스터(M4)가 연결되는 부트스트랩_커패시터(CB) 및 소오스에 상기 제3 NMOS 트랜지스터의 드레인이 연결되고, 드레인에 상기 스위칭 트랜지스터의 소오스가 연결되며, 게이트에 상기 스위칭 트랜지스터의 게이트가 연결되는 제4 NMOS 트랜지스터(M5)로 이루어진다.
제어수단(130)은 펄스신호(φ)를 입력받아 전달수단을 턴-온 또는 턴-오프시키는 제어신호(cont_φ)를 출력한다. 상기 제어수단(130)은 게이트에 펄스신호(φ)가 각각 인가되고 전원전압(VDD)과 제3 NMOS 트랜지스터(M3)의 드레인 사이에 직렬 연결된 제2 PMOS 트랜지스터(M6)와 제5 NMOS 트랜지스터(M7)로 이루어진다.
전달수단(140)은, 상기 제어신호(cont_φ)에 따라 턴-온되어 상기 부트스트랩수단(120)으로부터 부트스트랩된 전압인 전원전압(VDD)과 입력전압(VIN)의 합을 상기 스위칭 트랜지스터(Ms)의 게이트로 전달한다. 상기 전달수단(140)은 소오스에 상기 제1 PMOS 트랜지스터의 드레인(M4)이 연결되고 드레인에 상기 스위치 트랜지스터(Ms)의 게이트가 연결되는 제3 PMOS 트랜지스터(M8)로 이루어진다.
이하, 도 1을 참고하여 종래의 부트스트랩 회로의 동작을 설명하면 다음과 같다.
먼저 펄스신호(φ)가 로우(Low)일 때, 제1 및 제2 NMOS 트랜지스터(M1, M2)는 턴-온 되어, 상기 스위칭 트랜지스터의 게이트 전압(VG)은 접지가 된다. 따라서 제4 NMOS 트랜지스터(M5)는 턴-오프 되고, 제3 PMOS 트랜지스터(M8)도 턴-오프 된다. 동시에, 제3 NMOS 트랜지스터(M3)와 제1 PMOS 트랜지스터(M4)가 턴-온 되어, 부트스트랩_커패시터(CB)의 양단에 전원전압(VDD)이 충전된다.
다음으로 펄스신호(φ)가 하이(High)일 때, 제3 PMOS 트랜지스터(M8)는 턴-온 되어, 부트스트랩_커패시터(CB)의 일단(노드 P)에 상기 스위칭 트랜지스터의 게이트 전압(VG)이 연결된다. 동시에, 제4 NMOS 트랜지스터(M5)가 턴-온 되어 부트스트랩_커패시터(CB)의 타단에 입력전압(VIN)이 인가된다. 따라서, 상기 스위칭 트랜지스터의 게이트 전압(VG)은 일정한 전원전압(VDD)과 입력전압(VIN)의 합으로 만들 수 있다. 또한, 이상적으로 상기 스위칭 트랜지스터의 게이트-소오스 전압(VGS)은 입력전압과 무관한 일정한 전원전압으로만 결정될 수 있다.
그러나 실제로는 상기 스위칭 트랜지스터의 게이트-소오스 전압(VGS)은 기생 커패시터(CPT, CPB, CPG)에 의해 상기 입력전압(VIN)에 따라 변화하게 되는 문제점이 있다. 특히, 스위칭 트랜지스터의 게이트와 연결 경로 때문에 스위칭 트랜지스터의 게이트 노드(G)의 기생 커패시터(CPG)는 다른 기생 커패시터에 비해 큰 값을 갖는다.
따라서 스위칭 트랜지스터의 게이트 전압(VG)은 일정한 전원전압(VDD)을 추가한 입력전압(VIN)으로 만들 수 없고, 이에 스위칭 트랜지스터의 게이트-소오스 전압(VGS)은 입력전압(VIN)에 의존하게 된다.
하기의 수학식 2는 스위칭 트랜지스터의 게이트-소오스 전압(VGS)을 나타내며, 수학식 3은 입력전압이 접지전압에서 전원전압(VDD)으로 바뀔 때 스위칭 트랜지스터의 게이트-소오스 전압(VGS)의 변화를 나타낸다.
Figure pat00002
Figure pat00003
상기의 수학식 3에서와 같이, 아날로그 입력전압(VIN)의 변화에 따라 스위칭 트랜지스터의 게이트-소오스 전압(VGS)의 변화가 발생된다.
더욱이 Capacitor-based-DAC를 이용하는 축차 근사형 아날로그 디지털 변환기(successive approximation register ADC)는 많은 입력 샘플링 스위치가 필요하다. 따라서 사용되는 아날로그 스위치의 개수의 증가와 신호 연결을 위한 라우팅 패스(routing path)의 기생커패시터의 증가로 스위칭 트랜지스터의 게이트 전압(VG)의 기생 커패시터(CPG)는 증가한다. 실제로 스위칭 트랜지스터의 게이트-소오스 전압(VGS)의 변화 값은 부트스트랩 회로를 사용함에도 불구하고 수십 ㎷에 이른다.
본 발명이 해결하고자 하는 기술적 과제는, 고성능 ADC 등에서 사용되는 스위칭 트랜지스터의 개수가 증가하는 경우, 스위칭 트랜지스터의 게이트 노드(G)에 기생 커패시터(CPG)는 증가하고, 이로 인해 발생하는 비선형성을 줄일 수 있는 부트스트랩 회로를 제안한다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 부트스트랩 회로는, 제1단자에 접지전압이 연결되고 제2단자에 스위칭 트랜지스터(MS)의 게이트 노드(G)가 연결되며, 반전펄스신호(/φ)에 응답하여 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)를 접지시켜 주는 게이트 접지수단(210); 상기 반전펄스신호(/φ) 및 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)의 전압인 게이트 전압(VG)에 응답하여 부트스트랩 전압을 출력하는 부트스트랩수단(220); 펄스신호(φ)의 위상을 차단시간(△t1)만큼 지연시켜 지연펄스신호(φ′)를 출력하는 펄스지연수단(230); 상기 지연펄스신호(φ′)를 입력받아 제어신호(cont_φ′)를 출력하는 제어수단(240); 상기 제어신호(cont_φ′)에 응답하여 동작하며, 제1단자에 상기 부트스트랩 전압이 연결되고 제2단자에 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)가 연결되는 전달수단(250); 및 상기 펄스신호(φ)에 응답하여 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)에 상기 입력전압(VIN)을 전달하는 초기화수단(260);을 포함한다.
본 발명은 스위칭 트랜지스터의 게이트 노드(G)에 존재하는 기생 커패시터(CPG)의 영향을 제거함으로써 입력전압(VIN)의 변화에 따른 스위칭 트랜지스터의 게이트-소오스 전압의 변화(VGS)를 최소화시키는 장점이 있다.
도 1은 종래의 부트스트랩 회로를 나타내는 도면이다.
도 2는 본 발명의 일실시 예에 따른 부트스트랩 회로를 나타내는 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 부트스트랩 회로를 나타내는 도면이다.
도 4는 본 발명의 일실시 예에 따른 부트스트랩 회로의 타이밍도이다.
도 5는 본 발명에 따른 부트스트랩 회로와 종래의 부트스트랩 회로의 스위칭 트랜지스터의 게이트 전압(VG)과 게이트-소오스 전압(VGS)을 각각 비교한 도면이다.
도 6은 본 발명에 따른 부트스트랩 회로와 종래의 부트스트랩 회로의 SNDR(Signal-to-Nosis-and-Distortion Ratio)를 비교한 도면이다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 2는 본 발명의 일실시 예에 따른 부트스트랩 회로를 나타내는 도면이다.
도 2를 참고하면, 본 발명의 일실시 예에 따른 부트스트랩 회로(200)는, 게이트 접지수단(210), 부트스트랩수단(220), 펄스지연수단(230), 제어수단(240), 전달수단(250) 및 초기화수단(260)을 포함한다.
게이트 접지수단(210)은 제1 및 제2 NMOS 트랜지스터(M1, M2)로 이루어지고, 부트스트랩수단(220)은 제3 및 제4 NMOS 트랜지스터(M3, M5), 제1 PMOS 트랜지스터(M4) 및 부트스트랩_커패시터(CB)로 이루어진다. 그리고 제어수단(240)은 제2 PMOS 트랜지스터(M6) 및 제5 NMOS 트랜지스터(M7)로 이루어지며, 전달수단(250)은 제3 PMOS 트랜지스터(M8)로 이루어진다.
본 발명의 일실시 예에 따른 부트스트랩 회로(200)는, 도 1에 도시된 종래의 부트스트랩 회로(100)를 개선한 것이다. 따라서 게이트 접지수단(210), 부트스트랩수단(220), 제어수단(240) 및 전달수단(250)은 도 1에 도시된 회로와 동일한 역할을 하므로 여기서는 중복된 설명을 생략한다.
본 발명의 일실시 예에 따른 부트스트랩 회로(200)는, 스위칭 트랜지스터의 게이트 노드(G)의 기생 커패시터(CPG)가 증가되는 경우, 온-저항을 향상시키기 위해 초기화 회로를 추가한다. 이에 본 발명은 종래의 부트스트랩 회로에 초기화 회로로써 펄스지연수단(230) 및 초기화수단(260)을 더 포함된다.
펄스지연수단(230)은, 펄스신호(φ)의 위상을 차단시간(△t1)까지 지연시켜 지연펄스신호(φ′)를 출력하여 제어수단(240)에 전달한다. 제어수단(240)은 상기 지연펄스신호(φ′)을 입력받아 제어신호(cont_φ′)를 출력하고 상기 제어신호(cont_φ′)에 따라 전달수단(250)을 턴-온 시킨다.
따라서 상기 차단시간(△t1) 동안에는, 제1 PMOS 트랜지스터의 드레인 노드(노드 P)의 전압이 스위칭 트랜지스터의 게이트 노드(G)로 전달되지 못하고, 부트스트랩 수단(220)의 제1 PMOS 트랜지스터의 드레인 노드(노드 P)와 스위칭 트랜지스터의 게이트 노드(노드 G)가 분리된다. 본 발명의 일실시 예는 상기 펄스지연수단(230)을 직렬 연결된 복수의 지연_인버터로 구성할 수도 있다.
초기화수단(260)은, 쇼트펄스발생기(261), 제어기(262) 및 전송게이트(263)로 이루어진다.
쇼트펄스발생기(261)는 펄스신호(φ)를 입력받아, 펄스폭을 초기화시간(△t2)만큼 줄이며, 이를 반전시킨 반전 쇼트펄스신호(/shortφ)를 출력한다. 상기 쇼트펄스발생기(261)는 상기 펄스신호(φ)를 입력받아 위상을 상기 초기화시간(△t2)만큼 지연시키는 지연소자(261-1), 상기 지연소자의 출력신호를 반전시키는 제1 인버터(261-2) 및 상기 제1 인버터의 출력신호와 상기 펄스신호를 부정논리곱하여 상기 반전 쇼트펄스신호(/shortφ)를 출력하는 NAND 게이트(261-3)로 이루어진다.
제어기(262)는, 상기 반전 쇼트펄스신호(/shortφ)를 입력받아, 동일한 펄스폭을 가지며, 이를 반전시킨 제1 제어신호(cont_n)와 반전시키지 않은 제2 제어신호(cont_p)를 출력한다. 상기 제어기(262)는 입력단에 상기 반전 쇼트펄스신호(/shortφ)가 인가되는 제2 인버터, 드레인에 상기 반전 쇼트펄스신호(/shortφ)가 인가되고, 게이트에 상기 제2 인버터의 출력단이 연결되는 제6 NMOS 트랜지스터(M9) 및 소오스에 상기 제1 PMOS 트랜지스터의 드레인(노드 P)이 연결되고, 게이트에 상기 제2 인버터의 출력단이 연결되며, 드레인에 상기 제6 NMOS 트랜지스터의 소오스와 연결되는 제4 PMOS 트랜지스터(M10)로 이루어진다. 이 때 상기 제2 인버터의 출력신호가 제1 제어신호(cont_n)이고, 상기 제6 NMOS 트랜지스터의 소오스와 상기 제4 PMOS 트랜지스트의 드레인이 서로 연결되어 출력되는 신호가 제2 제어신호(cont_p)이다.
전송게이트(263)는, 상기 제1 제어신호(cont_n)와 제2 제어신호(cont_p)에 응답하고, 입력단에 상기 입력전안(VIN)이 인가되고 출력단에 상기 스위치 트랜지스터의 게이트가 연결된다. 본 발명의 일실시 예의 전송게이트는 병렬로 연결된 제5 PMOS 트랜지스터(M11)와 제7 NMOS 트랜지스터(M12)로 구성된 CMOS형 트랜지스터로 이루어진다. 이때 제7 NMOS 트랜지스터의 게이트로 제1 제어신호(cont_n)가 인가되고, 제5 PMOS 트랜지스터의 게이트로 제2 제어신호(cont_p)가 인가된다. 그리고 제7 NMOS 트랜지스터의 드레인과 제5 PMOS 트랜지스터의 소오스가 서로 연결되어 입력전압이 인가되고, 제7 NMOS 트랜지스터의 소오스와 제5 PMOS 트랜지스터의 드레인이 서로 연결되어 출력단에 연결된다.
계속하여 도 2를 참고하여 본 발명에 따른 부트스트랩 회로의 동작을 살펴보면 다음과 같다.
펄스신호(φ)가 하이(High) 일 때, 쇼트펄스발생기(261)는 초기화시간(△t2)만큼의 펄스폭을 가진 반전된 쇼트펄스신호(/shortφ)를 출력하고, 제어기(262)는 반전된 쇼트펄스신호(/shortφ)를 입력받아, 제1 및 제2 제어신호(cont_n, cont_p)를 출력한다. 그리고 최종적으로, 전송게이트(263)는 상기 제1 및 제2 제어신호(cont_n, cont_p)에 응답하여, 제1 및 제2 제어신호(cont_n, cont_p)의 펄스폭인 초기화시간(△t2) 동안 켜지게 되어 입력단에 인가된 입력전압(VIN)이 출력단에 연결된 스위칭 트랜지스터의 게이트 노드(G)로 전송된다. 그리고 제4 NMOS 트랜지스터(M5)가 턴-온 되어, 제1 PMOS 트랜지스터의 드레인 노드(노드 P)의 전압이 전원전압(VDD)에서 전원전압과 입력전압의 합(VDD+VIN)의 전압레벨로 바뀌게 된다.
이 때, 펄스지연수단(230)은 펄스신호(φ)의 위상을 차단시간(△t1)만큼 지연시켜 지연펄스신호(φ′)를 출력하고, 상기 차단시간(△t1) 동안에는 부트스트랩 수단의 제1 PMOS 트랜지스터의 드레인(노드 P)과 스위칭 트랜지스터의 게이트 노드(G)가 분리되어 있다. 본 발명의 일실시 예는 차단시간(△t1)을 초기화시간(△t2)보다 더 길게 하여 스위치 트랜지스터의 게이트가 입력전압(VIN)으로 초기화될 때까지 제1 PMOS 트랜지스터의 드레인(노드 P)과 스위칭 트랜지스터의 게이트 노드(G)를 분리시킨다.
그리고 지연클럭신호(φ′)에 따라 전달수단(250)의 제3 PMOS 트랜지스터(M8)가 턴-온 되어 제1 PMOS 트랜지스터(M4)의 드레인(노드 P)과 스위칭 트랜지스터의 게이트 노드(G) 사이의 전하가 공유된다.
하기의 수학식 4는 스위칭 트랜지스터의 게이트 전압(VG)을 나타내고, 수학식 5는 스위칭 트랜지스터의 게이트-소오스 전압(VGS)을 나타내며, 수학식 6은 입력전압이 접지전압에서 전원전압(VDD)으로 바뀔 때 스위칭 트랜지스터의 게이트-소오스 전압의 변화(△VGS)를 각각 나타낸다.
Figure pat00004
Figure pat00005
Figure pat00006
상기의 수학식 5와 수학식 6에서 나타난 바와 같이, 스위칭 트랜지스터의 게이트-소오스 전압(VGS)은 입력전압(VIN)에 독립되어, 스위칭 트랜지스터의 게이트-소오스 전압의 변화(△VGS)가 입력전압에 무관하게 영이 된다. 다만 상기의 수학식은 나머지 기생 커패시터(CPT, CPB)가 작다는 가정 하에 계산되나, 실제로 이 값은 매우 작아 큰 오차는 없다.
도 3은 본 발명의 다른 실시 예에 따른 부트스트랩 회로를 나타내는 도면이다.
도 3을 참고하면, 본 발명의 다른 실시 예에 따른 부트스트랩 회로(300)는, 도 2에 도시된 부트스트랩 회로(200)를 개선한 것으로, 게이트 접지수단(310), 부트스트랩수단(320), 펄스지연수단(330), 제어수단(340), 전달수단(350) 및 초기화수단(360)은 도 2에 도시된 회로와 동일한 역할을 한다. 다만, 상기 펄스지연수단(330)의 입력으로 상기 초기화수단(360)의 쇼트펄스발생기(361)에 있는 지연소자(361-1)의 출력을 받는다. 이를 통해, 회로의 구성을 간단히 할 수 있고, 초기화시간(△t2)보다도 길어진 차단시간(△t1)이 보장된다.
본 발명의 바람직한 실시 예는, 스위칭 트랜지스터의 게이트 노드(G)가 전원전압과 입력전압의 합만큼의 전압레벨을 가지므로 제1 PMOS 트랜지스터(M4)의 벌크 노드를 노드 P와 연결시킨다.
도 4는 본 발명의 일실시 예에 따른 부트스트랩 회로의 타이밍이다.
도 4를 참고하면, 펄스신호(φ)가 하이(High) 일 때, 제1 PMOS 트랜지스터의 드레인(노드 P)의 전압은 전원전압(VDD)에서 전원전압과 입력전압의 합(VDD+VIN)으로 변동된다. 그리고, 쇼트펄스발생기(261)는 상기 펄스신호(φ)의 펄스폭을 초기화시간(△t2)만큼 줄이고, 이를 반전시킨 반전된 쇼트펄스신호(/shortφ)를 출력하고, 제어기(262)는 상기 반전된 쇼트펄스신호(/shortφ)와 동일한 펄스폭을 가지고, 이를 반전시킨 제1 제어신호(cont_n)와 반전시키지 않은 제2 제어신호(cont_p)를 출력한다.
따라서 초기화시간(△t2) 동안, 제1 제어신호(cont_n)는 전원전압(VDD)을, 제2 제어신호(cont_p)는 접지전압을 가지며, 전송게이트(263)가 턴-온 된다. 그리고 초기화시간(△t2)이 지나면 제1 제어신호(cont_n)에 의해 제4 PMOS 트랜지스터(M8)가 턴-온되고, 제6 NMOS 트랜지스터(M9)는 턴-오프 하게 되어, 제2 제어신호(cont_p)는 제1 PMOS 트랜지스터의 드레인(노드 P)의 전압레벨을 따르게 되고, 전송게이트는 턴-오프 된다.
도 5는 본 발명에 따른 부트스트랩 회로와 종래의 부트스트랩 회로의 스위칭 트랜지스터의 게이트 전압(VG)과 게이트-소오스 전압(VGS)을 각각 비교한 도면이다.
종래의 부트스트랩 회로(100)와 본 발명에 따른 부트스트랩 회로(200,300)는, 각각 축차 근사형 아날로그 디지털 변환기(successive approximation register ADC)에서 사용되고, 입력신호가 레일 투 레일(rail to rail), 100kHz 사인파로 주어지며 1MS/s로 샘플링 한다. 그리고 각각 부트스트랩 회로의 스위치에 기생 커패시터(CPG)를 100fF로 하였다.
도 5를 참고하면, 입력신호(VIN)가 증가함에 따라, 두 부트스트랩의 스위칭 트랜지스터의 게이트 전압(VG) 차이가 증가함을 볼 수 있다. 그리고 종래의 부트스트랩 회로(100)의 스위칭 트랜지스터의 게이트-소오스 전압 변화(△VGS)는 106㎷이나, 본 발명에 따른 부트스트랩 회로(200, 300)의 스위칭 트랜지스터의 게이트-소오스 전압 변화(△VGS)는 35㎷로 우수한 성능을 가짐을 확인할 수 있다.
도 6은 본 발명에 따른 부트스트랩 회로와 종래의 부트스트랩 회로의 SNDR(Signal-to-Nosis-and-Distortion Ratio)를 비교한 도면이다.
도 6을 참고하면, 종래의 부트스트랩 회로(100)를 사용하는 경우 기생 커패시터(CPG)가 증가할수록 SNDR(Signal-to-Nosis-and-Distortion Ratio)이 급격이 감소함을 알 수 있다. 반면에, 본 발명에 따른 부트스트랩 회로(200, 300)를 사용하는 경우 기생 커패시터(CPG)가 증가하더라도 SNDR(Signal-to-Nosis-and-Distortion Ratio)의 급격한 감소는 없어 우수한 성능을 확인할 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (10)

  1. 제1단자에 접지전압이 연결되고 제2단자에 스위칭 트랜지스터(MS)의 게이트 노드(G)가 연결되며, 반전펄스신호(/φ)에 응답하여 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)를 접지시켜 주는 게이트 접지수단(210);
    상기 반전펄스신호(/φ) 및 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)의 전압인 게이트 전압(VG)에 응답하여 부트스트랩 전압을 출력하는 부트스트랩수단(220);
    펄스신호(φ)의 위상을 차단시간(△t1)만큼 지연시켜 지연펄스신호(φ′)를 출력하는 펄스지연수단(230);
    상기 지연펄스신호(φ′)를 입력받아 제어신호(cont_φ′)를 출력하는 제어수단(240);
    상기 제어신호(cont_φ′)에 응답하여 동작하며, 제1단자에 상기 부트스트랩 전압이 연결되고 제2단자에 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)가 연결되는 전달수단(250); 및
    상기 펄스신호(φ)에 응답하여 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)에 입력전압(VIN)을 전달하는 초기화수단(260);을 포함하는 것을 특징으로 하는 부트스트랩 회로.
  2. 제 1 항에 있어서, 상기 게이트 접지수단(210)은,
    게이트에 각각 전원전압(VDD)과 상기 반전펄스신호(/φ)가 인가되고, 상기 스위칭 트랜지스터의 게이트 노드(G)와 접지전압 사이에 직렬 연결되는 제1 및 제2 NMOS 트랜지스터(M1,M2)로 이루어진 것을 특징으로 하는 부트스트랩 회로.
  3. 제 2 항에 있어서, 상기 부트스트랩수단(220)은,
    게이트에 상기 반전펄스신호(/φ)가 인가되고 소오스에 접지전압이 인가되는 제3 NMOS 트랜지스터(M3);
    상기 제3 NMOS 트랜지스터의 드레인에 일단이 연결되는 부트스트랩_커패시터(CB);
    드레인에 상기 부트스트랩_커패시터의 타단이 연결되고, 소오스에 전원전압이 인가되며 게이트에 상기 스위칭 트랜지스터의 게이트가 연결되는 제1 PMOS 트랜지스터(M4); 및
    소오스에 상기 제3 NMOS 트랜지스터의 드레인이 연결되고, 드레인에 입력전압(VIN)이 인가되며, 게이트에 상기 스위칭 트랜지스터의 게이트가 연결되는 제4 NMOS 트랜지스터(M5)로 이루어진 것을 특징으로 하는 부트스트랩 회로.
  4. 제 3 항에 있어서, 상기 펄스지연수단(230)은,
    직렬 연결된 복수의 지연_인버터로 이루어진 것을 특징으로 하는 부트스트랩 회로.
  5. 제 4 항에 있어서, 상기 제어수단(240)은,
    게이트에 상기 지연펄스신호(φ′)가 각각 인가되고 전원전압과 상기 제3 NMOS 트랜지스터의 드레인 사이에 직렬 연결되는 제2 PMOS 트랜지스터(M6)와 제5 NMOS 트랜지스터(M7)로 이루어지는 것을 특징으로 하는 부트스트랩 회로.
  6. 제 3 항에 있어서, 상기 전달수단(250)은,
    상기 부트스트랩수단으로부터 상기 부트스트랩 전압을 상기 스위칭 트랜지스터(MS)의 게이트 노드(G)로 전달하는 것을 특징으로 하는 부트스트랩 회로.
  7. 제 6 항에 있어서, 상기 초기화수단(260)은,
    상기 펄스신호(φ)를 입력받아 펄스폭을 초기화시간(△t2)만큼 줄여 반전된 쇼트펄스신호(/shortφ)를 출력하는 쇼트펄스발생기(261);
    상기 반전된 쇼트펄스신호(/shortφ)를 입력받아 동일한 펄스폭을 가지며, 이를 반전시킨 제1 제어신호(cont_n)와 반전시키지 않은 제2 제어신호(cont_p)를 출력하는 제어기(262); 및
    상기 제1 제어신호(cont_n)와 제2 제어신호(cont_p)에 응답하고, 입력단에 상기 입력전안(VIN)이 인가되고 출력단에 상기 스위치 트랜지스터의 게이트가 연결되는 전송게이트(263)를 포함하되,
    상기 차단시간(△t1)이 상기 초기화시간(△t2)보다 더 긴 것을 특징으로 하는 부트스트랩 회로.
  8. 제 7 항에 있어서, 쇼트펄스발생기(261)는,
    상기 펄스신호(φ)를 입력받아 위상을 상기 초기화시간(△t2)만큼 지연시키는 지연소자(261-1);
    상기 지연소자의 출력신호를 반전시키는 제1 인버터(261-2); 및
    상기 제1 인버터의 출력신호와 상기 펄스신호를 부정논리곱하여 상기 반전된 쇼트펄스신호를 출력하는 NAND 게이트(261-3);로 이루어진 것을 특징으로 하는 부트스트랩 회로.
  9. 제 8 항에 있어서,
    상기 지연소자(261-1)의 출력이 상기 펄스지연수단(240)의 입력으로 인가되는 것을 특징으로 하는 부트스트랩 회로.
  10. 제 9 항에 있어서, 상기 제어기(262)는,
    입력단에 상기 반전된 쇼트펄스신호가 인가되는 제2 인버터(262-1);
    드레인에 상기 반전된 쇼트펄스신호가 인가되고, 게이트에 상기 제2 인버터의 출력단이 연결되는 제6 NMOS 트랜지스터(M9); 및
    소오스에 상기 제1 PMOS 트랜지스터의 드레인이 연결되고, 게이트에 상기 제2 인버터의 출력단이 연결되며, 드레인에 상기 제6 NMOS 트랜지스터의 소오스와 연결되는 제4 PMOS 트랜지스터(M10)로 이루어진 것을 특징으로 하는 부트스트랩 회로,
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EP3573235A1 (en) * 2018-05-23 2019-11-27 MediaTek Inc. Initial booting bootstrap circuit and associated analog-to-digital converter

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