KR20120050168A - Method for forming pad of semiconductor package - Google Patents
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Abstract
Description
본 발명은 반도체 패키지용 패드를 형성하는 기법에 관한 것으로, 더욱 상세하게는 실리콘 인터포저(silicon interposer), 웨이퍼 레벨 패키지(WLP), 웨이퍼 레벨 칩 스케일 패키지(WL-CSP)에서의 전극 패드(재배선 패드, 솔더 패드 등) 형성에 적용하는데 적합한 반도체 패키지용 패드 형성 방법에 관한 것이다.
The present invention relates to a technique for forming a pad for a semiconductor package, and more particularly, to an electrode pad (cultivated in a silicon interposer, a wafer level package (WLP), and a wafer level chip scale package (WL-CSP). It relates to a pad forming method for a semiconductor package suitable for application to the formation (sun pads, solder pads, etc.).
잘 알려진 바와 같이, 반도체 패키지는 반도체 칩을 외부 환경으로부터 보호해 주는 기능과 반도체 칩이 인쇄회로기판과 전기적으로 원만하게 연결되도록 해 주는 기능을 제공하는데, 이러한 반도체 패키지를 위해 도전성 물질이 충진된 비아홀을 갖는 인터포저를 통해 반도체 칩의 칩 패드와 솔더 볼을 전기적으로 연결시킨다.As is well known, a semiconductor package provides a function of protecting a semiconductor chip from an external environment and a function of smoothly connecting the semiconductor chip with a printed circuit board. A conductive hole filled with a conductive material for such a semiconductor package is provided. The chip pad and the solder ball of the semiconductor chip are electrically connected through an interposer having a.
도 1은 종래의 제조 방법에 따라 제조한 반도체 패키지를 위한 인터포저의 단면도이다.1 is a cross-sectional view of an interposer for a semiconductor package manufactured according to a conventional manufacturing method.
도 1을 참조하면, 종래의 패키지용 인터포저는 실리콘웨이퍼(102)의 내부에 그 상부와 하부를 관통하는 비아홀이 형성되고, 그 비아홀 내부에 전기 도금법을 통해 구리 등과 같은 도전 물질이 충진됨으로써, 비아(104)가 형성된다.Referring to FIG. 1, in the conventional package interposer, a via hole penetrating the upper and lower portions of the
그리고, 비아(104)의 상부에는 도시 생략된 반도체 칩의 칩 패드와 연결되는 재배선 패드(106)가 형성되고, 그 하부에는 솔더 볼(110)이 부탁되는 솔더 패드(108)가 형성된다.In addition, a
즉, 종래의 패키지용 인터포저는 비아가 도전 물질에 의해 완전히 충진되는 형태를 갖는다.That is, the conventional package interposer has a form in which the via is completely filled with the conductive material.
도 2는 종래의 다른 제조 방법에 따라 제조한 반도체 패키지를 위한 인터포저의 단면도이다.2 is a cross-sectional view of an interposer for a semiconductor package manufactured according to another conventional manufacturing method.
도 2를 참조하면, 종래의 다른 패키지용 인터포저는 실리콘웨이퍼(202)의 내부에 그 상부와 하부를 관통하는 비아홀이 형성되고, 비아홀의 측벽을 따라 전그 도금 공정을 통해 형성되는 플러그(204)가 형성된다.Referring to FIG. 2, another conventional package interposer includes a via hole penetrating an upper portion and a lower portion of a
그리고, 실리콘웨이퍼(202)의 상부에는 플러그(204)의 일측과 연결되어 도시 생략된 반도체 칩의 칩 패드와 연결되는 재배선 패드(206)가 형성되고 그 하부에는 플러그(204)의 타측과 연결되어 솔더 볼(210)이 부착되는 솔더 패드(208)가 형성된다.In addition, a
즉, 종래의 다른 패키지용 인터포저는 비아홀의 측벽에만 도전 물질이 형성되고, 나머지 부분은 빈 공간 영역(B)으로 잔류하는 형태를 갖는다.
That is, another conventional package interposer has a form in which a conductive material is formed only on the sidewall of the via hole, and the remaining part remains in the empty space area B.
그러나, 비아홀을 도전 물질로 충진하는 형태를 갖는 종래의 패키지용 인터포저는 전기 도금액의 조성, 첨가제의 종류와 함량, 전류 밀도, 용액 교반속도 등과 같은 변수들이 많아 도금 공정을 제어하는데 큰 어려움이 수반되며, 이로 인해 제품의 신뢰도, 생산 수율을 저하시키는 요인으로 작용할 수 있는 보이드(void), 딤플(dimple) 등이 발생되는 문제점을 갖는다.However, the conventional package interposer having the form of filling the via hole with a conductive material has many variables such as the composition of the electroplating solution, the type and content of the additive, the current density, and the stirring speed of the solution. As a result, voids, dimples, and the like, which may act as factors that lower the reliability and production yield of the product, may occur.
또한, 종래의 패키지 인터포저는 도금 공정으로 비아홀을 충전시키기 때문에 그 충진시간이 과다하게 소요되는 문제가 있으며, 이것은 제품의 생산성을 저하시키는 요인으로 작용하고 있는 실정이다.In addition, the conventional package interposer fills the via hole in the plating process, so the filling time is excessively required, and this is a situation in which the productivity of the product is reduced.
한편, 비아홀 내부에 빈 공간 영역을 갖는 종래의 다른 패키지 인터포저는 상부와 하부의 전극(재배선 패드와 솔더 패드)을 연결하는 도금 공정의 소요시간이 도 1에 도시된 종래 방식보다는 상대적으로 적게 걸리지만, 비아홀의 측벽을 타고 도금을 하여 전극을 연결해야 하기 때문에 전극이 단락되지 않고 연결되도록 하기 위한 공정 조건의 제어가 대단히 어렵다는 또 다른 문제점을 갖는다.Meanwhile, another conventional package interposer having an empty space area inside the via hole has a relatively short time required for the plating process for connecting the upper and lower electrodes (rewiring pads and solder pads) than the conventional method shown in FIG. However, it has another problem that it is very difficult to control the process conditions for connecting the electrodes without being shorted because the electrodes must be connected by plating along the sidewalls of the via holes.
또한, 종래의 다른 패키지용 인터포저는 비아홀 내부에 빈 공간 영역이 존재하기 때문에 재배선 공정을 진행할 때 빈 공간으로 인해 공정 설계가 어려워지는 또 다른 문제점을 가지며, 이러한 문제점은 후속하는 보호막 형성 공정에서도 동일하게 나타나게 된다.
In addition, another conventional package interposer has another problem that it becomes difficult to design the process due to the empty space during the redistribution process because there is an empty space region inside the via hole. Will appear the same.
본 발명은, 일 관점에 따라, 식각 공정을 실시하여 웨이퍼의 상부와 하부를 관통하는 비아홀을 형성하는 과정과, 상기 비아홀의 내부 및 웨이퍼의 외벽 전면에 패드 연결용 도금막을 형성하는 과정과, 상기 비아홀의 내부를 매립 물질로 완전 충진시키는 과정과, 상기 웨이퍼의 상부 및 하부에 형성된 도금막과 매립 물질을 평탄하게 제거하여 상기 웨이퍼의 상부 및 하부 표면을 노출시키는 과정과, 도금 공정을 실시하여 상기 도전막 및 매립 물질의 일측에 연결되는 재배선 패드를 형성하고, 상기 도전막 및 매립 물질의 타측에 연결되는 솔더 패드를 형성하는 과정과, 상기 재배선 패드 사이에 보호층을 형성하는 과정과, 상기 솔더 패드에 솔더 볼을 부착하는 과정을 포함하는 반도체 패키지용 패드 형성 방법을 제공한다.According to an aspect of the present disclosure, a process of forming a via hole penetrating an upper and a lower part of a wafer by performing an etching process, forming a plating film for pad connection on the inside of the via hole and the entire outer wall of the wafer, Filling the inside of the via hole with a buried material, removing the plating film and the buried material formed on the upper and lower portions of the wafer to expose the upper and lower surfaces of the wafer, and performing a plating process. Forming a redistribution pad connected to one side of the conductive film and the buried material, forming a solder pad connected to the other side of the conductive film and the buried material, forming a protective layer between the redistribution pad, It provides a method for forming a pad for a semiconductor package comprising the step of attaching a solder ball to the solder pad.
또한, 본 발명에서 재배선 패드와 솔더 패드를 형성하는 과정은, 재배선 패드 영역과 솔더 패드 영역을 정의하는 패턴을 갖는 필름 레지스트 패턴을 상기 웨이퍼의 상부 및 하부에 형성하는 과정과, 상기 재배선 패드 영역과 솔더 패드 영역에 제 1 도전성 물질을 충전하는 과정과, 잔류하는 상기 필름 레지스트 패턴을 제거하는 과정과, 무전해 도금 공정을 실시하여 상기 제 1 도전성 물질 상에 제 2 도전성 물질을 형성하는 과정을 포함할 수 있으며, 상기 제 1 도전성 물질을 충전한 후 CMP 공정을 실시하여 상기 제 1 도전성 물질을 목표 두께로 평탄하게 제거하는 과정을 더 포함할 수 있다.In addition, the process of forming the redistribution pad and the solder pad in the present invention, the process of forming a film resist pattern having a pattern defining the redistribution pad region and the solder pad region on the upper and lower portions of the wafer, and the redistribution Filling a pad region and a solder pad region with a first conductive material, removing the remaining film resist pattern, and performing an electroless plating process to form a second conductive material on the first conductive material The method may further include a step of flatly removing the first conductive material to a target thickness by performing a CMP process after filling the first conductive material.
본 발명은, 다른 관점에 따라, 식각 공정을 실시하여 웨이퍼의 상부와 하부를 관통하는 비아홀을 형성하는 과정과, 상기 비아홀의 내부 및 웨이퍼의 외벽 전면에 시드 금속막을 형성하는 과정과, 상기 비아홀의 내부를 도전성 페이스트로 완전 충진시키는 과정과, 상기 웨이퍼의 상부 및 하부에 형성된 상기 시드 금속막을 평탄하게 제거하여 상기 웨이퍼의 상부 및 하부 표면을 노출시키는 과정과, 도금 공정을 실시하여 상기 도전성 페이스트의 일측에 연결되는 재배선 패드를 형성하고, 상기 도전성 페이스트의 타측에 연결되는 솔더 패드를 형성하는 과정과, 상기 재배선 패드 사이에 보호층을 형성하는 과정과, 상기 솔더 패드에 솔더 볼을 부착하는 과정을 포함하는 반도체 패키지용 패드 형성 방법을 제공한다.
According to another aspect of the present invention, a process of forming a via hole penetrating an upper portion and a lower portion of a wafer by forming an etch process, forming a seed metal film on the inside of the via hole and the entire outer wall of the wafer, and Completely filling the inside with a conductive paste, removing the seed metal film formed on the upper and lower portions of the wafer to expose the upper and lower surfaces of the wafer, and performing a plating process to perform one side of the conductive paste. Forming a redistribution pad connected to the second electrode, forming a solder pad connected to the other side of the conductive paste, forming a protective layer between the redistribution pad, and attaching solder balls to the solder pad It provides a method for forming a pad for a semiconductor package comprising a.
본 발명은, 웨이퍼에 형성된 비아홀의 측벽에 도전 물질을 형성한 후 나머지 공간을 도전성 페이스트로 완전 충진시켜 비아를 형성하거나 혹은 비아홀의 내부를 도전성 페이스트만으로 완전 충진시켜 비아를 형성하고, 이후 웨이퍼의 상부와 하부에 비아와 연결되는 재배선 패드와 솔더 패드를 형성하기 때문에, 종래 방식에 비해 비아홀을 충진하는 소요시간을 절감할 수 있고, 비아홀의 내부에서 보이드, 딤플 등이 발생하는 것을 효과적으로 억제할 수 있으며, 비아홀에 빈 공간이 없기 때문에 이후의 재배선 공정 및 보호막 공정의 진행을 용이하게 실현할 수 있다.
In the present invention, the conductive material is formed on the sidewall of the via hole formed on the wafer, and the remaining space is completely filled with the conductive paste to form the via, or the inside of the via hole is completely filled with only the conductive paste to form the via, and then the top of the wafer. By forming redistribution pads and solder pads connected to the vias and the lower part, the time required for filling the via holes can be reduced as compared to the conventional method, and effectively suppressing the occurrence of voids, dimples, etc. inside the via holes. In addition, since there is no empty space in the via hole, the subsequent redistribution process and the passivation process can be easily realized.
도 1은 종래의 제조 방법에 따라 제조한 반도체 패키지를 위한 인터포저의 단면도,
도 2는 종래의 다른 제조 방법에 따라 제조한 반도체 패키지를 위한 인터포저의 단면도,
도 3a 내지 3j는 본 발명의 실시 예에 따라 반도체 패키지용 인터포저에 패드를 형성하는 주요 과정을 도시한 공정 순서도,
도 4는 본 발명에 따라 형성되는 전극 패드의 세부 단면도,
도 5a 내지 5i는 본 발명의 다른 실시 예에 따라 반도체 패키지용 인터포저에 패드를 형성하는 주요 과정을 도시한 공정 순서도.1 is a cross-sectional view of an interposer for a semiconductor package manufactured according to a conventional manufacturing method;
2 is a cross-sectional view of an interposer for a semiconductor package manufactured according to another conventional manufacturing method;
3A to 3J are process flowcharts illustrating a main process of forming a pad in an interposer for a semiconductor package according to an embodiment of the present invention;
4 is a detailed cross-sectional view of an electrode pad formed in accordance with the present invention;
5A through 5I are process flowcharts illustrating a main process of forming a pad in an interposer for a semiconductor package according to another exemplary embodiment of the present disclosure.
본 발명의 기술요지는, 전기 도금 공정으로 비아홀을 충진하거나 혹은 그 측벽에 플러그가 형성되고 중앙 부분에 빈 공간 영역이 형성되는 전술한 종래의 패키지용 인터포저와는 달리, 웨이퍼에 형성된 비아홀의 측벽에 도전 물질을 형성한 후 나머지 공간을 도전성 페이스트로 완전 충진시켜 비아를 형성하거나 혹은 비아홀의 내부를 도전성 페이스트만으로 완전 충진시켜 비아를 형성하고, 이후 웨이퍼의 상부와 하부에 비아와 연결되는 재배선 패드와 솔더 패드를 형성한다는 것으로, 본 발명은 이러한 기술적 수단을 통해 종래 방식에서의 문제점들을 효과적으로 개선할 수 있다.The technical aspect of the present invention is that the sidewall of the via hole formed in the wafer is different from the above-described conventional package interposer in which the via hole is filled by the electroplating process or the plug is formed in the side wall and the hollow space region is formed in the center portion. After the conductive material is formed in the via, the remaining space is completely filled with conductive paste to form a via, or the via hole is completely filled with only the conductive paste to form a via, and then a redistribution pad connected to the via at the top and bottom of the wafer. By forming a solder pad with the present invention, the technical means can effectively solve the problems in the conventional manner.
여기에서, 도전성 페이스트의 비아홀 충진은, 예컨대 가압 공정 또는 스크린 프린팅 공정으로 진행될 수 있다.Here, via hole filling of the conductive paste may be carried out, for example, by a pressing process or a screen printing process.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In addition, terms to be described below are terms defined in consideration of functions in the present invention, which may be changed according to intention or custom of a user, an operator, or the like. Therefore, the definition should be based on the technical idea described throughout this specification.
도 3a 내지 3j는 본 발명의 실시 예에 따라 반도체 패키지용 인터포저에 패드를 형성하는 주요 과정을 도시한 공정 순서도이다.3A to 3J are process flowcharts illustrating a main process of forming pads in an interposer for a semiconductor package according to an exemplary embodiment of the present invention.
도 3a를 참조하면, 기 설정된 두께(예컨대, 200 - 400㎛)의 인터포저, 즉 실리콘웨이퍼(302)를 준비하고, 포토리소그라피 공정(예컨대, 포토레지스트 물질 도포, 노광, 현상 등)을 실시함으로써, 일 예로서 도 3b에 도시된 바와 같이, 실리콘웨이퍼(302)의 상부에 임의의 패턴을 갖는 식각 마스크 패턴(304)을 형성한다.Referring to FIG. 3A, by preparing an interposer, that is, a
다음에, 식각 마스크 패턴(304)을 식각 장벽층으로 하는 식각 공정(예컨대, 실리콘 딥 에처(etcher)를 이용한 딥 반응성 이온 식각(deep RIE) 공정 등)을 통해 실리콘웨이퍼(302)의 상부와 하부를 관통하는 형태로 제거하고, 이후 잔류하는 식각 마스크 패턴을 제거(스트리핑)함으로써, 일 예로서 도 3c에 도시된 바와 같이, 비아홀(A)을 형성한다.Next, the upper and lower portions of the
다시, 옥시데이션 공정을 실시하여 절연막으로서 기능하는 박막의 실리콘 산화막(SiO2)을 비아홀(A)을 포함하는 실리콘웨이퍼(302)의 외벽 전면에 형성하고, 예컨대 스퍼터링 또는 무전해 도금 공정 등을 실시함으로써, 일 예로서 도 3d에 도시된 바와 같이, 실리콘웨이퍼(302)의 외벽 전면 및 비아홀의 내부에 시드 금속막(306)을 형성한다. 여기에서 시드 금속막(306)으로는, 예컨대 Cu, Ni, Al, Au 등이 이용될 수 있다.Then, an oxidization process is performed to form a thin silicon oxide film (SiO 2 ) serving as an insulating film on the entire outer wall of the
다음에, 전해 또는 무전해 도금 공정을 실시함으로써, 일 예로서 도 3e에 도시된 바와 같이, 비아홀을 포함하는 실리콘웨이퍼(302)의 외벽 전면에 패드 연결용의 도금 물질(308a)을 형성한다. 여기에서, 도금 물질(308a)로서는, 예컨대 Cu 등이 이용될 수 있다.Next, by performing an electrolytic or electroless plating process, as shown in FIG. 3E, the plating
이어서, 그 측벽에 도금 물질(308a)이 형성된 비아홀의 내부를 매립 물질로 완전히 충진, 예컨대 가압 공정 또는 스크린 프린팅 공정을 실시함으로써, 일 예로서 도 3f에 도시된 바와 같이, 비아홀의 내부를 도전성 페이스트(310)로 완전 충진시킨다. 여기에서, 도전성 페이스트(310)로서는, 예컨대 실버 페이스트가 이용될 수 있다.Subsequently, the inside of the via hole in which the
이때, 비아홀의 내부 측벽에 패드 연결용의 도전 물질(308a)이 형성되어 있기 때문에 비아홀의 내부를 도전성 페이스트가 아닌 폴리머 계열의 절연 물질로 충진시킬 수도 있음은 물론이다.In this case, since the
이후, 경화 공정을 통해 도전성 페이스트(310)를 경화시킨 후, 실리콘웨이퍼(302)의 양측 면(상부 및 하부)에 대해 CMP 등과 같은 연마 공정을 실시하여 실리콘웨이퍼(302)의 양측 면의 표면에 있는 도전 물질(308a)과 시드 금속막(306)을 순차 제거함으로써, 일 예로서 도 3g에 도시된 바와 같이, 양측 면의 실리콘 표면을 노출시킨다. 여기에서, 비아홀의 측벽에 형성되어 있는 패드 연결용의 도전막은 패드 연결용 플러그(308)로서 기능하게 된다.Thereafter, the
다음에, DFR(dry film resist) 패터닝 공정을 실시하여 재배선 패드 영역과 솔더 패드 영역을 정의하는 패턴을 갖는 필름 레지스트 패턴을 실리콘웨이퍼(302)의 상부 및 하부에 형성하고, 무전해 도금 공정을 실시하여 재배선 패드 영역과 솔더 패드 영역에 제 1 도전성 물질을 충진하며, 다시 잔류하는 필름 레지스트 패턴을 제거한 후 무전해 도금 공정을 실시하여 제 1 도전성 물질 상에 제 2 도전성 물질을 형성함으로써, 일 예로서 도 3h에 도시된 바와 같이, 실리콘웨이퍼(302)의 상부에서 도전막(308)과 도전성 페이스트(310)의 일측에 연결되는 재배선 패드(312a)와 실리콘웨이퍼(302)의 하부에서 도전막(308)과 도전성 페이스트(310)의 타측에 연결되는 솔더 패드(312b)를 형성한다. 여기에서, 재배선 패드(312a)는 후속하는 공정들을 통해 도시 생략된 반도체 칩의 칩 패드와 전기적으로 연결될 것이다.Next, a film resist pattern having a pattern defining a redistribution pad region and a solder pad region is formed by performing a dry film resist (DFR) patterning process, and the electroless plating process is performed on the upper and lower portions of the
이때, 제 1 도전성 물질을 충진한 후 필름 레지스트 패턴을 제거하기 전에 CMP 공정을 실시하여 제 1 도전성 물질을 목표 두께로 평탄하게 제거하는 과정이 더 실행할 수 있는데, 여기에서 무전해 도금 공정 후에 CMP 공정을 실시하는 것은 도금 공정을 통해 두께 및 균일도(uniformity) 확보가 어려울 수 있기 때문에 CMP 공정을 통해 제 1 도전성 물질을 목표 두께로 균일하게 형성하기 위해서이다.In this case, after filling the first conductive material and before removing the film resist pattern, the CMP process may be performed to remove the first conductive material evenly to a target thickness, wherein the CMP process after the electroless plating process may be performed. In order to secure the thickness and uniformity through the plating process, it may be difficult to uniformly form the first conductive material to the target thickness through the CMP process.
그리고, 패드(전극 패드로서 기능하는 재배선 패드와 솔더 패드)를 구성하는 제 1 도전성 물질은, 일 예로서 도 4에 도시된 바와 같이, Cu(402)가 될 수 있고, 제 2 도전성 물질은 Ni(404)와 Au(406)가 될 수 있다. 물론, 패드(재배선 패드 및 솔더 패드)를 구성하는 도전성 물질들이 반드시 이들 재료에 한정되는 것은 아니며, Cr/Cr-Cu/Cu, Ti-W/Cu, Al/Ni/Cu 등과 같은 금속 재료들을 이용할 수도 있다.The first conductive material constituting the pad (redistribution pad and solder pad functioning as an electrode pad) may be
다음에, 재배선 패드(312a)가 형성된 실리콘웨이퍼(302)의 상부에 보호막 물질을 형성한 후 재배선 패드(312a) 상의 보호막 물질을 선택 제거함으로써, 일 예로서 도 3i에 도시된 바와 같이, 재배선 패드(312a)가 형성되지 않는 실리콘웨이퍼(302) 상에 보호막(314)을 선택 형성한다.Next, a protective film material is formed on the
마지막으로, 솔더 패드(312b)상에 솔더 볼을 정렬시킨 후 리플로우 공정 등을 실시함으로써, 일 예로서 도 3j에 도시된 바와 같이, 솔더 패드(312b) 상에 솔더 볼(316)을 부착시킨다.Finally, by aligning the solder balls on the
이상과 같은 일련의 공정으로 이루어지는 본 발명의 패드 제조 방법은 실리콘 인터포저, 웨이퍼 레벨 패키지(WLP), 웨이퍼 레벨 칩 스케일 패키지(WL-CSP)에서의 전극 패드(재배선 패드, 솔더 패드 등)를 형성하는데 효과적으로 적용될 수 있다.The pad manufacturing method of the present invention comprising the above series of steps is performed by using electrode pads (rewiring pads, solder pads, etc.) in a silicon interposer, a wafer level package (WLP), and a wafer level chip scale package (WL-CSP). It can be applied effectively to the formation.
도 5a 내지 5i는 본 발명의 다른 실시 예에 따라 반도체 패키지용 인터포저에 패드를 형성하는 주요 과정을 도시한 공정 순서도이다.5A through 5I are flowcharts illustrating a main process of forming pads in an interposer for a semiconductor package according to another exemplary embodiment of the present disclosure.
먼저, 도 5a 내지 5d에 도시된 각 공정들은 전술한 도 3a 내지 3d에 도시된 대응하는 각 공정들과 실질적으로 동일하므로, 명세서의 간결화를 위한 불필요한 중복 기재를 피하기 위하여 여기에서의 상세 설명은 생략한다. 여기에서, 도 5의 참조번호 502 내지 506 각각은 대응하는 도 3의 참조번호 302 내지 306 각각과 동일한 용어를 의미한다.First, each of the processes shown in FIGS. 5A-5D are substantially the same as the corresponding respective processes shown in FIGS. 3A-3D above, and thus detailed descriptions thereof are omitted in order to avoid unnecessary overlapping descriptions for the sake of brevity of the specification. do. Here,
도 5e를 참조하면, 그 측벽에 시드 금속막(506)이 형성된 비아홀의 내부를 도전성 페이스트로 완전히 충진, 예컨대 가압 공정 또는 스크린 프린팅 공정을 실시함으로써, 일 예로서 도 5e에 도시된 바와 같이, 비아홀의 내부를 도전성 페이스트(510)로 완전 충진시킨다. 여기에서, 도전성 페이스트(510)로서는, 예컨대 실버 페이스트가 이용될 수 있다.Referring to FIG. 5E, the via hole in which the
즉, 본 실시 예에서는 비아홀의 내부에 도전 물질을 형성하지 않고 시드 금속막(506)만을 형성한 후 도전성 페이스트로 비아홀을 충진시키는 것이다. 따라서, 본 실시 예에서는, 도 3의 실시 예와는 달리, 비아홀의 내부 측벽에 도전 물질이 형성되어 있지 않기 때문에, 비아홀의 내부를 반드시 도전성 페이스트로 충진시켜야 한다.That is, in the present embodiment, only the
이후, 경화 공정을 통해 도전성 페이스트(510)를 경화시킨 후, 실리콘웨이퍼(502)의 양측 면(상부 및 하부)에 대해 CMP 등과 같은 연마 공정을 실시하여 실리콘웨이퍼(502)의 양측 면의 표면에 있는 시드 금속막(506)을 순차 제거함으로써, 일 예로서 도 3f에 도시된 바와 같이, 양측 면의 실리콘 표면을 노출시킨다.Subsequently, the
다음에, 도 5g 내지 5i에 도시된 각 공정들은 전술한 도 3h 내지 3j에 도시된 각 공정들과 실질적으로 동일하므로, 명세서의 간결화를 위한 불필요한 중복 기재를 피하기 위하여 여기에서의 상세 설명은 생략한다. 여기에서, 도 5의 참조번호 512a, 512b, 514, 516 각각은 대응하는 도 3의 참조번호 312a, 312b, 314, 316과 각각 동일한 용어를 의미한다.Next, each process shown in FIGS. 5G to 5I is substantially the same as each process shown in FIGS. 3H to 3J described above, and thus detailed descriptions thereof will be omitted to avoid unnecessary overlapping descriptions for the sake of brevity of the specification. . Here,
이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
In the above description has been described by presenting a preferred embodiment of the present invention, but the present invention is not necessarily limited to this, and those skilled in the art to which the present invention pertains within a range without departing from the technical spirit of the present invention It will be readily appreciated that branch substitutions, modifications and variations are possible.
302, 502 : 실리콘웨이퍼 306, 506 : 시드 금속막
308 : 패드 연결용 도전막 312a, 512a : 재배선 패드
312b, 512b : 솔더 패드 314, 514 : 보호막
316, 516 : 솔더 볼302 and 502
308: pad connection
312b, 512b:
316, 516: solder balls
Claims (23)
상기 비아홀의 내부 및 웨이퍼의 외벽 전면에 패드 연결용 도금막을 형성하는 과정과,
상기 비아홀의 내부를 매립 물질로 완전 충진시키는 과정과,
상기 웨이퍼의 상부 및 하부에 형성된 도금막과 매립 물질을 평탄하게 제거하여 상기 웨이퍼의 상부 및 하부 표면을 노출시키는 과정과,
도금 공정을 실시하여 상기 도전막 및 매립 물질의 일측에 연결되는 재배선 패드를 형성하고, 상기 도전막 및 매립 물질의 타측에 연결되는 솔더 패드를 형성하는 과정과,
상기 재배선 패드 사이에 보호층을 형성하는 과정과,
상기 솔더 패드에 솔더 볼을 부착하는 과정
을 포함하는 반도체 패키지용 패드 형성 방법.
Forming a via hole penetrating the upper and lower portions of the wafer by performing an etching process;
Forming a plating film for pad connection on the inside of the via hole and the entire outer wall of the wafer;
Completely filling the inside of the via hole with a buried material;
Removing the plating film and the buried material formed on the upper and lower portions of the wafer to expose the upper and lower surfaces of the wafer;
Performing a plating process to form a redistribution pad connected to one side of the conductive film and the buried material, and forming a solder pad connected to the other side of the conductive film and the buried material;
Forming a protective layer between the redistribution pads;
Attaching solder balls to the solder pads
Method for forming a pad for a semiconductor package comprising a.
상기 매립 물질은,
도전성 페이스트인
반도체 패키지용 패드 형성 방법.
The method of claim 1,
The buried material,
Conductive paste
Method for forming pad for semiconductor package.
상기 도전성 페이스트의 충진은,
가압 공정 또는 스크린 프린팅 공정을 통해 수행되는
반도체 패키지용 패드 형성 방법.
The method of claim 2,
Filling of the conductive paste,
Carried out through a press process or a screen printing process
Method for forming pad for semiconductor package.
상기 도전성 페이스트는,
실버 페이스트인
반도체 패키지용 패드 형성 방법.
The method of claim 3, wherein
The conductive paste,
Silver paste
Method for forming pad for semiconductor package.
상기 형성 방법은,
상기 도전성 페이스트를 충진시킨 후 이를 경화시키는 과정
을 더 포함하는 반도체 패키지용 패드 형성 방법.
In the third,
The forming method,
Filling the conductive paste and then curing it
Method for forming a pad for a semiconductor package further comprising.
상기 매립 물질은,
폴리머 계열의 절연 물질인
반도체 패키지용 패드 형성 방법.
The method of claim 1,
The buried material,
Polymer-based insulation
Method for forming pad for semiconductor package.
상기 노출시키는 과정은,
CMP 공정을 통해 수행되는
반도체 패키지용 패드 형성 방법.
The method of claim 1,
The exposing process,
Performed through the CMP process
Method for forming pad for semiconductor package.
상기 형성 방법은,
상기 비아홀을 형성한 후 상기 웨이퍼의 전면에 박막의 절연막을 형성하는 과정
을 더 포함하는 반도체 패키지용 패드 형성 방법.
The method of claim 1,
The forming method,
Forming a thin film insulating film on the entire surface of the wafer after forming the via hole
Method for forming a pad for a semiconductor package further comprising.
상기 절연막은,
옥시데이션 공정을 통해 형성되는 실리콘 산화막인
반도체 패키지용 패드 형성 방법.
The method of claim 8,
The insulating film,
Is a silicon oxide film formed through an oxidization process
Method for forming pad for semiconductor package.
상기 형성 방법은,
상기 절연막 상에 시드 금속막을 형성하는 과정
을 더 포함하는 반도체 패키지용 패드 형성 방법.
The method of claim 9,
The forming method,
Forming a seed metal film on the insulating film
Method for forming a pad for a semiconductor package further comprising.
상기 시드 금속막은,
스퍼터링 공정 또는 무전해 도금 공정을 통해 형성되는
반도체 패키지용 패드 형성 방법.
11. The method of claim 10,
The seed metal film,
Formed through a sputtering process or an electroless plating process
Method for forming pad for semiconductor package.
상기 재배선 패드와 솔더 패드를 형성하는 과정은,
재배선 패드 영역과 솔더 패드 영역을 정의하는 패턴을 갖는 필름 레지스트 패턴을 상기 웨이퍼의 상부 및 하부에 형성하는 과정과,
상기 재배선 패드 영역과 솔더 패드 영역에 제 1 도전성 물질을 충전하는 과정과,
잔류하는 상기 필름 레지스트 패턴을 제거하는 과정과,
무전해 도금 공정을 실시하여 상기 제 1 도전성 물질 상에 제 2 도전성 물질을 형성하는 과정
을 포함하는 반도체 패키지용 패드 형성 방법.
The method of claim 1,
The process of forming the redistribution pad and the solder pad,
Forming a film resist pattern having a pattern defining a redistribution pad region and a solder pad region on the upper and lower portions of the wafer,
Filling a first conductive material in the redistribution pad region and the solder pad region;
Removing the remaining film resist pattern;
Process of forming a second conductive material on the first conductive material by performing an electroless plating process
Method for forming a pad for a semiconductor package comprising a.
상기 형성 방법은,
상기 제 1 도전성 물질을 충전한 후 CMP 공정을 실시하여 상기 제 1 도전성 물질을 목표 두께로 평탄하게 제거하는 과정
을 더 포함하는 반도체 패키지용 패드 형성 방법.
The method of claim 12,
The forming method,
Filling the first conductive material and then performing a CMP process to flatly remove the first conductive material to a target thickness;
Method for forming a pad for a semiconductor package further comprising.
상기 비아홀의 내부 및 웨이퍼의 외벽 전면에 시드 금속막을 형성하는 과정과,
상기 비아홀의 내부를 도전성 페이스트로 완전 충진시키는 과정과,
상기 웨이퍼의 상부 및 하부에 형성된 상기 시드 금속막을 평탄하게 제거하여 상기 웨이퍼의 상부 및 하부 표면을 노출시키는 과정과,
도금 공정을 실시하여 상기 도전성 페이스트의 일측에 연결되는 재배선 패드를 형성하고, 상기 도전성 페이스트의 타측에 연결되는 솔더 패드를 형성하는 과정과,
상기 재배선 패드 사이에 보호층을 형성하는 과정과,
상기 솔더 패드에 솔더 볼을 부착하는 과정
을 포함하는 반도체 패키지용 패드 형성 방법.
Forming an via hole penetrating the upper and lower portions of the wafer by performing an etching process;
Forming a seed metal film in the via hole and on the entire outer wall of the wafer;
Completely filling the inside of the via hole with a conductive paste;
Removing the seed metal layers formed on the upper and lower portions of the wafer evenly to expose the upper and lower surfaces of the wafer;
Performing a plating process to form a redistribution pad connected to one side of the conductive paste, and forming a solder pad connected to the other side of the conductive paste;
Forming a protective layer between the redistribution pads;
Attaching solder balls to the solder pads
Method for forming a pad for a semiconductor package comprising a.
상기 시드 금속막은,
스퍼터링 공정 또는 무전해 도금 공정을 통해 형성되는
반도체 패키지용 패드 형성 방법.
15. The method of claim 14,
The seed metal film,
Formed through a sputtering process or an electroless plating process
Method for forming pad for semiconductor package.
상기 도전성 페이스트의 충진은,
가압 공정 또는 스크린 프린팅 공정을 통해 수행되는
반도체 패키지용 패드 형성 방법.
15. The method of claim 14,
Filling of the conductive paste,
Carried out through a press process or a screen printing process
Method for forming pad for semiconductor package.
상기 도전성 페이스트는,
실버 페이스트인
반도체 패키지용 패드 형성 방법.
17. The method of claim 16,
The conductive paste,
Silver paste
Method for forming pad for semiconductor package.
상기 형성 방법은,
상기 도전성 페이스트를 충진시킨 후 이를 경화시키는 과정
을 더 포함하는 반도체 패키지용 패드 형성 방법.
The method according to claim 14,
The forming method,
Filling the conductive paste and then curing it
Method for forming a pad for a semiconductor package further comprising.
상기 노출시키는 과정은,
CMP 공정을 통해 수행되는
반도체 패키지용 패드 형성 방법.
15. The method of claim 14,
The exposing process,
Performed through the CMP process
Method for forming pad for semiconductor package.
상기 형성 방법은,
상기 시드 금속막을 형성하기 전에 상기 웨이퍼의 전면에 박막의 절연막을 형성하는 과정
을 더 포함하는 반도체 패키지용 패드 형성 방법.
15. The method of claim 14,
The forming method,
Forming an insulating film of a thin film on the entire surface of the wafer before forming the seed metal film
Method for forming a pad for a semiconductor package further comprising.
상기 절연막은,
옥시데이션 공정을 통해 형성되는 실리콘 산화막인
반도체 패키지용 패드 형성 방법.
21. The method of claim 20,
The insulating film,
Is a silicon oxide film formed through an oxidization process
Method for forming pad for semiconductor package.
상기 재배선 패드와 솔더 패드를 형성하는 과정은,
재배선 패드 영역과 솔더 패드 영역을 정의하는 패턴을 갖는 필름 레지스트 패턴을 상기 웨이퍼의 상부 및 하부에 형성하는 과정과,
상기 재배선 패드 영역과 솔더 패드 영역에 제 1 도전성 물질을 충전하는 과정과,
잔류하는 상기 필름 레지스트 패턴을 제거하는 과정과,
무전해 도금 공정을 실시하여 상기 제 1 도전성 물질 상에 제 2 도전성 물질을 형성하는 과정
을 포함하는 반도체 패키지용 패드 형성 방법.
15. The method of claim 14,
The process of forming the redistribution pad and the solder pad,
Forming a film resist pattern having a pattern defining a redistribution pad region and a solder pad region on the upper and lower portions of the wafer,
Filling a first conductive material in the redistribution pad region and the solder pad region;
Removing the remaining film resist pattern;
Process of forming a second conductive material on the first conductive material by performing an electroless plating process
Method for forming a pad for a semiconductor package comprising a.
상기 형성 방법은,
상기 제 1 도전성 물질을 충전한 후 CMP 공정을 실시하여 상기 제 1 도전성 물질을 목표 두께로 평탄하게 제거하는 과정
을 더 포함하는 반도체 패키지용 패드 형성 방법.The method of claim 22,
The forming method,
Filling the first conductive material and then performing a CMP process to flatly remove the first conductive material to a target thickness;
Method for forming a pad for a semiconductor package further comprising.
Priority Applications (1)
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|---|---|---|---|
| KR1020100111545A KR101169333B1 (en) | 2010-11-10 | 2010-11-10 | Method for forming pad of semiconductor package |
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|---|---|---|---|
| KR1020100111545A KR101169333B1 (en) | 2010-11-10 | 2010-11-10 | Method for forming pad of semiconductor package |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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