KR20200066865A - Methods of fabricating semiconductor package - Google Patents

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Abstract

The present invention is to provide a method of fabricating a semiconductor package which can increase process stability and secure cost competitiveness in a semiconductor package manufacturing process. According to an aspect of the present invention, a method of fabricating a semiconductor package comprises the steps of: forming an insulating polymer layer on a substrate to cover a plurality of conductive patterns on the substrate; flattening the insulating polymer layer by pressing the insulating polymer layer downward using at least one pressure member; and patterning the insulating polymer layer flattened to expose at least a portion of the plurality of conductive patterns.

Description

반도체 패키지의 제조방법{Methods of fabricating semiconductor package}Manufacturing method of semiconductor package {Methods of fabricating semiconductor package}

본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor package and a method of manufacturing the same.

반도체 패키지의 기본적인 구성을 보면, 리드프레임, 인쇄회로기판, 회로필름 등과 같은 기판과, 기판에 부착되는 반도체 칩과, 기판과 반도체 칩을 도전 가능하게 연결하는 도전성 연결수단과, 반도체 칩과 도전성 연결수단을 외부로부터 보호하기 위하여 감싸는 몰딩 컴파운드 수지와, 반도체 칩의 신호를 최종적으로 출력하도록 기판에 형성되는 입출력수단 등을 포함하여 구성된다. Looking at the basic structure of a semiconductor package, a substrate such as a lead frame, a printed circuit board, a circuit film, a semiconductor chip attached to the substrate, a conductive connection means for electrically connecting the substrate and the semiconductor chip, and a conductive connection with the semiconductor chip It comprises a molding compound resin wrapped to protect the means from the outside, input/output means formed on the substrate to finally output the signal of the semiconductor chip, and the like.

최근에는 위와 같은 기본적인 구성을 포함하는 패키지에서 탈피하여, 고집적화를 요구하는 동시에 소형화 및 경박단소화를 추구함에 따라 웨이퍼 레벨에서 각 칩을 패키징하여 칩의 크기에 가깝게 제조하는 칩 스케일 패키징 기술이 적용되고 있다. 칩 스케일 패키지의 일례로서, 각 칩의 면적내에 전기적 신호 전달을 위한 솔더볼과 같은 입출력단자가 전기적으로 연결되는 웨이퍼 레벨의 팬-인(fan-in) 패키지와, 별도의 인터포져 등을 이용하여 칩의 면적 바깥쪽까지 도전라인을 연장하는 동시에 연장된 부위에 입출력 단자를 형성하는 웨이퍼 레벨의 팬-아웃(fan-out) 패키지를 들 수 있다.In recent years, chip-scale packaging technology has been applied to package each chip at the wafer level and manufacture it close to the size of the chip as it seeks to reduce the size and light weight while at the same time requiring high integration by moving away from the package containing the above basic configuration. have. As an example of a chip scale package, a chip is formed using a wafer-level fan-in package in which an input/output terminal such as a solder ball for electric signal transmission is electrically connected within an area of each chip, a separate interposer, or the like. A wafer-level fan-out package that extends the conductive line to the outside of the area and forms input/output terminals at the extended portion.

1. 한국공개특허 제1020170046387호(발명의 명칭: 적층형 팬아웃 웨이퍼 레벨 반도체 패키지 및 그 제조 방법, 공개일: 2017.05.02.)1. Korea Patent Publication No. 1020170046387 (Invention name: stacked fan-out wafer level semiconductor package and manufacturing method thereof, publication date: 2017.05.02.)

이러한 반도체 패키지 제조 공정에서는 반도체 칩 제조 시 사용되는 공정이 일반적으로 적용되기 어렵다. 이에, 본 발명은 반도체 패키지 제조 공정에 있어서 공정 안정성을 높이고 원가 경쟁력을 확보할 수 있는 반도체 패키지의 제조방법을 제공하고자 한다. 그러나, 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.In such a semiconductor package manufacturing process, it is difficult to generally apply a process used in semiconductor chip manufacturing. Accordingly, the present invention is to provide a method of manufacturing a semiconductor package that can increase process stability and secure cost competitiveness in a semiconductor package manufacturing process. However, these problems are exemplary, and the scope of the present invention is not limited thereby.

본 발명의 일 관점에 따른 반도체 패키지의 제조방법은 기판 상의 복수의 도전성 패턴을 덮도록 기판 상에 절연성 폴리머층을 형성하는 단계와, 적어도 하나의 압력 부재를 이용하여 상기 절연성 폴리머층을 하방으로 가압하여 상기 절연성 폴리머층을 평탄화하는 단계와, 상기 복수의 도전성 패턴의 적어도 일부를 노출하도록 평탄화된 상기 절연성 폴리머층을 패터닝하는 단계를 포함한다.A method of manufacturing a semiconductor package according to an aspect of the present invention includes forming an insulating polymer layer on a substrate to cover a plurality of conductive patterns on the substrate, and pressing the insulating polymer layer downward using at least one pressure member. And planarizing the insulating polymer layer, and patterning the insulating polymer layer planarized to expose at least a portion of the plurality of conductive patterns.

상기 반도체 패키지의 제조방법에 있어서, 상기 적어도 하나의 압력 부재는 적어도 하나의 롤러를 포함하고, 상기 평탄화하는 단계는 적어도 하나의 롤러를 상기 절연성 폴리머층 상에서 굴리면서 상기 절연성 폴리머층을 국부적으로 가압하는 단계를 포함할 수 있다.In the method of manufacturing the semiconductor package, the at least one pressure member includes at least one roller, and the flattening step locally presses the insulating polymer layer while rolling at least one roller on the insulating polymer layer. It may include.

상기 반도체 패키지의 제조방법에 있어서, 상기 절연성 폴리머층을 형성하는 단계는 용제가 부가된 코팅액을 이용한 코팅 공정을 이용하여 수행하고, 상기 평탄화하는 단계는 상기 절연성 폴리머층에서 용제가 외부로 배출될 수 있도록 상기 절연성 폴리머층의 적어도 일부가 노출되도록 상기 적어도 하나의 롤러를 상기 절연성 폴리머층 상에서 굴리면서 수행할 수 있다.In the method of manufacturing the semiconductor package, the step of forming the insulating polymer layer is performed using a coating process using a coating solution to which a solvent is added, and the step of flattening may cause solvent to be discharged from the insulating polymer layer to the outside. The at least one roller may be rolled on the insulating polymer layer so that at least a portion of the insulating polymer layer is exposed.

상기 반도체 패키지의 제조방법에 있어서, 상기 평탄화하는 단계는 가열된 분위기에서 진행됨으로써 상기 절연성 폴리머층을 평탄화하면서 동시에 상기 절연성 폴리머층을 소프트 베이크(soft-bake)하도록 수행할 수 있다.In the method of manufacturing the semiconductor package, the planarizing step may be performed in a heated atmosphere to planarize the insulating polymer layer and soft-bake the insulating polymer layer.

상기 반도체 패키지의 제조방법에 있어서, 상기 평탄화하는 단계는 RF 파워를 인가하여 상기 도전성 패턴을 유도 가열함으로써 상기 절연성 폴리머층을 국부적으로 가열하는 단계를 포함할 수 있다.In the method of manufacturing the semiconductor package, the flattening may include locally heating the insulating polymer layer by induction heating the conductive pattern by applying RF power.

상기 반도체 패키지의 제조방법에 있어서, 상기 평탄화하는 단계에서, 상기 적어도 하나의 롤러는 가열된 상태일 수 있다.In the method of manufacturing the semiconductor package, in the planarizing step, the at least one roller may be in a heated state.

상기 반도체 패키지의 제조방법에 있어서, 상기 평탄화하는 단계는, 상기 적어도 하나의 롤러의 자체 하중에 하방 압력을 부가하면서 상기 적어도 하나의 롤러를 상기 절연성 폴리머층 상에서 굴리면서 수행할 수 있다.In the method of manufacturing the semiconductor package, the flattening step may be performed while rolling the at least one roller on the insulating polymer layer while applying a downward pressure to the self-load of the at least one roller.

상기 반도체 패키지의 제조방법에 있어서, 상기 절연성 폴리머층은 감광성 폴리머층을 포함하고, 상기 절연성 폴리머층을 패터닝하는 단계는 상기 감광성 폴리머층을 노광한 후 현상하는 단계를 포함할 수 있다.In the method of manufacturing the semiconductor package, the insulating polymer layer includes a photosensitive polymer layer, and the step of patterning the insulating polymer layer may include developing after exposing the photosensitive polymer layer.

상기 반도체 패키지의 제조방법에 있어서, 상기 평탄화하는 단계는, 적어도 하나의 플레이트로 상기 절연성 폴리머층을 하방으로 가압하는 단계와, 적어도 하나의 롤러를 상기 절연성 폴리머층 상에서 굴리면서 상기 절연성 폴리머층을 국부적으로 가압하는 단계를 포함할 수 있다.In the method of manufacturing the semiconductor package, the flattening step includes: pressing the insulating polymer layer downward with at least one plate, and rolling the at least one roller on the insulating polymer layer to locally apply the insulating polymer layer. It may include the step of pressing.

상기 반도체 패키지의 제조방법에 있어서, 상기 기판은 반도체 웨이퍼이고, 상기 도전성 패턴은 도전성 패드 또는 재배선 패턴을 포함하고, 상기 절연성 폴리머층을 형성하는 단계 및 상기 평탄화하는 단계는 웨이퍼 레벨로 진행 수 있다.In the method of manufacturing the semiconductor package, the substrate is a semiconductor wafer, the conductive pattern includes a conductive pad or a redistribution pattern, and the step of forming the insulating polymer layer and the planarizing step may proceed to a wafer level. .

상기 반도체 패키지의 제조방법에 있어서, 상기 기판은 복수의 반도체 반도체 칩들이 실장된 몰드 웨이퍼를 포함하고, 상기 복수의 도전성 패턴은 상기 복수의 반도체 반도체 칩들의 도전성 패드들의 적어도 일부를 상기 몰드 웨이퍼 상에서 상기 복수의 반도체 반도체 칩들 외측으로 연결하는 재배선 패턴을 포함하고, 상기 반도체 패키지는 팬 아웃 웨이퍼 레벨 패키지(FOWLP)일 수 있다.In the method of manufacturing the semiconductor package, the substrate includes a mold wafer on which a plurality of semiconductor semiconductor chips are mounted, and the plurality of conductive patterns form at least a portion of conductive pads of the plurality of semiconductor semiconductor chips on the mold wafer. A redistribution pattern connecting the plurality of semiconductor semiconductor chips to the outside may be included, and the semiconductor package may be a fan out wafer level package (FOWLP).

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 복잡한 고가의 화학적기계적연마(chemical mechanical polishing, CMP) 공정을 사용하지 않고서도 폴리머층을 효과적으로 평탄화할 수 있는 반도체 패키지의 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to one embodiment of the present invention made as described above, it is possible to implement a method of manufacturing a semiconductor package that can effectively planarize a polymer layer without using a complicated and expensive chemical mechanical polishing (CMP) process. . Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 보여주는 순서도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 보여주는 단면도들이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에서 재배선 패턴을 형성하기 이전의 예시적인 공정들을 보여주는 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 보여주는 단면도이다.
도 5a 내지 도 5c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 보여주는 단면도들이다.
도 6은 도 5a의 반도체 패키지의 변형된 예를 보여주는 단면도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
3A to 3D are cross-sectional views illustrating exemplary processes before forming a redistribution pattern in a method of manufacturing a semiconductor package according to an embodiment of the present invention.
4 is a cross-sectional view showing a method of manufacturing a semiconductor package according to another embodiment of the present invention.
5A to 5C are cross-sectional views illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention.
6 is a cross-sectional view showing a modified example of the semiconductor package of FIG. 5A.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and the following embodiments make the disclosure of the present invention complete, and the scope of the invention to those skilled in the art It is provided to inform you completely. In addition, for convenience of description, in the drawings, components may be exaggerated or reduced in size.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 보여주는 순서도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은 기판 상의 복수의 도전성 패턴을 덮도록 기판 상에 절연성 폴리머층을 형성하는 단계(S10)와, 적어도 하나의 압력 부재를 이용하여 상기 절연성 폴리머층을 하방으로 가압하여 상기 절연성 폴리머층을 평탄화하는 단계(S20)와 상기 복수의 도전성 패턴의 적어도 일부를 노출하도록 평탄화된 상기 절연성 폴리머층을 패터닝하는 단계(S20)를 포함할 수 있다.Referring to FIG. 1, a method of manufacturing a semiconductor package according to an embodiment of the present invention includes forming an insulating polymer layer on a substrate to cover a plurality of conductive patterns on the substrate (S10) and at least one pressure member. Planarizing the insulating polymer layer by pressing the insulating polymer layer downward by using (S20) and patterning the insulating polymer layer flattened to expose at least a portion of the plurality of conductive patterns (S20). Can be.

절연성 폴리머층은 하부 패턴, 예컨대 도전성 패턴의 영향으로 기판 상에서 평탄하게 형성되기 어렵다. 이러한 평탄하지 않은 절연성 폴리머층은 적어도 하나의 압력 부재를 이용하여 절연성 폴리머층을 하방으로 가압함으로써 평탄화될 수 있다. 이에 따라, 이후 절연성 폴리머층을 패터닝하거나 또는 절연성 폴리머층 상에 부가적인 물질층을 형성하더라도 평탄성이 유지될 수 있어서 공정 신뢰성이 높아질 수 있다.The insulating polymer layer is difficult to form flat on the substrate under the influence of a lower pattern, such as a conductive pattern. The non-planar insulating polymer layer may be planarized by pressing the insulating polymer layer downward using at least one pressure member. Accordingly, even after the insulating polymer layer is patterned or an additional material layer is formed on the insulating polymer layer, flatness can be maintained, thereby increasing process reliability.

이하에서는 보다 구체적으로 반도체 패키지의 제조방법의 다양한 실시예들에 대해서 설명한다.Hereinafter, various embodiments of a method for manufacturing a semiconductor package will be described in more detail.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 보여주는 단면도들이다. 2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 1 및 도 2a를 참조하면, 기판(114) 상에 복수의 반도체 칩들(113)이 이격하여 배치된 웨이퍼 레벨 실장 구조가 준비된다. 예를 들어, 기판(114)은 반도체 칩들(113)이 실장된 몰드 웨이퍼(mold wafer)를 포함할 수 있다. 여기에서, 몰드 웨이퍼란 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)와 같은 몰딩 물질로 형성된 몰드 구조체가 웨이퍼 형태로 형성된 것을 지칭하고, 반도체 물질로 형성된 반도체 웨이퍼와는 그 형상 면에서 대응되나 그 물질 면에서 차이가 있다.1 and 2A, a wafer level mounting structure in which a plurality of semiconductor chips 113 are spaced apart on a substrate 114 is prepared. For example, the substrate 114 may include a mold wafer on which semiconductor chips 113 are mounted. Here, the mold wafer refers to a mold structure formed of a molding material such as an epoxy molding compound (EMC) formed in a wafer shape, and corresponds to a semiconductor wafer formed of a semiconductor material in its shape but the material surface There is a difference.

이러한 몰드 웨이퍼 구조는 예시적으로 도 3a 내지 도 3d를 참조하여 제조될 수 있다. Such a mold wafer structure may be manufactured with reference to FIGS. 3A to 3D.

도 3a를 참조하면, 캐리어(111) 상에 테이프(112)를 라미네이션(lamination)할 수 있다. 캐리어(111)는, 예를 들어, 스틸이나 글래스 물질을 포함하고, 웨이퍼 레벨 공정을 위해서 웨이퍼 형상을 가질 수 있다. 테이프(112)는, 예를 들어, 탈부착이 가능한, 발포 테이프나 UV 테이프를 포함할 수 있다. Referring to FIG. 3A, the tape 112 may be laminated on the carrier 111. The carrier 111 may include, for example, steel or glass materials, and may have a wafer shape for wafer level processing. The tape 112 may include, for example, a detachable, foamed tape or UV tape.

도 3b를 참조하면, 테이프(112) 상에 복수의 반도체 칩들(113)을 배치할 수 있다. 이어서, 도 3c를 참조하면, 반도체 칩(113)을 덮도록 웨이퍼 레벨의 몰딩(wafer level molding) 공정을 수행하여 기판(114)을 형성할 수 있다. 따라서, 기판(114)은 EMC와 같은 재질의 몰딩체일 수 있다.Referring to FIG. 3B, a plurality of semiconductor chips 113 may be disposed on the tape 112. Subsequently, referring to FIG. 3C, a substrate 114 may be formed by performing a wafer level molding process to cover the semiconductor chip 113. Therefore, the substrate 114 may be a molding body made of a material such as EMC.

도 3d를 참조하면, 테이프(112)를 이형재로 하여 반도체 칩들(113)이 몰딩된 기판(114)을 테이프(112)가 부착된 캐리어(111)로부터 분리할 수 있다. 이에 따라, 반도체 칩들(113)이 몰딩된 기판(114) 구조가 형성될 수 있다.Referring to FIG. 3D, the substrate 114 on which the semiconductor chips 113 are molded may be separated from the carrier 111 on which the tape 112 is attached by using the tape 112 as a release material. Accordingly, a structure of the substrate 114 on which the semiconductor chips 113 are molded may be formed.

다시, 도 2a를 참조하면, 기판(114) 상에 반도체 칩들(113)과 전기적으로 연결된 재배선 패턴(123)을 형성할 수 있다. 재배선 패턴(123)은 도전성 물질, 예컨대, 구리(Cu)를 포함할 수 있다. 예를 들어, 재배선 패턴(123)은 반도체 칩(113)의 도전성 패드들(121)의 적어도 일부를 기판(114), 즉 몰드 웨이퍼 상에서 반도체 칩들(113) 외측으로 연결할 수 있다. 예컨대, 재배선 패턴(123)의 적어도 일부는 도전성 패드들(121)로부터 신장되어 반도체 칩들(113)의 면적 바깥쪽까지 연장될 수 있다. 재배선 패턴(123)과 기판(114) 사이에는 절연층(122)이 개재될 수 있다. 이 실시예들에서, 도전성 패턴은 도전성 패드들(121), 재배선 패턴(123) 또는 이들 모두를 지칭할 수 있다. Referring again to FIG. 2A, a redistribution pattern 123 electrically connected to the semiconductor chips 113 may be formed on the substrate 114. The redistribution pattern 123 may include a conductive material, for example, copper (Cu). For example, the redistribution pattern 123 may connect at least some of the conductive pads 121 of the semiconductor chip 113 to the outside of the semiconductor chips 113 on the substrate 114, that is, the mold wafer. For example, at least a portion of the redistribution pattern 123 may extend from the conductive pads 121 to extend out of the area of the semiconductor chips 113. An insulating layer 122 may be interposed between the redistribution pattern 123 and the substrate 114. In these embodiments, the conductive pattern may refer to conductive pads 121, redistribution pattern 123, or both.

도 1 및 도 2b를 참조하면, 기판(114) 상에 복수의 도전성 패턴, 예컨대 재배선 패턴(123)을 덮도록 절연성 폴리머층(124)을 형성할 수 있다(단계 S10). 예를 들어, 절연성 폴리머층(124)은 용제가 부가된 코팅액을 이용한 코팅 공정을 이용하여 형성될 수 있다. 예를 들어, 절연성 폴리머층(124)은 감광성 폴리머층을 포함할 수 있다.1 and 2B, an insulating polymer layer 124 may be formed on the substrate 114 to cover a plurality of conductive patterns, such as a redistribution pattern 123 (step S10). For example, the insulating polymer layer 124 may be formed using a coating process using a coating solution to which a solvent is added. For example, the insulating polymer layer 124 may include a photosensitive polymer layer.

이러한 코팅 공정은, 예컨대, 스핀 코팅 공정을 포함할 수 있다. 절연성 폴리머층(124)은 하부 구조물의 단차 때문에 평탄하게 형성되기 어렵다. 예를 들어, 절연성 폴리머층(124)은 제배선 패턴(123)에 대응되는 영역은 레벨이 높고 재배선 패턴(123) 사이의 영역은 레벨이 낮은 울퉁불퉁한 표면을 가질 수 있다. 나아가, 절연성 폴리머층(124)은 재배선 패턴(123) 하부의 구조물에 의해서 부가적인 단차를 가질 수도 있다.Such a coating process may include, for example, a spin coating process. The insulating polymer layer 124 is difficult to form flat due to the level difference of the underlying structure. For example, the insulating polymer layer 124 may have an uneven surface in which a region corresponding to the first wiring pattern 123 has a high level and a region between the redistribution patterns 123 has a low level. Furthermore, the insulating polymer layer 124 may have an additional step by the structure under the redistribution pattern 123.

도 1, 도 2b 및 도 2c를 참조하면, 압력 부재로 플레이트(150)를 이용하여 절연성 폴리머층을 하방으로 가압하여 절연성 폴리머층(124)을 평탄화할 수 있다. 평탄화된 절연성 폴리머층(124)은 재배선 패턴(123)에 대응되는 영역의 레벨과 재배선 패턴(123) 사이의 영역의 레벨이 실질적으로 모두 동일하여 평탄한 표면을 가질 수 있다. 이러한 평탄화하는 단계(S20)는 가열된 분위기에서 진행됨으로써 절연성 폴리머층(124)을 평탄화하면서 동시에, 절연성 폴리머층(124)을 소프트 베이크(soft-bake)하는 단계를 포함할 수 있다. 1, 2B, and 2C, the insulating polymer layer can be flattened by pressing the insulating polymer layer downward using a plate 150 as a pressure member. The planarized insulating polymer layer 124 may have a flat surface because the level of the region corresponding to the redistribution pattern 123 and the region between the redistribution pattern 123 are substantially the same. The step of flattening (S20) may include flattening the insulating polymer layer 124 by proceeding in a heated atmosphere, and soft-bake the insulating polymer layer 124.

이러한 가열된 분위기를 형성하기 위한 다양한 실시예를 이하에서 설명한다. Various embodiments for forming such a heated atmosphere will be described below.

예를 들어, 플레이트(150)로 절연성 폴리머층(124)을 하방으로 가압하여 절연성 폴리머층(124)을 평탄화하는 단계(S20)에서 플레이트(150)는 가열된 상태의 플레이트일 수 있다. 즉, 가열된 플레이트(150)에 의해서 이러한 평탄화 단계(S20)에서 가열된 분위기가 형성될 수 있다. 가열된 플레이트(150)가 반도체 칩(113)과 직접 접촉하지 않기 때문에 반도체 칩(113)의 열적 열화 현상을 최소화할 수 있다. For example, in the step (S20) of flattening the insulating polymer layer 124 by pressing the insulating polymer layer 124 downward with the plate 150, the plate 150 may be a plate in a heated state. That is, an atmosphere heated in the planarization step S20 may be formed by the heated plate 150. Since the heated plate 150 does not directly contact the semiconductor chip 113, thermal deterioration of the semiconductor chip 113 can be minimized.

다른 예로, 이러한 평탄화하는 단계(S20)는 기판(114)을 가열하면서 수행될 수 있다. 이러한 가열된 분위기에서 절연성 폴리머층(124)이 평탄화되면서 동시에, 절연성 폴리머층(124)이 소프트 베이크(soft-bake)될 수 있다. 절연성 폴리머층(124)의 표면의 울퉁불퉁한 정도가 큰 경우, 가열된 플레이트(150)로 가압하여도 감광성 폴리머층에 균일한 가열이 상대적으로 되지 않을 수 있다. 이 경우에는 기판(114)을 가열하여 균일한 열분포를 제공하는 것이 유리할 수 있다. As another example, the step of flattening (S20) may be performed while heating the substrate 114. In the heated atmosphere, the insulating polymer layer 124 may be planarized, and at the same time, the insulating polymer layer 124 may be soft-bake. When the unevenness of the surface of the insulating polymer layer 124 is large, even heating to the photosensitive polymer layer may not be relatively performed even when it is pressed with the heated plate 150. In this case, it may be advantageous to heat the substrate 114 to provide a uniform heat distribution.

또 다른 예로, 이러한 평탄화하는 단계(S20)는 RF 파워를 인가하여 도전성 패턴, 예컨대 도전성 패드들(121) 또는 재배선 패턴(123)을 유도 가열함으로써 절연성 폴리머층(124)을 국부적으로 가열하면서 동시에 평탄화하는 단계를 포함할 수 있다. 이 경우, 절연성 폴리머층(124)을 국부적으로 가열하기 때문에, 반도체 칩(113)이 열적 열화되는 현상을 최소화할 수 있다. As another example, the step of flattening (S20) is to simultaneously heat the insulating polymer layer 124 by induction heating the conductive pattern, such as the conductive pads 121 or the redistribution pattern 123 by applying RF power while simultaneously heating the conductive polymer layer 124. And planarizing. In this case, since the insulating polymer layer 124 is locally heated, the phenomenon of thermal deterioration of the semiconductor chip 113 can be minimized.

전술한 실시예의 변형된 형태로, 전술한 가열 분위기 중에서 선택된 임의의 조합으로 가열된 분위기에서 평탄화 단계(S200)를 진행함으로써 절연성 폴리머층(124)을 평탄화하면서, 동시에 절연성 폴리머층을 소프트 베이크(soft-bake)할 수 있다. 예를 들어, 플레이트(150)를 가열하면서 기판(114)을 가열하거나 또는 플레이트(150)를 가열하면서 도전성 패턴을 유도 가열할 수 있다. 다른 예로, 기판(114)을 가열하면서 도전성 패턴을 유도 가열할 수도 있다.In the modified form of the above-described embodiment, the insulating polymer layer 124 is planarized by performing the planarization step (S200) in a heated atmosphere in any combination selected from the above-described heating atmospheres, and at the same time, the insulating polymer layer is soft baked. -bake). For example, the substrate 114 may be heated while heating the plate 150, or the conductive pattern may be inductively heated while heating the plate 150. As another example, the conductive pattern may be induction heated while heating the substrate 114.

도 1 및 도 2d를 참조하면, 평탄화된 절연성 폴리머층(124)을 패터닝할 수 있다(S30). 예를 들어, 도전성 패턴, 예컨대 재배선 패턴(123)의 적어도 일부를 노출하도록 평탄화된 절연성 폴리머층(124)이 패터닝될 수 있다. 예를 들어, 절연성 폴리머층(124)이 감광성 폴리머층을 포함하는 경우, 이러한 감광성 폴리머층을 노광(exposure)한 후 현상(develop)하여 패터닝 공정을 수행할 수 있다.1 and 2D, the planarized insulating polymer layer 124 may be patterned (S30). For example, the insulating polymer layer 124 flattened to expose at least a portion of the conductive pattern, such as the redistribution pattern 123, may be patterned. For example, when the insulating polymer layer 124 includes a photosensitive polymer layer, the patterning process may be performed by exposing and developing the photosensitive polymer layer.

이어서, 노출된 도전성 패드, 예컨대 재배선 패턴(123) 상에 도전성 하지층(125)을 형성하고 전기적 연결 구조체(126)를 형성할 수 있다. 예를 들어 도전성 하지층(125)은 장벽 금속층(barrier metal) 또는 언더 범프층(umder bump layer) 등을 포함할 수 있다. 전기적 연결 구조체(126)는 외부와 전기적으로 연결될 수 있는 구조체로서, 예를 들어, 솔더 범프(solder bump) 또는 솔더 볼(solder ball)일 수 있다.Subsequently, the conductive underlayer 125 may be formed on the exposed conductive pad, for example, the redistribution pattern 123, and the electrical connection structure 126 may be formed. For example, the conductive underlayer 125 may include a barrier metal layer or an under bump layer. The electrical connection structure 126 is a structure that can be electrically connected to the outside, and may be, for example, a solder bump or a solder ball.

이 구조에서, 도전성 패턴, 즉 재배선 패턴(123)의 적어도 일부는 반도체 칩(113)의 외측으로 연장되고, 이에 따라서 전기적 연결 구조체(126)의 적어도 일부는 반도에 칩(113) 외측에 배치될 수 있다. 즉, 전기적 연결 구조체(126)가 반도체 칩(113)의 면적보다 더 넓은 기판(114) 상에서 반도체 칩(113)의 외측까지 형성될 수 있다. 이와 같이, 전기적 연결 구조체(126)가 반도체 칩(113)의 외측까지 확장되어 웨이퍼 레벨에서 형성되는 반도체 패키지는 팬 아웃 웨이퍼 레벨 패키지(fan out wafer level package, FOWLP)로 불릴 수 있다.In this structure, at least a portion of the conductive pattern, that is, the redistribution pattern 123, extends outside the semiconductor chip 113, and thus at least a portion of the electrical connection structure 126 is disposed outside the chip 113 on the peninsula. Can be. That is, the electrical connection structure 126 may be formed on the substrate 114 larger than the area of the semiconductor chip 113 to the outside of the semiconductor chip 113. As such, the semiconductor package formed at the wafer level by extending the electrical connection structure 126 to the outside of the semiconductor chip 113 may be referred to as a fan out wafer level package (FOWLP).

이어서, 도 2e 및 도 2f를 참조하면, 반도체 칩(113)을 개별화하도록 다이싱 영역을 따라 소잉(S) 공정을 수행하여 각각의 반도체 패키지를 형성할 수 있다. Subsequently, referring to FIGS. 2E and 2F, each semiconductor package may be formed by performing a sawing (S) process along a dicing area to individualize the semiconductor chips 113.

이러한 팬 아웃 웨이퍼 레벨 패키지(FOWLP) 공정에서 재배선 패턴(123)을 덮는 폴리머 절연층(124) 형성 후 후속 포토리소그래프 공정 이전에 폴리머 절연층(124)의 평탄화할 필요가 있다. 특히, 팬 아웃 웨이퍼 레벨 패키지(FOWLP)와 같이 반도체 칩(113)의 면적 바깥으로까지 폴리머 절연층(124)이 넓은 면적을 차지하는 경우 이러한 평탄화 공정은 더욱 중요성을 가진다. 통상적으로, 평탄화 공정은 화학작기계적연마(CMP)법으로 구현할 수 있으나, 습식 환경에서 제조비용이 상승하는 문제점이 있다. 이에 반해, 전술한 반도체 패키지의 제조방법은 폴리머 절연층(124)에 대하여 CMP를 이용하지 않고 평탄화를 효과적으로 구현하며, 나아가 소프트 베이크 공정을 별도로 수행하지 않아도 되므로, 제조비용 및 제조시간을 단축시킬 수 있는 유리한 효과를 기대할 수 있다.After forming the polymer insulating layer 124 covering the redistribution pattern 123 in the fan out wafer level package (FOWLP) process, it is necessary to planarize the polymer insulating layer 124 before the subsequent photolithography process. In particular, when the polymer insulating layer 124 occupies a large area out of the area of the semiconductor chip 113, such as a fan out wafer level package (FOWLP), this planarization process becomes more important. Typically, the planarization process can be implemented by a chemical machine tool polishing (CMP) method, but there is a problem that the manufacturing cost increases in a wet environment. On the other hand, the above-described method for manufacturing a semiconductor package effectively implements planarization without using CMP for the polymer insulating layer 124, and further, there is no need to separately perform a soft baking process, thereby reducing manufacturing cost and manufacturing time. The advantageous effect can be expected.

도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 보여주는 단면도이다. 이 실시예는 전술한 도 2a 내지 도 2f에 따른 반도체 패키지의 제조방법에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.4 is a cross-sectional view showing a method of manufacturing a semiconductor package according to another embodiment of the present invention. This embodiment is a modification of some components in the method of manufacturing the semiconductor package according to FIGS. 2A to 2F described above, and thus, redundant description is omitted.

도 4를 참조하면, 평탄화하는 단계(도 1의 S20)에서 도 2b의 플레이트(150) 대신에 적어도 하나의 롤러(150a)가 이용될 수 있다. 즉, 평탄화하는 단계(S20)는 적어도 하나의 롤러(150a)를 절연성 폴리머층(124) 상에서 굴리면서 절연성 폴리머층(124)을 국부적으로 가압하면서 수행할 수 있다. 나아가, 평탄화하는 단계(S20)에서 롤러(150a)는 절연성 폴리머층(124) 상에서 원하는 평탄화가 달성될 때가지 반복적으로 왕복 운동될 수 있다. 롤러(150a)는 하나 또는 복수로 제공될 수 있고, 이 실시예의 범위는 그 수에 제한되지 않는다.Referring to FIG. 4, at least one roller 150a may be used instead of the plate 150 of FIG. 2B in the planarization step (S20 of FIG. 1 ). That is, the step of flattening (S20) may be performed while rolling the at least one roller 150a on the insulating polymer layer 124 while locally pressing the insulating polymer layer 124. Furthermore, in the step of flattening (S20), the roller 150a may be repeatedly reciprocated until the desired flattening is achieved on the insulating polymer layer 124. The rollers 150a may be provided in one or plural, and the scope of this embodiment is not limited in number.

예를 들어, 절연성 폴리머층(124)이 용제가 부가된 코팅액을 이용한 코팅 공정을 이용하여 형성된 경우, 평탄화하는 단계(S20)는 절연성 폴리머층(124)에서 용제가 외부로 배출될 수 있도록 절연성 폴리머층(124)의 적어도 일부가 노출되도록 롤러(150a)를 절연성 폴리머층(124) 상에서 굴리면서 수행할 수 있다. 도 2b와 같이 플레이트(150)를 이용하여 절연성 폴리머층(124)을 가압하는 경우, 절연성 폴리머층(124)에서 용제가 배출되기 어려울 수 있다. 하지만, 롤러(150a)를 절연성 폴리머층(124) 상에서 움직이게 되면 절연성 폴리머층(124)이 국부적으로 롤러(150a)에 의해서 눌려진 후 다시 노출되게 됨으로써 절연성 폴리머층(124)으로부터 용제 배출이 용이할 수 있다.For example, when the insulating polymer layer 124 is formed by using a coating process using a coating solution to which a solvent is added, the step of flattening (S20) is an insulating polymer so that the solvent can be discharged from the insulating polymer layer 124 to the outside. The roller 150a may be rolled on the insulating polymer layer 124 so that at least a portion of the layer 124 is exposed. When the insulating polymer layer 124 is pressed using the plate 150 as shown in FIG. 2B, the solvent may be difficult to be discharged from the insulating polymer layer 124. However, when the roller 150a is moved on the insulating polymer layer 124, the insulating polymer layer 124 is locally pressed by the roller 150a and then exposed again, so that solvent discharge from the insulating polymer layer 124 may be facilitated. have.

또한, 평탄화하는 단계(S20)가 가열된 분위기에서 진행되는 경우, 평탄화와 동시에 소프트 베이크 공정이 같이 진행되면서 용제 배출이 촉진될 수 있다. 예를 들어, 가열된 분위기는 롤러(150a)를 가열하여 수행하거나, RF 파워를 인가하여 도전성 패턴, 예컨대 도전성 패드(121) 또는 재배선 패턴(123)을 유도 가열하여 절연성 폴리머층을 국부적으로 가열하여 수행할 수 있다. 이러한 가열된 분위기 형성에 대한 구체적인 설명은 전술한 실시예의 설명, 예컨대 도 2b의 설명을 참조할 수 있다.In addition, when the step of flattening (S20) is performed in a heated atmosphere, the solvent discharge may be promoted while the soft baking process is performed simultaneously with the flattening. For example, the heated atmosphere is performed by heating the roller 150a, or by applying RF power to inductively heat the conductive pattern, such as the conductive pad 121 or the redistribution pattern 123, to locally heat the insulating polymer layer. Can be done. For a detailed description of the formation of the heated atmosphere, reference may be made to the description of the above-described embodiment, for example, the description of FIG. 2B.

나아가, 평탄화하는 단계(S20)는 롤러(150a)의 자체 하중에 하방 압력을 더 부가하면서 롤러(150a)를 절연성 폴리머층(124) 상에서 굴리면서 수행할 수 있다. 이에 따라, 롤러(150a)의 하중보다 더 큰 하중으로 절연성 폴리머층(124)에 압력을 가하여 절연성 폴리머층(124)이 보다 빠르게 평탄화되게 할 수 있다.Furthermore, the step of flattening (S20) may be performed while rolling the roller 150a on the insulating polymer layer 124 while further adding a downward pressure to the self-load of the roller 150a. Accordingly, the insulating polymer layer 124 may be flattened more rapidly by applying pressure to the insulating polymer layer 124 with a load greater than the load of the roller 150a.

한편, 이 실시예의 변형된 예에서, 롤러(150a)를 이용한 평탄화는 도 2b의 플레이트(150)를 이용한 평탄화에 이어서 수행될 수도 있다. 즉, 평탄화하는 단계(S20)는 플레이트(150)로 절연성 폴리머층(124)을 하방으로 소정시간 가압하는 단계와 롤러(150a)를 절연성 폴리머층(124) 상에서 굴리면서 절연성 폴리머층(124)을 국부적으로 가압하는 단계를 순차로 포함할 수 있다. 이 경우, 플레이트(150)에 의한 균일한 가압 효과와 더불어, 롤러(150a)에 의한 국부적인 가압 동안의 용제 배출 효과를 함께 얻을 수 있다.On the other hand, in a modified example of this embodiment, the planarization using the roller 150a may be performed subsequent to the planarization using the plate 150 of FIG. 2B. That is, in the step of flattening (S20), the insulating polymer layer 124 is locally applied while the step of pressing the insulating polymer layer 124 downward with the plate 150 for a predetermined time and rolling the roller 150a on the insulating polymer layer 124. It may include a step of pressing in order. In this case, in addition to the uniform pressing effect by the plate 150, the solvent discharging effect during local pressing by the roller 150a can also be obtained.

이 실시예에 따른 반도체 패키지의 제조방법에 따르면, 폴리머 절연층(124)에 대하여 CMP를 이용하지 않고 평탄화를 효과적으로 구현하며, 나아가 소프트 베이크 공정을 별도로 수행하지 않아도 되므로, 제조비용 및 제조시간을 단축시킬 수 있다.According to the manufacturing method of the semiconductor package according to this embodiment, the polymer insulating layer 124 is effectively implemented without using CMP, and further, there is no need to separately perform a soft baking process, thereby reducing manufacturing cost and manufacturing time. I can do it.

도 5a 내지 도 5c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 보여주는 단면도들이다.5A to 5C are cross-sectional views illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention.

도 5a를 참조하면, 기판(50) 상에 복수의 도전성 패턴, 예컨대 도전성 패드들(121)을 덮도록 절연성 폴리머층(124b)을 형성할 수 있다(도 1의 단계 S10). 절연성 폴리머층(124b)에 대한 설명은 도 2b의 절연성 폴리머층(124)에 대한 설명을 참조할 수 있다.5A, an insulating polymer layer 124b may be formed on the substrate 50 to cover a plurality of conductive patterns, for example, conductive pads 121 (step S10 in FIG. 1 ). The description of the insulating polymer layer 124b may refer to the description of the insulating polymer layer 124 of FIG. 2B.

이 실시예에서 기판(50)은 도 2와 달리 반도체 웨이퍼를 포함할 수 있다. 이 경우, 반도체 웨이퍼 내에 반도체 칩들이 형성되고, 도전성 패드들(121)은 반도체 칩들의 출력 패드일 수 있다. 따라서, 기판(50)은 반도체 웨이퍼에 반도체 소자를 형성하기 위한 요소들, 예컨대 도핑 영역, 게이트 전극, 금속 배선, 절연층 등이 형성된 구조를 지칭할 수 있다. 나아가, 기판(50) 상에는 도전성 패드들(121)을 노출하기 위한 상부 절연층(52)이 부가될 수 있다. 이러한 상부 절연층(52)은 패시베이션층으로 불릴 수도 있다.In this embodiment, the substrate 50 may include a semiconductor wafer unlike FIG. 2. In this case, semiconductor chips are formed in the semiconductor wafer, and the conductive pads 121 may be output pads of the semiconductor chips. Accordingly, the substrate 50 may refer to a structure in which elements for forming a semiconductor device on a semiconductor wafer, such as a doped region, a gate electrode, a metal wiring, an insulating layer, and the like are formed. Furthermore, an upper insulating layer 52 for exposing the conductive pads 121 may be added on the substrate 50. The upper insulating layer 52 may also be referred to as a passivation layer.

도 5b를 참조하면, 적어도 하나의 롤러(150a)를 절연성 폴리머층(124b) 상에서 굴리면서 절연성 폴리머층(124b)을 국부적으로 가압하여 절연성 폴리머층(124b)을 평탄화할 수 있다(도 1의 단계 S20). 이러한 롤러(150a)를 이용한 평탄화하는 단계(S20)는 도 4의 설명을 참조할 수 있다.Referring to FIG. 5B, the insulating polymer layer 124b may be flattened by locally pressing the insulating polymer layer 124b while rolling at least one roller 150a on the insulating polymer layer 124b (step S20 of FIG. 1 ). ). The planarization step S20 using the roller 150a may refer to the description of FIG. 4.

도 5c를 참조하면, 평탄화된 절연성 폴리머층(124b)을 패터닝할 수 있다(도 1의 단계 S30). 이러한 패터닝 단계는 도 2d의 설명을 참조할 수 있다. 이후, 도 2e 내지 도 2f를 참조하여, 반도체 패키지를 제조하기 위한 이후 공정을 진행할 수 있다.Referring to FIG. 5C, the planarized insulating polymer layer 124b may be patterned (step S30 in FIG. 1 ). The patterning step may refer to the description of FIG. 2D. Thereafter, with reference to FIGS. 2E to 2F, a subsequent process for manufacturing a semiconductor package may be performed.

이 실시예에 따르면, 웨이퍼 레벨 패키지 방법으로 반도체 패키지를 제조할 수 있다. 이 경우, 별도의 핸들링 웨이퍼 없이 반도체 웨이퍼 상에서 웨이퍼 레벨 패키지법을 이용하여 반도체 패키지를 제조할 수 있다. 이 실시예에 따른 반도체 패키지의 제조방법에 따르면, 웨이퍼 레벨로 반도체 패키지를 제조함에 있어서, 폴리머 절연층(124)에 대하여 CMP를 이용하지 않고 평탄화를 효과적으로 구현하며, 나아가 소프트 베이크 공정을 별도로 수행하지 않아도 되므로, 제조비용 및 제조시간을 단축시킬 수 있다.According to this embodiment, a semiconductor package can be manufactured by a wafer level package method. In this case, a semiconductor package can be manufactured using a wafer level package method on a semiconductor wafer without a separate handling wafer. According to the method of manufacturing a semiconductor package according to this embodiment, in manufacturing a semiconductor package at a wafer level, the planarization is effectively implemented without using CMP for the polymer insulating layer 124, and further, a soft baking process is not separately performed. Since there is no need, it is possible to shorten the manufacturing cost and manufacturing time.

도 6은 도 5a의 반도체 패키지의 변형된 예를 보여주는 단면도이다.6 is a cross-sectional view showing a modified example of the semiconductor package of FIG. 5A.

도 6을 참조하면, 기판(50) 상에 복수의 도전성 패턴, 예컨대 재배선 패턴(123a)을 덮도록 절연성 폴리머층(124c)을 형성할 수 있다(도 1의 단계 S10). 이 실시예에서 기판(50)은 반도체 웨이퍼를 포함할 수 있고 재배선 패턴(123a)은 도전성 패드들(121)과 전기적으로 연결되도록 기판(50) 상에 형성될 수 있다. 절연성 폴리머층(124c)에 대한 설명은 도 2b의 절연성 폴리머층(124)에 대한 설명을 참조할 수 있다.Referring to FIG. 6, an insulating polymer layer 124c may be formed on the substrate 50 to cover a plurality of conductive patterns, such as a redistribution pattern 123a (step S10 in FIG. 1 ). In this embodiment, the substrate 50 may include a semiconductor wafer, and the redistribution pattern 123a may be formed on the substrate 50 to be electrically connected to the conductive pads 121. For the description of the insulating polymer layer 124c, reference may be made to the description of the insulating polymer layer 124 of FIG. 2B.

이어서, 도 2b 또는 도 5b를 참조하여, 플레이트(도 2b의 150) 또는 롤러(도 5b의 150a)를 이용하여 절연성 폴리머층(124c)에 하방 하중을 가하면서 절연성 폴리머층(124c)을 평탄화할 수 있다. 이어서, 도 2d 내지 도 2f의 설명을 참조하여, 반도체 패키지를 제조하기 위한 이후 공정을 진행할 수 있다.Subsequently, referring to FIGS. 2B or 5B, the insulating polymer layer 124c may be flattened while applying a downward load to the insulating polymer layer 124c using a plate (150 in FIG. 2B) or a roller (150A in FIG. 5B ). Can be. Subsequently, with reference to the description of FIGS. 2D to 2F, a subsequent process for manufacturing the semiconductor package may be performed.

이 실시예에 따른 반도체 패키지의 제조방법에 따르면, 웨이퍼 레벨로 반도체 패키지를 제조함에 있어서, 폴리머 절연층(124c)에 대하여 CMP를 이용하지 않고 평탄화를 효과적으로 구현하며, 나아가 소프트 베이크 공정을 별도로 수행하지 않아도 되므로, 제조비용 및 제조시간을 단축시킬 수 있다.According to the method of manufacturing a semiconductor package according to this embodiment, in manufacturing a semiconductor package at a wafer level, planarization is effectively implemented without using CMP for the polymer insulating layer 124c, and further, a soft baking process is not performed separately. Since there is no need, it is possible to shorten the manufacturing cost and manufacturing time.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.The present invention has been described with reference to one embodiment shown in the drawings, but this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

Claims (11)

기판 상의 복수의 도전성 패턴을 덮도록 기판 상에 절연성 폴리머층을 형성하는 단계;
적어도 하나의 압력 부재를 이용하여 상기 절연성 폴리머층을 하방으로 가압하여 상기 절연성 폴리머층을 평탄화하는 단계; 및
상기 복수의 도전성 패턴의 적어도 일부를 노출하도록 평탄화된 상기 절연성 폴리머층을 패터닝하는 단계;
를 포함하는,
반도체 패키지의 제조방법.Forming an insulating polymer layer on the substrate to cover a plurality of conductive patterns on the substrate;
Flattening the insulating polymer layer by pressing the insulating polymer layer downward using at least one pressure member; And
Patterning the insulating polymer layer planarized to expose at least a portion of the plurality of conductive patterns;
Containing,
Method of manufacturing a semiconductor package. 제 1 항에 있어서,
상기 적어도 하나의 압력 부재는 적어도 하나의 롤러를 포함하고,
상기 평탄화하는 단계는 적어도 하나의 롤러를 상기 절연성 폴리머층 상에서 굴리면서 상기 절연성 폴리머층을 국부적으로 가압하는 단계를 포함하는,
반도체 패키지의 제조방법.According to claim 1,
The at least one pressure member includes at least one roller,
The planarizing step includes locally pressing the insulating polymer layer while rolling at least one roller on the insulating polymer layer,
Method of manufacturing a semiconductor package. 제 2 항에 있어서,
상기 절연성 폴리머층을 형성하는 단계는 용제가 부가된 코팅액을 이용한 코팅 공정을 이용하여 수행하고,
상기 평탄화하는 단계는 상기 절연성 폴리머층에서 용제가 외부로 배출될 수 있도록 상기 절연성 폴리머층의 적어도 일부가 노출되도록 상기 적어도 하나의 롤러를 상기 절연성 폴리머층 상에서 굴리면서 수행하는,
반도체 패키지의 제조방법.According to claim 2,
The step of forming the insulating polymer layer is performed using a coating process using a coating solution to which a solvent is added,
The planarizing step is performed while rolling the at least one roller on the insulating polymer layer so that at least a portion of the insulating polymer layer is exposed so that the solvent can be discharged from the insulating polymer layer to the outside.
Method of manufacturing a semiconductor package. 제 3 항에 있어서,
상기 평탄화하는 단계는 가열된 분위기에서 진행됨으로써 상기 절연성 폴리머층을 평탄화하면서 동시에 상기 절연성 폴리머층을 소프트 베이크(soft-bake)하도록 수행하는,
반도체 패키지의 제조방법.The method of claim 3,
The planarizing step is performed in a heated atmosphere to planarize the insulating polymer layer while simultaneously performing soft-bake of the insulating polymer layer.
Method of manufacturing a semiconductor package. 제 4 항에 있어서,
상기 평탄화하는 단계는 RF 파워를 인가하여 상기 도전성 패턴을 유도 가열함으로써 상기 절연성 폴리머층을 국부적으로 가열하는 단계를 포함하는,
반도체 패키지의 제조방법.The method of claim 4,
The planarizing step includes locally heating the insulating polymer layer by induction heating the conductive pattern by applying RF power.
Method of manufacturing a semiconductor package. 제 2 항에 있어서,
상기 평탄화하는 단계에서, 상기 적어도 하나의 롤러는 가열된 상태인,
반도체 패키지의 제조방법.According to claim 2,
In the planarizing step, the at least one roller is heated,
Method of manufacturing a semiconductor package. 제 2 항에 있어서,
상기 평탄화하는 단계는, 상기 적어도 하나의 롤러의 자체 하중에 하방 압력을 부가하면서 상기 적어도 하나의 롤러를 상기 절연성 폴리머층 상에서 굴리면서 수행하는,
반도체 패키지의 제조방법.According to claim 2,
The planarizing step is performed while rolling the at least one roller on the insulating polymer layer while applying a downward pressure to the self-load of the at least one roller,
Method of manufacturing a semiconductor package. 제 1 항에 있어서,
상기 절연성 폴리머층은 감광성 폴리머층을 포함하고,
상기 절연성 폴리머층을 패터닝하는 단계는 상기 감광성 폴리머층을 노광한 후 현상하는 단계를 포함하는,
반도체 패키지의 제조방법.According to claim 1,
The insulating polymer layer includes a photosensitive polymer layer,
The patterning of the insulating polymer layer includes developing after exposing the photosensitive polymer layer,
Method of manufacturing a semiconductor package. 제 1 항에 있어서,
상기 평탄화하는 단계는,
적어도 하나의 플레이트로 상기 절연성 폴리머층을 하방으로 가압하는 단계; 및
적어도 하나의 롤러를 상기 절연성 폴리머층 상에서 굴리면서 상기 절연성 폴리머층을 국부적으로 가압하는 단계;를 포함하는,
반도체 패키지의 제조방법.According to claim 1,
The planarizing step,
Pressing the insulating polymer layer downward with at least one plate; And
Containing; rolling at least one roller on the insulating polymer layer while locally pressing the insulating polymer layer;
Method of manufacturing a semiconductor package. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 기판은 반도체 웨이퍼이고,
상기 도전성 패턴은 도전성 패드 또는 재배선 패턴을 포함하고,
상기 절연성 폴리머층을 형성하는 단계 및 상기 평탄화하는 단계는 웨이퍼 레벨로 진행하는,
반도체 패키지의 제조방법. The method according to any one of claims 1 to 9,
The substrate is a semiconductor wafer,
The conductive pattern includes a conductive pad or redistribution pattern,
The step of forming the insulating polymer layer and the planarizing step proceed to the wafer level,
Method of manufacturing a semiconductor package. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 기판은 복수의 반도체 칩들이 실장된 몰드 웨이퍼를 포함하고,
상기 복수의 도전성 패턴은 상기 복수의 반도체 칩들의 도전성 패드들의 적어도 일부를 상기 몰드 웨이퍼 상에서 상기 복수의 반도체 칩들 외측으로 연결하는 재배선 패턴을 포함하고,
상기 반도체 패키지는 팬 아웃 웨이퍼 레벨 패키지(FOWLP)인,
반도체 패키지의 제조방법.
The method according to any one of claims 1 to 9,
The substrate includes a mold wafer on which a plurality of semiconductor chips are mounted,
The plurality of conductive patterns include a redistribution pattern that connects at least some of the conductive pads of the plurality of semiconductor chips to the outside of the plurality of semiconductor chips on the mold wafer,
The semiconductor package is a fan out wafer level package (FOWLP),
Method of manufacturing a semiconductor package.
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