KR20120048881A - 발광 소자 - Google Patents

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Abstract

발광 소자는 제2 전극층, 제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층을 포함하며, 상기 제2 전극층 상에 배치되는 발광 구조물, 및 패드부 및 상기 패드부에 연결되는 전극부를 포함하며, 상기 제1 도전형 반도체층 상에 배치되는 제1 전극층을 포함하며, 상기 제1 도전형 반도체층은 상기 패드부와의 이격 거리에 따라 두께를 다르다.

Description

발광 소자{A light emitting device}
실시예는 발광 소자 및 발광 소자 패키지에 관한 것이다.
발광 소자가 조명용으로 응용되기 위해서는 LED를 이용하여 백색광을 얻을 수 있어야 한다. 백색 반도체 발광 장치를 구현하는 방법에는 크게 3가지가 알려져 있다.
첫 번째 방법은 빛의 삼원색인 적색, 녹색, 청색을 내는 3개의 LED를 조합하여 백색을 구현하는 방법으로서, 발광 물질로는 InGaN, AlInGaP 형광체를 이용한다. 두 번째 방법은 자외선 LED를 광원으로 이용하여 삼원색 형광체를 여기시켜 백색을 구현하는 방법으로서, InGaN/R,G,B 형광체를 발광 물질로서 이용한다. 세 번째 방법은 청색 LED를 광원으로 이용하여 황색 형광체를 여기시킴으로써 백색을 구현하는 방법이며, 일반적으로 InGaN/YAG:Ce 형광체를 발광 물질로서 이용한다.
실시예는 발광 효율을 향상시킬 수 있는 발광 소자를 제공한다.
실시예에 따른 발광 소자는 제2 전극층, 제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층을 포함하며, 상기 제2 전극층 상에 배치되는 발광 구조물; 및 패드부 및 상기 패드부에 연결되는 전극부를 포함하며, 상기 제1 도전형 반도체층 상에 배치되는 제1 전극층을 포함하며, 상기 제1 도전형 반도체층은 상기 패드부와의 이격 거리에 따라 두께가 다르다.
상기 패드부와의 이격 거리가 증가할수록 상기 제1 도전형 반도체층은 두께가 감소할 수 있다. 상기 전극부의 제1 부분이 배치되는 제1 도전형 반도체층 부분의 두께는 상기 전극부의 제2 부분이 배치되는 제1 도전형 반도체층의 다른 부분의 두께보다 작으며, 여기서 제1 부분은 제2 부분보다 상기 패드부로부터의 이격 거리가 클 수 있다.
상기 전극부는 상기 발광 구조물의 가장자리에 배치되는 외부 전극 및 상기 외부 전극 내부에 배치되어 상기 외부 전극과 연결되는 적어도 하나의 내부 전극을 포함하며, 상기 패드부는 상기 외부 전극 및 상기 내부 전극 중 적어도 하나에 마련될 수 있다.
상기 제1 도전형 반도체층은 상기 패드부 및 상기 전극부로부터 일정 거리 이내의 제1 영역, 및 상기 제1 영역에 의해 구분되는 제2 영역들을 가지며, 상기 제1 영역 및 상기 제2 영역들 각각은 두께가 다를 수 있다. 상기 제1 영역 및 제2 영역들은 상기 패드부로부터의 이격 거리가 큰 영역일수록 두께가 작을 수 있다. 상기 제2 영역들 각각은 적어도 2 이상의 서브 영역들로 구분되며, 상기 서브 영역들은 상기 패드부로부터의 이격 거리가 클수록 두께가 작을 수 있다.
상기 외부 전극 및 상기 내부 전극에 의해 상기 제1 도전형 반도체층은 복수의 영역들로 구분되며, 상기 복수의 영역들 중 적어도 하나의 영역에는 상기 제1 도전형 반도체층의 일부가 선택적으로 식각된 형태의 서로 이격하여 배치되는 패턴 영역들을 가질 수 있다. 상기 패턴 영역들 각각의 두께 및 면적은 상기 패드부로부터의 이격 거리에 따라 다를 수 있다. 상기 패드부로부터의 이격 거리가 증가할수록 상기 패턴 영역들의 두께 및 면적은 작아질 수 있다.
실시예는 발광 효율을 향상시킬 수 있다.
도 1은 제1 실시예에 따른 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 AA' 방향으로 절단한 단면도를 나타낸다.
도 3은 제2 실시예에 따른 발광 소자의 평면도를 나타낸다.
도 4는 도 2에 도시된 발광 소자의 BB' 방향으로 절단한 단면도를 나타낸다.
도 5는 제3 실시예에 따른 발광 소자를 나타낸다.
도 6은 도 5에 도시된 발광 소자를 CC'방향으로 절단한 단면도이다.
도 7은 제4 실시예에 따른 발광 소자를 나타낸다.
도 8은 도 7에 도시된 발광 소자를 DD'방향으로 절단한 단면도이다.
도 9는 제5 실시예에 따른 발광 소자를 나타낸다.
도 10은 도 9에 도시된 발광 소자를 GG'방향으로 절단한 단면도이다.
도 11은 제6 실시예에 따른 발광 소자를 나타낸다.
도 12는 도 11에 도시된 발광 소자를 GG'방향으로 절단한 단면도이다.
도 13은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 14a는 실시예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 14b는 도 14a에 도시된 표시 장치의 광원 부분의 단면도이다.
도 15는 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다.
이하, 실시예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자, 그 제조 방법, 및 발광 소자 패키지에 대해 설명한다.
도 1은 제1 실시예에 따른 발광 소자(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자의 AA' 방향으로 절단한 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(100)는 제2 전극층(105), 보호층(125), 전류 차단층(Current Blocking Layer; 130), 발광 구조물(140), 패시베이션층(145), 및 제1 전극층(150)을 포함한다.
제2 전극층(105)은 발광 구조물(140)을 지지하고, 제1 전원(예컨대, 양(+)의 전원)을 발광 구조물(140)에 공급한다. 제2 전극층(105)은 지지 기판(110), 접합층(113), 반사층(115), 및 오믹 접촉층(120)을 포함할 수 있다.
지지 기판(110)은 발광 구조물(140)을 지지한다. 지지 기판(110)은 전도성 물질로 형성될 수 있다. 예를 들어 구리(Cu), 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 알루미늄(Al), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예를 들어, Si, Ge, GaAs, GaN, Ga2O3, ZnO, SiC, SiGe) 중 적어도 하나를 포함할 수 있다.
반사층(115)은 지지 기판(110) 상에 배치된다. 반사층(115)은 발광 구조물(140)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 반사층(115)은 반사 특성이 우수한 금속으로 형성될 수 있다. 반사층(115)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.
반사층(115)은 금속 또는 합금과 IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony Tin Oxide) 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 예를 들어, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 반사층(115)은 광 효율을 증가시키기 위한 것으로 반드시 형성되어야 하는 것은 아니다.
지지 기판(110)과 반사층(115) 사이에는 접합층(113)이 개재될 수 있다. 접합층(113)은 지지 기판(110)으로부터의 금속 이온의 확산을 방지하는 확산 방지층(diffusion barrier layer), 및 지지 기판(110)의 접합력을 향상시키는 본딩층(bonding layer)의 역할을 한다.
접합층(113)은 반사층(115), 오믹 접촉층(120), 및 보호층(125)에 접촉되어 반사층(115), 오믹 접촉층(120), 및 보호층(125)이 지지 기판(110)에 접합될 수 있도록 한다. 접합층(113)은 베리어 금속(barrier metal) 또는 본딩 금속(bonging metal) 등을 포함한다. 접합층(113)은 예를 들어, 티타늄(Ti), 금(Au), 주석(Sn), 니켈(Ni), 크롬(Cr), 갈륨(Ga), 인듐(In), 창연(Bi), 구리(Cu), 은(Ag) 또는 탄탈(Ta) 중 적어도 하나를 포함할 수 있다. 접합층(113)은 지지 기판(110)을 본딩 방식으로 접합하기 위하여 형성되는 것이므로 지지 기판(110)을 도금이나 증착 방법으로 형성하는 경우에는 접합층(113)이 반드시 형성되어야 하는 것은 아니므로 접합층(113)은 선택적으로 형성될 수 있다.
오믹 접촉층(120)은 반사층(115) 상에 형성된다. 오믹 접촉층(12)은 발광 구조물(140)에 오믹 접촉(ohmic contact)되어 발광 구조물(140)에 제1 전원이 원활히 공급되도록 한다.
또한 오믹 접촉층(120)은 투광성 전도층과 금속을 선택적으로 사용할 수 있다. 예컨대, 오믹 접촉층(120)은 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
오믹 접촉층(120)은 발광 구조물(140), 후술하는 제2 도전형 반도체층(141)에 캐리어(carrier)의 주입을 원활히 하기 위한 것으로 반드시 형성되어야 하는 것은 아니다. 예를 들어, 오믹 접촉층(120)을 생략하고, 반사층(115)으로 사용되는 물질을 제2 도전형의 반도체층(141)과 오믹 접촉을 하는 물질로 선택할 수 있다. 이때 반사층(115)은 오믹 접촉층의 기능을 한다.
전류 차단층(130)은 오믹 접촉층(120)과 발광 구조물(140) 사이에 배치된다. 예컨대, 전류 차단층(130)의 상면은 후술하는 제2 도전형의 반도체층(141)과 접촉하고, 전류 차단층(130)의 하면 및 측면은 오믹 접촉층(120)과 접촉할 수 있으나, 이에 한정되는 것은 아니다.
전류 차단층(130)은 후술하는 제1 전극층(150)과 적어도 일부가 중첩(overlap)되도록 형성될 수 있으며, 이로 인하여 전류 차단층(130)은 제1 전극층(150)과 지지 기판(110) 사이 전류가 집중되는 현상을 완화하여 발광 소자(100)의 발광 효율을 향상시킬 수 있다.
전류 차단층(130)은 반사층(115) 또는 오믹 접촉층(120)보다 전기 전도성이 낮은 물질, 제2 도전형 반도체층(141)과 쇼트키 접촉(Schottky contact)을 형성하는 물질, 또는 전기 절연성 물질을 이용하여 형성될 수 있다. 예를 들어, 전류 차단층(130)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
전류 차단층(130)은 오믹 접촉층(120)과 제2 도전형의 반도체층(141) 사이에 형성되거나, 반사층(115)과 오믹 접촉층(120) 사이에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
보호층(125)은 접합층(113) 상의 둘레 영역에 형성될 수 있다. 접합층(113)이 형성되지 않는 경우에는 보호층(125)은 지지 기판(110) 상의 둘레 영역에 형성될 수도 있다.
보호층(125)은 발광 구조물(140)과 접합층(113) 사이의 계면이 박리되어 발광 소자(100)의 신뢰성이 저하되는 현상을 감소시킬 수 있다. 보호층(125)은 전도성을 갖는 물질로 형성된 전도성 보호층 또는 비전도성을 갖는 물질로 형성된 비전도성 보호층일 수 있다.
예컨대, 전도성 보호층은 투명 전도성 산화막으로 형성되거나 Ti, Ni, Pt, Pd, Rh, Ir, W 중 적어도 어느 하나를 포함할 수 있다. 또한 비전도성 보호층은 반사층(115) 또는 오믹 접촉층(120)보다 전기 전도성이 낮은 물질, 제2 도전형의 반도체층(141)과 쇼트키 접촉을 형성하는 물질, 또는 전기 절연성 물질로 형성될 수 있다. 예를 들어, 상기 비전도성 보호층은 ZnO 또는 SiO2로 형성될 수 있다.
발광 구조물(140)의 측면은 보호층(125)과 적어도 일부분이 오버랩된다. 또한 보호층(125)의 상면의 일부는 아이솔레이션 에칭에 의해 노출될 수 있다. 따라서, 보호층(125)의 일부 영역(131)은 발광 구조물(140)과 오버랩되고, 나머지 영역은 발광 구조물(140)와 오버랩되지 않도록 형성될 수 있다. 발광 구조물(140)과 오버랩되는 보호층(125)의 일부(131)는 전류 차단층의 역할을 할 수 있다.
발광 구조물(140)은 제2 전극층(105) 상에 배치된다. 예컨대, 발광 구조물(140)은 오믹 접촉층(120), 및 전류 차단층(130) 상에 배치될 수 있다. 발광 구조물(140)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭 과정에서 경사면이 될 수 있다.
발광 구조물(140)은 복수의 3족 내지 5족 원소의 화합물 반도체층을 포함할 수 있다. 발광 구조물(140)는 제1 도전형 반도체층(143), 제1 도전형 반도체층(143) 아래에 위치하는 활성층(142), 활성층(142) 아래에 위치하는 제2 도전형의 반도체층(141)을 포함할 수 있다.
즉 발광 구조물(140)은 오믹 접촉층(120) 및 전류 차단층(130) 상에 제2 도전형 반도체층(141), 활성층(142), 및 제1 도전형 반도체층(143)이 적층된 구조일 수 있다.
제1 도전형 반도체층(143)은 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체일 수 있다. 예를 들어, 제1 도전형 반도체층(143)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.
활성층(142)은 제1 도전형 반도체층(143) 아래에 형성되며, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(142)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층으로 형성될 수 있다.
활성층(142)과 제1 도전형의 반도체층(143) 사이, 또는 활성층(142)과 제2 도전형의 반도체층(141) 사이에는 도전형 클래드층(clad layer)이 형성될 수도 있으며, 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
제2 도전형 반도체층(141)은 활성층(142) 아래에 형성되며, 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체일 수 있다. 예컨대, 제2 도전형 반도체층(141)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.
제1 도전형이 N형일 경우에 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트일 수 있다. 제2 도전형이 P형일 경우에 제2 도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트일 수 있다. 제1 도전형이 P형이고, 제2 도전형이 N형일 경우도 상술한 바와 동일하다. 제1 도전형 반도체층(143) 및 제2 도전형 반도체층(141) 각각은 단층 또는 다층으로 형성될 수 있다.
발광 구조물(140)은 제2 도전형 반도체층(141) 아래에 제2 도전형 반도체층(141)과 극성이 다른 제3 도전형 반도체층을 포함할 수 있다. 예를 들어, 발광 구조물(140)은 N-P 접합, P-N 접합, N-P-N 접합 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
제1 전극층(150)은 전류 차단층(130)과 대응하여 수직 방향으로 오버랩되도록 발광 구조물(140)의 상면에 배치된다. 즉 제1 전극층(150)은 전류 차단층(130)과 대응하여 수직 방향으로 오버랩되도록 제1 도전형 반도체층(143) 상에 배치된다. 여기서 수직 방향은 제2 도전형 반도체층(141)으로부터 제1 도전형 반도체층(143)으로 향하는 방향일 수 있다. 제1 전극층(150)은 소정의 패턴 형상으로 분기될 수 있으며, 이에 대해 한정하지는 않는다.
제1 도전형 반도체층(143)의 상면은 광 추출 효율을 증가시키기 위해 러프니스 패턴(미도시)이 형성될 수 있다. 이에 따라 제1 전극층(150)의 상면에도 러프니스 패턴이 형성될 수 있다.
패시베이션층(145)은 발광 구조물(140)의 측면에 배치된다. 패시베이션층(145)은 제1 도전형의 반도체층(143)의 상면 일부 및 보호층(125)의 상면에 배치될 수 있으나, 이에 대해 한정하지는 않는다. 패시베이션층(145)은 발광 구조물(140)을 전기적으로 보호하기 위하여 형성될 수 있으며, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
도 1 및 도 2에 도시된 제1 전극층(150)은 패드부(102a, 102b) 및 패드부(102a, 102b)에 연결되는 전극부(92a 내지 92d, 및 94a 내지 94c)를 포함한다.
전극부(92a 내지 92d, 및 94a 내지 94c)는 제1 도전형 반도체층(143)의 상면 가장자리를 따라 연장되는 외부 전극(92a 내지 92d) 및 외부 전극(92a 내지 92d) 내부에 형성되는 내부 전극(94a 내지 94c)을 포함한다.
외부 전극(92a 내지 92d)은 4개의 변과 4개의 꼭지점을 갖는 사각형 형태로 배치될 수 있다. 외부 전극(92a 내지 92d)은 제1 외부 전극(92a), 제2 외부 전극(92b), 제3 외부 전극(92c), 및 제4 외부 전극(92d)을 포함하며, 제1 외부 전극(92a), 제2 외부 전극(92b), 제3 외부 전극(92c), 및 제4 외부 전극(92d)은 서로 접하도록 제1 도전형 반도체층(143)의 상면 가장자리에 배치될 수 있다.
제1 외부 전극(92a) 및 제2 외부 전극(92b)은 제1 방향으로 연장될 수 있으며, 제3 외부 전극(92c) 및 제4 외부 전극(92d)은 제2 방향으로 연장될 수 있다. 외부 전극(92a 내지 92d)은 제1 도전형 반도체층(143)의 최외곽부로부터 50㎛ 이내에 적어도 일부분이 형성될 수 있으며, 외부 전극(92a 내지 92d)의 일측은 패시베이션층(145)과 접촉할 수 있다. 여기서 제1 방향은 외부 전극의 어느 하나의 꼭지점으로부터 인접하는 일 측의 꼭지점으로 향하는 방향이고, 제2 방향은 외부 전극의 어느 하나의 꼭지점으로부터 인접하는 다른 일 측의 꼭지점으로 향하는 방향일 수 있다. 제1 방향과 제2 방향은 서로 수직일 수 있다.
내부 전극(94a 내지 94c)은 제1 내부 전극(94a), 제2 내부 전극(94b), 및 제3 내부 전극(94c)을 포함할 수 있다. 제1 내부 전극(94a), 제2 내부 전극(94b), 및 제3 내부 전극(94c)은 외부 전극(92a 내지 92d) 내에 배치되어 외부 전극(92a 내지 92d)에 연결될 수 있다.
제1 및 제2 내부 전극들(94a, 94b) 각각은 제1 방향으로 연장되며, 제3 내부 전극(94c)은 제2 방향으로 연장된다. 제3 내부 전극(94c)은 제2 방향으로 연장되어 제1 외부 전극(92a)과 제2 외부 전극(92b)을 연결한다. 또한 제1 및 제2 내부 전극들(94a, 94b) 각각은 제1 방향으로 연장되어 제3 외부 전극(92c) 및 제4 외부 전극(92d)을 제3 내부 전극(94c)과 연결한다. 이때 제1, 제2 내부 전극들(94a, 94b)의 길이 방향은 제1 방향이고, 제3 내부 전극(92c)의 길이 방향은 제2 방향일 수 있다.
제3 외부 전극(92c)과 제3 내부 전극(94c) 사이의 거리는 제4 외부 전극(92d)과 제3 내부 전극(94c) 사이의 거리 보다 클 수 있다. 또한 제1 외부 전극(92a)과 제1 내부 전극(94a) 사이의 거리, 제1 내부 전극(94a)과 제2 내부 전극(94b) 사이의 거리, 및 제2 내부 전극(94b)과 제2 외부 전극(92b) 사이의 거리는 동일할 수 있다.
패드부(102a, 102b)는 제1 도전형 반도체층(143)에 제2 전원을 공급하기 위하여 외부로부터 제2 전원이 공급되는 영역을 말한다. 예컨대, 패드부(102a,102b)는 후술하는 발광 소자 패키지의 금속층(예컨대, 리드 프레임(lead frame)과 연결되는 와이어가 본딩되는 영역일 수 있다.
패드부(102a, 102b)는 외부 전극 및 내부 전극 중 적어도 하나에 마련될 수 있다. 예컨대, 패드부(102a, 102b)는 제1 패드부(102a)와 제2 패드부(102b)를 포함할 수 있다.
제1 패드부(102a)는 외부 전극(92a 내지 92d)의 4개의 꼭지점 중 어느 하나에 배치되고, 제2 패드부(102b)는 외부 전극(92a 내지 92d)의 4개의 꼭지점 중 다른 어느 하나에 배치될 수 있다. 예컨대, 제1 패드부(102a)는 제1 외부 전극(92a)과 제3 외부 전극(92c)이 접하는 부분에 배치될 수 있으며, 제2 패드부(102b)는 제2 외부 전극(92b)과 제3 외부 전극(92c)이 접하는 부분에 배치될 수 있다.
제1 외부 전극(92a) 및 제2 외부 전극(92b) 각각은 제3 외부 전극(92c)에 인접한 부분의 폭이 제4 외부 전극(92d)에 인접한 부분의 폭보다 크도록 형성될 수 있다. 즉 제1 패드부(102a) 및 제2 패드부(102b)가 형성되는 제1 전극층(150) 부분은 다른 부분에 비하여 폭이 클 수 있다.
내부 전극(94a 내지 94c)은 외부 전극(92a 내지 92d)에 의해 둘러싸인 내부 영역을 복수의 영역들(161 내지 163, 171 내지 173)로 구분한다. 복수의 영역들(161 내지 163, 171 내지 173) 중 제3 외부 전극(92c)과 접하는 폭이 큰 영역들(161 내지 163)은 제4 외부 전극(92d)과 접하는 폭이 작은 영역들(171 내지 173)에 비해 면적이 넓을 수 있다.
도 1에 도시된 실시예에 따른 발광 소자(100)의 제1 전극층(150)은 적어도 한 변의 길이가 800-1200㎛인 발광 구조물(140)에 적용될 수 있다. 적어도 한 변의 길이가 800㎛ 미만인 경우에 제1 전극층(150)에 의해 광이 방출되는 영역이 감소될 수 있고, 적어도 한 변의 길이가 1200㎛ 보다 큰 경우에는 제1 전극층(150)을 통해 전류를 효과적으로 공급할 수 없다. 예를 들어, 도 1에 도시된 제1 전극층(150)은 가로 및 세로의 길이가 각각 1000㎛인 발광 구조물(140)에 적용될 수도 있다.
전류 차단층(130)과 제1 전극층(150)은 서로 대응한다. 즉 전류 차단층(130)은 전극부(92a 내지 92d, 94a 내지 94c)에 대응하여 오버랩되는 부분(이하 "오버랩 부분"이라 한다) 및 오버랩되지 않는 부분(이하 "비오버랩 부분"이라 한다)을 갖는다.
패드부(102a, 102b)와 전극부(92a 내지 92d, 94a 내지 94c)를 포함하는 제1 전극층(150)은 제1 도전형 반도체층(143) 상에 배치되는데, 이때 제1 도전형 반도층(143)은 패드부(102a, 102b)와의 이격 거리에 따라 그 두께가 다르다.
제1 전극층(150)이 배치되는 제1 도전형 반도체층(143)의 두께는 패드부(102a, 102b)와의 이격 거리에 따라 서로 다르다. 예컨대, 패드부(102a, 102b)와의 이격 거리가 클수록 제1 도전형 반도체층(143)의 두께가 감소할 수 있다.
전극부(92a 내지 92d, 94a 내지 94c)의 제1 부분이 배치되는 제1 도전형 반도체층(143) 부분의 두께는 전극부(92a 내지 92d, 94a 내지 94c)의 제2 부분이 배치되는 제1 도전형 반도체층(143)의 다른 부분의 두께보다 작다. 여기서 전극층(92a 내지 92d, 94a 내지 94c)의 제1 부분은 전극층(92a 내지 92d, 94a 내지 94c)의 제2 부분보다 제1 패드부(102a) 또는 제2 패드부(102b)부터의 이격 거리가 크다.
이때 제1 패드부(102a) 또는 제2 패드부(102b)부터의 이격 거리가 동일할 경우에는 제1 부분이 배치되는 제1 도전형 반도체층(143) 부분의 두께는 제2 부분이 배치되는 제1 도전형 반도체층(143)의 다른 부분의 두께와 동일할 수 있다. 예컨대, 제1 패드부(102a) 또는 제2 패드부(102b)부터의 이격 거리가 동일한 경계선(190)을 기준으로 제1 도전형 반도체층(143)의 두께는 대칭일 수 있다.
제1 도전형 반도체층(143)은 패드부(102a, 102b)와의 이격 거리에 따라 제1 방향으로 적어도 하나 이상의 영역을 가지며, 제2 방향으로 적어도 하나 이상의 영역을 가질 수 있다. 여기서 제1 방향은 패드부(102a, 102b)로부터 일측 방향으로 진행하는 방향이고, 제2 방향은 패드부(102a, 102b)로부터 다른 일측 방향으로 진행하는 방향이다. 예컨대, 제1 방향 및 제2 방향은 서로 수직일 수 있다.
예컨대, 제1 도전형 반도체층(143)은 제1 내지 제5 영역(P1 내지 P5)으로 구분될 수 있다. 제1 영역(P1)은 패드부(102a,102b)에 인접하는 영역이다. 제2 영역(P2) 및 제3 영역(P3)은 패드부(102a,102b)를 기준으로 제1 방향으로 배치된다.
또한 제2 영역(P2)과 제4 영역(P4)은 패드부(102a,102b)를 기준으로 제2 방향으로 배치되고, 제3 영역(P3)과 제5 영역(P5)은 패드부(102a,102b)를 기준으로 제2 방향으로 배치된다.
즉 제1 영역(P1)이 패드부(102a,102b)에 가장 인접하다. 그리고 제1 방향으로는 제2 영역(P2)이 제3 영역(P3)보다 패드부(102a,102b)로부터 이격 거리가 작으며, 또한 제4 영역(P4)이 제5 영역(P5)보다 패드부(102a,102b)로부터 이격 거리가 작다. 또한 제2 방향으로는 제2 영역(P2)이 제4 영역(P4)보다 패드부(102a,102b)로부터 이격 거리가 작다.
제1 도전형 반도체층(143)의 제1 영역(P1) 내지 제5 영역(P5)의 두께는 서로 다를 수 있다. 제1 영역(P1)의 두께(D1)는 제2 영역(P2)의 두께(D2)보다 크고, 제2 영역(P2)의 두께(D2)는 제4 영역(P4)의 두께(D3)보다 클 수 있다. 또한 제4 영역(P4)의 두께(D3)는 제5 영역(P5)의 두께(미도시)보다 클 수 있다.
제1 영역(P1)에는 패드부(102a,102b) 및 패드부(102a,102b)와 인접하는 제1 외부 전극(92a), 제2 외부 전극(92b), 및 제3 외부 전극(92c) 각각의 일부가 배치될 수 있다.
제2 영역(P2)에는 제1 영역(P1)에 인접하는 제1 내지 제3 외부 전극들(92a 내지 92c) 각각의 다른 일부, 및 제1 내지 제3 내부 전극들(94a 내지 94c) 각각의 일부가 배치될 수 있다. 또한 제3 영역(P3)에는 제1 외부 전극(92a), 제2 외부 전극(92b), 및 제4 외부 전극(92d) 각각의 일부, 제1 및 제2 내부 전극(94a,94b) 각각의 일부가 배치될 수 있다. 또한 제4 영역(P4)에는 제3 외부 전극(92c)의 일부, 제1 내지 제3 내부 전극들(94a 내지 94c) 각각의 일부가 배치될 수 있다. 또한 제5 영역(P5)에는 제4 외부 전극(92d) 및 제1 내지 제3 내부 전극들(94a 내지 94c) 각각의 일부가 배치될 수 있다. 도 1에 도시된 실시예에서는 제1 도전형 반도체층(143)을 패드부(102a,102b)의 이격 거리에 따라 5개의 영역들(P1 내지 P5)로 구분하였지만, 이에 한정되는 것은 아니다.
일반적으로 패드부에는 전원이 공급되기 때문에, 패드부에 인접하는 제1 도전형 반도체층 부분에는 전류가 집중되어 발광 소자의 발광 효율이 저하된다. 그러나 실시예는 패드부(102a,102b)의 이격 거리에 따라 제1 도전형 반도체층(143)의 두께를 달리하여 전류 분산(current spreading)을 향상시킴으로써 발광 소자(100)의 발광 효율을 개선할 수 있다.
즉 전류가 집중되는 패드부(102a,102b)에 인접하는 제1 도전형 반도체층(143) 부분의 두께는 크게 하고, 패드부(102a,102b)로부터의 이격 거리가 큰 제1 도전형 반도체층(143) 부분의 두께는 상대적으로 작게 하여, 전류 분산을 향상시킬 수 있다.
도 3은 제2 실시예에 따른 발광 소자(200)의 평면도를 나타내고, 도 4는 도 2에 도시된 발광 소자의 BB' 방향으로 절단한 단면도를 나타낸다. 도 1 및 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 3 및 도 4를 참조하면, 제1 도전형 반도체층(143)은 패드부(102a,102b)와의 이격 거리를 기준으로 제1 내지 제5 영역(Q1 내지 Q5)으로 구분될 수 있다. 제1 영역(Q1)은 패드부(102a,102b), 및 전극부(92a 내지 92d,94a 및 94b) 각각과 인접하는 영역이다.
예컨대, 제1 영역(Q1)은 제1 패드부(102a)와 제2 패드부(102b) 각각으로부터 일정 거리(a) 이내의 제1 도전형 반도체층(143) 영역, 제1 내지 제4 외부 전극(92a 내지 92d)과 제1 내지 제3 내부 전극(94a 내지 94c) 각각으로부터 일정 거리(b) 이내의 제1 도전형 반도체층(143) 영역을 포함한다.
제2 내지 제4 영역들(Q2 내지 Q4)은 제1 영역(Q1)에 의해 둘러싸인 영역들로 제1 영역(Q1) 의하여 서로 구분될 수 있다. 제1 도전형 반도체층(143)은 패드부(102a,102b)를 기준으로 제1 방향으로 제2 영역(Q2) 및 제3 영역(Q3)을 가지며, 제2 방향으로 제2 영역(Q2)에 인접하는 제4 영역(Q4)과 제3 영역(Q3)에 인접하는 제5 영역(Q5)을 갖는다.
이때 제1 영역(Q1)의 두께(E1)는 제2 영역(Q2)의 두께(E2)보다 크다. 또한 패드부(102a,102b)로부터의 이격 거리는 제2 영역(Q2)이 제3 영역(Q3)보다 작으며, 제2 영역(Q1)의 두께(E2)는 제3 영역(Q3)의 두께보다 클 수 있다.
또한 패드부(102a,102b)로부터의 이격 거리는 제2 영역(Q2)이 제4 영역(Q4)보다 작으며, 제2 영역(Q2)의 두께(E2)는 제4 영역(Q4)의 두께(E3)보다 클 수 있다(E2>E4). 또한 패드부(102a,102b)로부터의 이격 거리는 제4 영역(Q4)이 제5 영역(Q5)보다 작으며, 제4 영역(Q4)의 두께(E3)는 제5 영역(Q5)의 두께보다 클 수 있다. 또한 패드부(102a,102b)로부터의 이격 거리는 제3 영역(Q3)이 제5 영역(Q5)보다 작으며, 제3 영역(Q4)의 두께는 제5 영역(Q5)의 두께보다 클 수 있다. 여기서 제1 방향 및 제2 방향은 도 1 및 도 2에서 상술한 바와 동일하다.
제2 실시예는 전류가 집중되는 패드부(102a,102b)와 전극부(92a 내지 92b, 94a 및 94b)가 배치되는 제1 영역(Q1)의 두께(E1)를 가장 크게 하고, 패드부(102a,102b)로부터 이격 거리에 따라 구분되는 제2 영역(Q2) 내지 제5 영역(Q5) 각각의 두께를 달리하여 패드부(102a,102b)에 집중되는 전류에 대한 분산을 향상시킬 수 있다. 패드부(102a,102b)로부터 이격 거리가 큰 영역일수록 두께를 작게 하여 패드부(102a,102b)에 집중되는 전류에 대한 전류 분산을 향상시킬 수 있다.
도 5는 제3 실시예에 따른 발광 소자를 나타내며, 도 6은 도 5에 도시된 발광 소자를 CC'방향으로 절단한 단면도이다. 도 1 및 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 5 및 도 6을 참조하면, 제1 도전형 반도체층(143)의 제2 내지 제5 영역들Q2 내지 Q5) 각각은 패드부(102a,102b)를 기준으로 이격 거리에 따라 적어도 2 이상의 부분들(R1과 R2, R3와 R4, R5와 R6, R7과, R8; 이하 "R1 내지 R8"라 한다)로 구분된다. 예컨대, 제2 영역(Q2)은 제1 서브 영역(R1)과 제2 서브 영역으로 구분될 수 있다. 예컨대, 패드부(102a,102b)로부터의 이격 거리는 제1 서브 영역(R1), 제2 서브 영역(R2), 제3 서브 영역(R3), 및 제4 서브 영역(R4) 순서로 증가하며, 두께는 제1 서브 영역(R1), 제2 서브 영역(R2), 제3 서브 영역(R3), 및 제4 서브 영역(R4) 순서로 감소한다(F1>F2>F3>F4). 제3 실시예는 각 서브 영역들(R1 내지 R4, R5 내지 R8)의 두께를 달리함으로써 패드부(102a,102b)에 집중되는 전류에 대한 전류 분산을 향상시킬 수 있다.
도 7은 제4 실시예에 따른 발광 소자를 나타내며, 도 8은 도 7에 도시된 발광 소자를 DD'방향으로 절단한 단면도이다. 도 1 및 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 7 및 도 8을 참조하면, 제1 도전형 반도체층은 서로 이격하는 선택적으로 식각된 다수의 패턴 영역들(#1 내지 #18)이 형성될 수 있다. 이때 다수의 패턴 영역들(#1 내지 #18)은 패드부(102a,102b)와의 이격 거리에 따라 그 두께(M1 내지 M6) 및 면적이 다르다.
외부 전극(92a 내지 92d) 및 내부 전극(94a 내지 94c)에 의해 제1 도전형 반도체층(143)은 복수의 영역들(161 내지 163, 171 내지 173)로 구분될 수 있다. 복수의 영역들(161 내지 163, 171 내지 173) 중 적어도 하나는 면적이 다를 수 있다.
복수의 영역들(161 내지 163, 171 내지 173) 중 적어도 하나의 영역에는 서로 이격하여 배치되는 패턴 영역들(예컨대, #1 내지 #12)을 갖는다. 패턴 영역들(예컨대, #1 내지 #12)은 제1 도전형 반도체층(143)의 일부가 선택적으로 식각된 형태이며, 그 단면의 형상은 원형, 또는 세 개 이상의 선분으로 된 다각형 등과 같이 다양할 수 있다.
패턴 영역들(예컨대, #1 내지 #12)의 두께(M1 내지 M6) 및 면적은 패드부(102a, 102b)로부터의 이격 거리에 따라 다를 수 있다. 즉 패드부(102a, 102b)로부터의 이격 거리가 증가할수록 패턴 영역들(예컨대, #1 내지 #12)의 두께 및 면적은 작아질 수 있다. 예컨대, 제1 방향(S1) 및 제2 방향(S2,S3)으로 갈수록 패턴 영역들(예컨대, #1 내지 #12)의 두께 및 면적은 작아질 수 있다. 여기서 제1 방향(S1)은 패드부(102a,102b)의 일측으로부터 이격 거리가 증가하는 방향이며, 제2 방향은 패드부(102a,102b)의 다른 일측으로부터 이격 거리가 증가하는 방향일 수 있다. 제1 방향과 제2 방향은 서로 수직일 수 있다.
또한 복수의 영역들(161 내지 163, 171 내지 173) 중 패드부(102a, 102b)와의 이격 거리가 작은 영역에 속한 패턴 영역일수록 그 두께 및 면적이 상대적으로 크다.
예컨대, 제1 영역(161)에 형성된 패턴 영역(예컨대, #4)의 두께(예컨대, M4) 및 면적은 제2 영역(171)에 형성된 패턴 영역(예컨대, #13)의 두께(M5) 및 면적보다 클 수 있다. 이때 제1 영역(161)은 제2 영역(171)보다 패드부(102a,102b)와의 이격 거리가 작다.
패드부(102a,102b)로부터의 이격 거리가 동일한 패턴들의 두께 및 면적은 동일할 수 있으며, 경계선(190)을 기준으로 패턴 영역들의 두께 및 면적은 대칭일 수 있다.
이와 같이 제4 실시예는 패드부(102a,102b)로부터의 이격 거리에 따라 두께 및 면적을 달리하는 패턴 영역들을 제1 도전형 반도체층(143)에 형성함으로써, 패드부(102a,102b)에 집중되는 전류의 분산을 향상시킬 수 있다.
도 9는 제5 실시예에 따른 발광 소자(500)를 나타내며, 도 10은 도 9에 도시된 발광 소자(500)를 GG'방향으로 절단한 단면도이다. 도 1 및 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 9 및 도 10을 참조하면, 제2 방향(S2,S3)으로 패드부(102a,102b)와의 이격 거리가 증가할수록 제1 도전형 반도체층(143)의 두께(g1)는 감소한다. 제2 방향으로 패드부(102a,102b)로부터의 이격 거리가 동일한 부분(190)의 제1 도전형 반도체층의 두께는 동일할 수 있다.
예컨대, 제2 방향(S2,S3)으로 갈수록 제1 도전형 반도체층(143)의 두께(g1)는 선형적으로 감소할 수 있으나, 이에 한정되는 것은 아니며, 비선형적으로 감소할 수도 있다.
도 11은 제6 실시예에 따른 발광 소자(600)를 나타내며, 도 12는 도 11에 도시된 발광 소자(600)를 GG'방향으로 절단한 단면도이다. 도 1 및 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 11 및 도 12를 참조하면, 제1 방향(S1)으로 패드부(102a,102b)와의 이격 거리가 증가할수록 제1 도전형 반도체층(143)의 두께(h)는 감소한다.
예컨대, 제1 방향(S1)으로 갈수록 제1 도전형 반도체층(143)의 두께(h)는 선형적으로 감소할 수 있으나, 이에 한정되는 것은 아니며, 비선형적으로 감소할 수도 있다.
제5 실시예 또는 제6 실시예는 패드부(102a,102b)로부터의 이격 거리가 증가할수록 제1 도전형 반도체층(143)의 두께가 선형적으로 감소하기 때문에 패드부(102a,102b)에 집중되는 전류의 분산을 향상시킬 수 있다.
도 13은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다. 도 13을 참조하면, 발광 소자 패키지는 패키지 몸체(710), 제1 금속층(712), 제2 금속층(714), 발광 소자(720), 반사판(725), 와이어(730), 및 봉지층(740)을 포함한다.
패키지 몸체(710)는 일측 영역에 캐버티(cavity)가 형성된 구조이다. 이때 캐버티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(710)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
제1 금속층(712) 및 제2 금속층(714)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(710)의 표면에 배치된다. 발광 소자(720)는 제1 금속층(712) 및 제2 금속층(714)과 전기적으로 연결된다. 이때 발광 소자(720)는 제1 내지 제6 실시예 중 어느 하나일 수 있다.
예컨대, 도 2에 도시된 발광 소자(100)의 지지 기판(110)은 제2 금속층(714)에 전기적으로 연결된다. 그리고 제1 전극층(150)의 패드부(102a,102b)는 와이어(730)에 의하여 제1 금속층(712)에 접합될 수 있다.
반사판(725)은 발광 소자에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(710)의 캐버티 측벽에 형성된다. 반사판(725)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
봉지층(740)은 패키지 몸체(710)의 캐버티 내에 위치하는 발광 소자(720)를 포위하여 발광 소자(720)를 외부 환경으로부터 보호한다. 봉지층(740)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어진다. 봉지층(740)은 발광 소자(720)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다. 발광 소자 패키지는 상기에 개시된 실시예들의 발광 소자들 중 적어도 하나를 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
도 14a는 실시예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타내고, 도 14b는 도 14a에 도시된 표시 장치의 광원 부분의 단면도이다.
도 14a 및 도 14b를 참조하면, 표시 장치는 백라이트 유닛 및 액정 표시 패널(860), 탑 커버(Top cover, 870), 고정부재(850)를 포함한다.
백라이트 유닛은 바텀 커버(Bottom cover, 810)와, 바텀 커버(810)의 내부의 일측에 마련되는 발광 모듈(880)과, 바텀 커버(810)의 전면에 배치되는 반사판(820)과, 반사판(820)의 전방에 배치되며 발광 모듈(880)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(830)과, 도광판(830)의 전방에 배치되는 광학 부재(840)를 포함한다. 액정 표시 장치(860)는 광학 부재(840)의 전방에 배치되며, 탑 커버(870)는 액정 표시 패널(860)의 전방에 마련되며, 고정 부재(850)는 바텀 커버(810)와 탑 커버(870) 사이에 배치되어 바텀 커버(810)와 탑 커버(870)를 함께 고정시킨다.
도광판(830)은 발광 모듈(880)에서 방출되는 광이 면광원 형태로 출사되도록 안내하는 역할을 하고, 도광판(830)의 후방에 배치되는 반사판(820)은 발광 모듈(880)에서 방출된 광이 도광판(830)방향으로 반사되도록 하여 광 효율을 높이는 역할을 한다. 다만, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있고, 도광판(830)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다. 여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
그리고, 도광판(830)은 발광 모듈(880)에서 방출되는 빛을 산란시켜 그 빛이 액정 표시 장치의 화면 전영역에 걸쳐 균일하게 분포되도록 한다. 따라서, 도광판(830)은 굴절률과 투과율이 좋은 재료로 이루어지는데, 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
그리고, 광학 부재(840)가 도광판(830)의 상부에 구비되어 도광판(830)에서 출사되는 빛을 소정 각도로 확산시킨다. 광학 부재(840)는 도광판(830)에 의해 인도된 빛을 액정 표시 패널(860) 방향으로 균일하게 조사되도록 하다.
광학 부재(840)로는 확산 시트, 프리즘 시트 또는 보호 시트 등의 광학 시트가 선택적으로 적층되거나, 마이크로 렌즈 어레이를 사용할 수도 있다. 이때, 복수 개의 광학 시트를 사용할 수도 있으며, 광학 시트는 아크릴 수지, 폴리우레탄 수지 또는 실리콘 수지 등과 같은 투명 수지로 이루어질 수 있다. 그리고, 상술한 프리즘 시트 내에 형광 시트가 포함될 수도 있음은 상술한 바와 동일하다.
그리고, 광학 부재(840)의 전면에는 액정 표시 패널(860)이 구비될 수 있다. 여기서, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 디스플레이 장치가 구비될 수 있음은 당연하다.
바텀 커버(810) 상에는 반사판(820)이 놓이게 되고, 반사판(820)의 위에는 도광판(830)이 놓이게 된다. 그리하여 반사판(820)은 방열부재(미도시)와 직접 접촉될 수도 있다. 발광 모듈(880)은 발광 소자 패키지(882) 및 인쇄회로기판(881)을 포함한다. 발광 소자 패키지(882)는 인쇄회로기판(881) 상에 실장된다. 여기서 발광 소자 패키지(881)은 도 13에 도시된 실시예일 수 있다.
인쇄회로기판(881)은 브라켓(812) 상에 접합될 수 있다. 여기서, 브라켓(812)은 발광 소자 패키지(882)의 고정 외에 열방출을 위하여 열전도율이 높은 물질로 이루어질 있고, 도시되지는 않았으나, 브라켓(812)과 발광 소자 패키지(882) 사이에는 열 패드가 구비되어 열 전달을 용이하게 할 수 있다. 그리고, 브라켓(812)는 도시된 바와 같이 'ㄴ'자 타입으로 구비되어, 가로부(812a)는 바텀 커버(810)에 의하여 지지되고, 세로부(812b)는 인쇄회로기판(881)을 고정할 수 있다.
또 다른 실시예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 15는 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다. 도 15를 참조하면, 조명 장치는 전원 결합부(910), 열발산판(heat sink, 920), 발광 모듈(930), 반사경(reflector, 940), 및 커버 캡(cover cap, 950), 및 렌즈부(960)를 포함한다.
전원 결합부(910)는 상단이 외부의 전원 소켓(미도시)에 삽입되는 스크류 형상이며, 외부 전원 소켓에 삽입되어 발광 모듈(930)에 전원을 공급한다. 열발산판(920)은 측면에 형성되는 열발산핀 통하여 발광 모듈(930)로부터 발생하는 열을 외부로 방출한다. 열발산판(920)의 상단은 전원 결합부(910)의 하단과 스크루 결합된다.
열발산판(920)의 밑면에는 회로 기판 상에 실장되는 발광 소자 패키지들을 포함하는 발광 모듈(930)이 고정된다. 이때 발광 소자 패키지들은 도 13에 도시된 실시예에 따른 발광 소자 패키지일 수 있다.
조명 장치는 발광 모듈(930) 하부에는 발광 모듈을 전기적으로 보호하기 위한 절연 시트(932) 및 반사 시트(934) 등을 더 포함할 수 있다. 또한 발광 모듈(930)에 의하여 조사된 광의 진행 경로 상에 다양한 광학적 기능을 수행하는 광학 부재가 배치될 수 있다.
반사경(940)은 원뿔대 형상으로 열발산판(920)의 하단과 결합하며, 발광 모듈(930)로부터 조사되는 광을 반사시킨다. 커버 캡(950)은 원형의 링 형상을 가지며, 반사경(940) 하단에 결합된다. 렌즈부(960)는 커버 캡(950)에 끼워진다. 도 15에 도시된 조명 장치는 건물의 천장이나 벽체 내에 매입되어 다운라이트(downlight)로 이용할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
105: 제2 전극층 110: 지지 기판
113: 접합층 115: 반사층
120: 오믹층 125: 보호층
130: 전류 차단층 140: 발광 구조물
141: 제1 도전형 반도체층 142: 활성층
143: 제2 도전형 반도체층 145: 패시베이션층
150: 제1 전극층 92a 내지 92d: 외부 전극
94a 내지 94c: 내부 전극 710: 패키지 몸체
712: 제1 금속층 714: 제2 금속층
720: 발광 소자 725: 반사판
730: 와이어 740: 봉지층
810: 바텀 커버 820: 반사판
830: 도광판 840: 광학 부재
850: 고정 부재 860: 액정 표시 장치
870: 탑 커버 880: 발광 모듈
910: 전원 결합부 920: 열발산판
930: 발광 모듈 940: 반사경
950: 커버 캡 960: 렌즈부.

Claims (10)

  1. 제2 전극층;
    제2 도전형 반도체층, 활성층, 및 제1 도전형 반도체층을 포함하며, 상기 제2 전극층 상에 배치되는 발광 구조물; 및
    패드부 및 상기 패드부에 연결되는 전극부를 포함하며, 상기 제1 도전형 반도체층 상에 배치되는 제1 전극층을 포함하며,
    상기 제1 도전형 반도체층은,
    상기 패드부와의 이격 거리에 따라 두께를 다른 발광 소자.
  2. 제1항에 있어서,
    상기 패드부와의 이격 거리가 증가할수록 상기 제1 도전형 반도체층은 두께가 감소하는 발광 소자.
  3. 제1항에 있어서,
    상기 전극부의 제1 부분이 배치되는 제1 도전형 반도체층 부분의 두께는 상기 전극부의 제2 부분이 배치되는 제1 도전형 반도체층의 다른 부분의 두께보다 작으며, 여기서 제1 부분은 제2 부분보다 상기 패드부로부터의 이격 거리가 큰 발광 소자.
  4. 제1항에 있어서,
    상기 전극부는,
    상기 발광 구조물의 가장자리에 배치되는 외부 전극; 및
    상기 외부 전극 내부에 배치되어 상기 외부 전극과 연결되는 적어도 하나의 내부 전극을 포함하며,
    상기 패드부는,
    상기 외부 전극 및 상기 내부 전극 중 적어도 하나에 마련되는 발광 소자.
  5. 제1항에 있어서, 상기 제1 도전형 반도체층은,
    상기 패드부 및 상기 전극부로부터 일정 거리 이내의 제1 영역, 및 상기 제1 영역에 의해 구분되는 제2 영역들을 가지며,
    상기 제1 영역 및 상기 제2 영역들 각각은 두께가 다른 발광 소자.
  6. 제5항에 있어서,
    상기 제1 영역 및 제2 영역들은 상기 패드부로부터의 이격 거리가 큰 영역일수록 두께가 작은 발광 소자.
  7. 제5항에 있어서,
    상기 제2 영역들 각각은 적어도 2 이상의 서브 영역들로 구분되며, 상기 서브 영역들은 상기 패드부로부터의 이격 거리가 클수록 두께가 작은 발광 소자.
  8. 제4항에 있어서,
    상기 외부 전극 및 상기 내부 전극에 의해 상기 제1 도전형 반도체층은 복수의 영역들로 구분되며,
    상기 복수의 영역들 중 적어도 하나의 영역에는 상기 제1 도전형 반도체층의 일부가 선택적으로 식각된 형태의 서로 이격하여 배치되는 패턴 영역들을 갖는 발광 소자.
  9. 제8항에 있어서,
    상기 패턴 영역들 각각의 두께 및 면적은 상기 패드부로부터의 이격 거리에 따라 다른 발광 소자.
  10. 제8항에 있어서,
    상기 패드부로부터의 이격 거리가 증가할수록 상기 패턴 영역들의 두께 및 면적은 작아지는 발광 소자.
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