KR20120048331A - Light emitting diode chip and method of fabricating the same - Google Patents

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Abstract

PURPOSE: A light emitting diode chip and a manufacturing method thereof are provided to minimize loss of a light emission region due to a separation region of light emitting cells by minimizing a cell separation region between the light emitting cells. CONSTITUTION: A buffer layer(112) is formed on one-side of a substrate(110). A semiconductor structure(120) comprises a first conductivity type semiconductor layer(122), an active layer(124), and a second conductivity type semiconductor layer(126). The first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer are divided into a plurality of light emitting cells(140) by a cell separation region. The cell separation region comprises a groove region(132) and a gap region(134). The groove region divides the first conductivity type semiconductor layer and the active layer.

Description

발광 다이오드 칩 및 그 제조 방법{LIGHT EMITTING DIODE CHIP AND METHOD OF FABRICATING THE SAME}LIGHT EMITTING DIODE CHIP AND METHOD OF FABRICATING THE SAME

본 발명은 발광 다이오드 칩 및 그 제조 방법에 관한 것이다.
The present invention relates to a light emitting diode chip and a method of manufacturing the same.

발광 다이오드는 기본적으로 P형 반도체와 N형 반도체의 접합인 PN 접합 다이오드이다.The light emitting diode is basically a PN junction diode which is a junction between a P-type semiconductor and an N-type semiconductor.

상기 발광 다이오드는 P형 반도체와 N형 반도체를 접합한 뒤, 상기 P형 반도체와 N형 반도체에 전압을 인가하여 전류를 흘려주면, 상기 P형 반도체의 정공은 상기 N형 반도체 쪽으로 이동하고, 이와는 반대로 상기 N형 반도체의 전자는 상기 P형 반도체 쪽으로 이동하여 상기 전자 및 정공은 상기 PN 접합부로 이동하게 된다.When the light emitting diode is bonded to the P-type semiconductor and the N-type semiconductor, and a current is applied by applying a voltage to the P-type semiconductor and the N-type semiconductor, holes of the P-type semiconductor move toward the N-type semiconductor, and On the contrary, electrons of the N-type semiconductor move toward the P-type semiconductor, and the electrons and holes move to the PN junction.

상기 PN 접합부로 이동된 전자는 전도대(conduction band)에서 가전대(valence band)로 떨어지면서 정공과 결합하게 된다. 이때 상기 전도대와 가전대의 높이 차이 즉, 에너지 차이에 해당하는 만큼의 에너지를 발산하는데, 상기 에너지가 빛의 형태로 방출된다. The electrons moved to the PN junction are combined with holes as they fall from the conduction band to the valence band. At this time, the energy difference corresponding to the height difference, that is, the energy difference of the conduction band and the home appliance, is emitted, the energy is emitted in the form of light.

이러한 발광 다이오드는 빛을 발하는 반도체 소자로서 친환경, 저 전압, 긴 수명 및 저 가격 등의 특징이 있으며, 종래에는 표시용 램프나 숫자와 같은 단순 정보표시에 많이 응용되어 왔으나, 최근에는 산업기술의 발전, 특히 정보표시 기술과 반도체 기술의 발전으로 디스플레이 분야, 조명 장치, 자동차 헤드램프, 프로젝터 등 다방면에 걸쳐서 사용되기에 이르렀다.Such a light emitting diode is a semiconductor device that emits light and is characterized by eco-friendliness, low voltage, long lifespan, and low cost. In the past, light emitting diodes have been applied to simple information display such as display lamps and numbers. In particular, with the development of information display technology and semiconductor technology, it has been used in various fields such as display fields, lighting devices, automobile headlamps, and projectors.

최근 발광 다이오드는 고전압을 전원으로 이용하거나, 교류 전원을 전원으로 이용하기 위해 하나의 기판 상에 복수 개의 발광셀을 형성한다. Recently, a light emitting diode forms a plurality of light emitting cells on a substrate in order to use high voltage as a power source or AC power as a power source.

이때, 상기 발광셀들 각각은 절연을 이루어야 하는데, 상기 발광셀들 각각을 절연하기 위해 발광셀들을 분할하는 다이싱 공정을 진행하였다.In this case, each of the light emitting cells must be insulated, and a dicing process of dividing the light emitting cells is performed to insulate each of the light emitting cells.

이때, 상기 발광셀들을 분할하기 위한 다이싱 공정은 쏘우(SAW) 또는 블레이드(blade)를 이용하여 이루어졌다.In this case, a dicing process for dividing the light emitting cells is performed using a saw (SAW) or a blade (blade).

이러한 상기 쏘우 또는 블레이드를 이용한 다이싱 공정은 상기 발광셀들 간의 간격, 즉 분리 영역이 적어도 10㎛ 이상의 폭을 가짐으로써 단위 면적당 발광 영역이 좁아지는게 하는 단점이 있으며, 특히, 발광셀들의 크기가 작아질 수 록 또한 발광셀들의 수가 더 많아 질수록 더 많은 분리 영역을 필요로 하여 발광 영역에 손실이 발생하는 단점이 있다.
The dicing process using the saw or blade has a disadvantage in that the gap between the light emitting cells, that is, the separation area has a width of at least 10 μm or more, thereby narrowing the light emitting area per unit area. In particular, the size of the light emitting cells is small. In addition, as the number of light emitting cells increases, more separation areas are required, which results in a loss in the light emitting area.

본 발명의 목적은 발광셀들 사이의 셀 분리 영역을 최소화하여 발광셀의 분리 영역에 의한 발광 영역의 손실을 최소화한 발광 다이오드 칩 및 그 제조 방법을 제공하는 것이다.Disclosure of Invention An object of the present invention is to provide a light emitting diode chip and a method of manufacturing the same, which minimizes the cell separation region between the light emitting cells and minimizes the loss of the light emitting region due to the separation region of the light emitting cells.

본 발명의 다른 목적은 발광셀들 사이의 셀 분리 영역의 굴절률 차를 이용한 전반사 유도를 통해 발광셀들 사이의 발광 간섭을 최소화할 뿐만 아니라 발광 효율을 높인 발광 다이오드 칩 및 그 제조 방법을 제공하는 것이다.
Another object of the present invention is to provide a light emitting diode chip and a method of manufacturing the same, which minimize light emission interference between light emitting cells by inducing total reflection using the difference in refractive index of cell isolation regions between light emitting cells. .

상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 기판; 및 상기 기판 상에 위치하되, 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 반도체 구조체를 포함하며, 상기 반도체 구조체는 셀 분리 영역에 의해 복수 개의 발광셀로 분리되며, 상기 셀 분리 영역은, 적어도 상기 제1도전형 반도체층과 활성층을 분리하는 홈 영역(groove region); 및 상기 제2도전형 반도체층을 분리하는 셀 갭 영역을 포함하며, 상기 셀 갭 영역은 레이저 처리 영역을 포함하는 발광 다이오드 칩이 제공된다.In order to achieve the above object, according to an aspect of the present invention, a substrate; And a semiconductor structure disposed on the substrate, the semiconductor structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer, wherein the semiconductor structure is separated into a plurality of light emitting cells by a cell isolation region. The cell isolation region may include a groove region separating at least the first conductive semiconductor layer and the active layer; And a cell gap region separating the second conductive semiconductor layer, wherein the cell gap region includes a laser processing region.

여기서, 상기 레이저 처리 영역은 빈 공간인 에어 영역을 포함할 수 있다.Here, the laser treatment region may include an air region which is an empty space.

여기서, 상기 레이저 처리 영역은 상기 제2도전형 반도체층에 비해 높은 저항을 갖는 개질 영역을 포함할 수 있다.The laser treatment region may include a modified region having a higher resistance than the second conductive semiconductor layer.

여기서, 상기 셀 갭 영역은 상기 레이저 처리 영역과 접하는 상기 제2도전형 반도체층의 일정 영역에 구비된 불순물 주입 영역을 더 포함할 수 있다.The cell gap region may further include an impurity implantation region provided in a predetermined region of the second conductive semiconductor layer in contact with the laser processing region.

여기서, 상기 셀 갭 영역에 대응되는 상기 발광셀의 측벽은 상기 기판에 대해 수직하도록 구비될 수 있다.The sidewalls of the light emitting cells corresponding to the cell gap regions may be provided to be perpendicular to the substrate.

여기서, 상기 홈 영역에 대응된 상기 발광셀의 측벽은 상기 셀 갭 영역에 대응되는 상기 발광셀의 측벽에 비해 경사지도록 구비될 수 있다.The sidewalls of the light emitting cells corresponding to the groove regions may be provided to be inclined relative to the sidewalls of the light emitting cells corresponding to the cell gap regions.

여기서, 상기 발광 다이오드 칩은 상기 발광셀의 제1도전형 반도체층 상에 구비된 전류 확산층; 상기 홈 영역에 대응된 상기 발광셀의 측벽을 덮는 절연층; 상기 절연층 상에 구비되되, 이웃하는 발광셀의 제1도전형 반도체층과 제2도전형 반도체층을 전기적으로 연결하는 연결 배선; 및 상기 반도체 구조체가 형성된 기판의 타측 표면 상에 구비된 분포 브래그 반사층을 더 포함할 수 있다.The light emitting diode chip may include a current diffusion layer provided on the first conductive semiconductor layer of the light emitting cell; An insulating layer covering sidewalls of the light emitting cells corresponding to the groove regions; A connection line provided on the insulating layer and electrically connecting the first conductive semiconductor layer and the second conductive semiconductor layer of a neighboring light emitting cell; And a distribution Bragg reflective layer provided on the other surface of the substrate on which the semiconductor structure is formed.

상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 기판 상에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 반도체 구조체를 형성하는 단계; 상기 제1도전형 반도체층 및 활성층의 일정 영역을 식각하여 홈 영역을 형성하는 단계; 및 상기 홈 영역 하부의 상기 제2도전형 반도체층 내부에 초점을 둔 레이저를 조사하여 상기 홈 영역 하부의 상기 제2도전형 반도체층의 일정 영역을 레이저 처리 영역으로 형성하여 상기 반도체 구조체를 복수 개의 발광셀로 분리하는 단계를 포함하는 발광 다이오드 칩 제조 방법이 제공된다.In order to achieve the above object, according to an aspect of the present invention, forming a semiconductor structure including a first conductive semiconductor layer, an active layer and a second conductive semiconductor layer on a substrate; Etching a predetermined region of the first conductive semiconductor layer and the active layer to form a groove region; And irradiating a laser focused inside the second conductive semiconductor layer below the groove region to form a predetermined region of the second conductive semiconductor layer below the groove region as a laser treatment region to form a plurality of semiconductor structures. Provided is a method of manufacturing a light emitting diode chip comprising separating into light emitting cells.

여기서, 상기 레이저 처리 영역은 상기 제2도전형 반도체층에 비해 높은 저항을 갖는 개질 영역 또는 빈 공간인 에어 영역일 수 있다.The laser treatment region may be a modified region having a higher resistance than the second conductive semiconductor layer or an air region that is an empty space.

여기서, 상기 레이저를 조사하는 단계 이후, 상기 레이저 처리 영역과 인접한 제2도전형 반도체층의 일정 영역에 불순물을 주입하여 불순물 주입 영역을 형성하는 단계를 더 포함할 수 있다.The method may further include forming an impurity implantation region by implanting an impurity into a predetermined region of the second conductive semiconductor layer adjacent to the laser processing region after irradiating the laser.

여기서, 상기 레이저를 조사하는 단계 이후, 상기 제1도전형 반도체층 상에 전류 확산층을 형성하는 단계 또는 상기 제2도전형 반도체층 상에 전극 패드를 형성하는 단계를 더 포함할 수 있다.The method may further include forming a current spreading layer on the first conductive semiconductor layer or forming an electrode pad on the second conductive semiconductor layer after irradiating the laser.

여기서, 상기 레이저를 조사하는 단계 이후, 상기 기판 상에 절연층을 형성하는 단계; 상기 복수 개의 발광셀 중 어느 한 발광셀의 제2도전형 반도체층과 상기 어느 한 발광셀과 이웃하는 발광셀의 제1도전형 반도체층을 전기적으로 연결하는 연결 배선을 형성하는 단계를 더 포함할 수 있다.Here, after the step of irradiating the laser, forming an insulating layer on the substrate; Forming a connection wire electrically connecting a second conductive semiconductor layer of one of the plurality of light emitting cells to a first conductive semiconductor layer of a light emitting cell neighboring the one of the light emitting cells; Can be.

여기서, 상기 홈 영역을 형성하는 단계는 상기 제1도전형 반도체층 및 활성층의 일정 영역을 식각하되, 상기 제1도전형 반도체층 및 활성층의 측벽이 상기 기판에 대해 경사지도록 식각하여 상기 홈 영역을 식각하는 단계일 수 있다.
The forming of the groove region may include etching a predetermined region of the first conductive semiconductor layer and the active layer, and etching the sidewalls of the first conductive semiconductor layer and the active layer to be inclined with respect to the substrate. The etching may be a step.

본 발명에 의하면, 발광셀들 사이의 셀 분리 영역을 최소화하여 발광셀의 분리 영역에 의한 발광 영역의 손실을 최소화한 발광 다이오드 칩 및 그 제조 방법을 제공하는 효과가 있다.According to the present invention, there is an effect of providing a light emitting diode chip and a method of manufacturing the same by minimizing the cell separation region between the light emitting cells to minimize the loss of the light emitting region by the separation region of the light emitting cells.

또한, 본 발명에 의하면, 발광셀들 사이의 셀 분리 영역의 굴절률 차를 이용한 전반사 유도를 통해 발광셀들 사이의 발광 간섭을 최소화할 뿐만 아니라 발광 효율을 높인 발광 다이오드 칩 및 그 제조 방법을 제공하는 효과가 있다.
In addition, the present invention provides a light emitting diode chip which not only minimizes light emission interference between light emitting cells by inducing total reflection by using a difference in refractive index between cell isolation regions between light emitting cells, and also provides a light emitting diode chip and a method of manufacturing the same. It works.

도 1은 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 보여 주는 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시 예에 따른 발과 다이오드 칩을 제조하는 방법을 보여주는 단면도들이다.1 is a cross-sectional view showing a light emitting diode chip according to an embodiment of the present invention.
2 to 8 are cross-sectional views showing a method of manufacturing a foot and a diode chip according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예들을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 보여 주는 단면도이다.1 is a cross-sectional view showing a light emitting diode chip according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)은 기판(110), 반도체 구조체(120) 및 셀 분리 영역(130)을 포함하고 있다.Referring to FIG. 1, a light emitting diode chip 100 according to an exemplary embodiment includes a substrate 110, a semiconductor structure 120, and a cell isolation region 130.

상기 기판(110)은 이후 설명될 반도체 구조체(120)를 성장시키기 위한 성장 기판일 수 있다. 또한, 상기 기판(110)은 광을 투과할 수 있는 광투과성 기판일 수 있으며, 상기 기판(110)은 특별히 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판 등일 수 있다.The substrate 110 may be a growth substrate for growing the semiconductor structure 120, which will be described later. In addition, the substrate 110 may be a light transmissive substrate that may transmit light, and the substrate 110 is not particularly limited. For example, the substrate 110 may be a sapphire substrate, a silicon carbide substrate, or a silicon substrate.

한편, 상기 기판(110)은 일측 표면 상에 버퍼층(112)을 구비할 수 있다. 상기 버퍼층(112)은 상기 기판(110)의 일측 표면 상에 이후 설명될 반도체 구조체(120)와 상기 기판(110) 사이의 격자 부정합을 완화시키기 위해 구비될 수 있고, 또한 상기 기판(110)으로부터 상기 반도체 구조체(120)로의 이물질이 확산/침투되는 것을 방지하는 역할을 위해 구비될 수 있다.Meanwhile, the substrate 110 may include a buffer layer 112 on one surface. The buffer layer 112 may be provided on one surface of the substrate 110 to mitigate lattice mismatch between the semiconductor structure 120 and the substrate 110, which will be described later, and also from the substrate 110. It may be provided to prevent the foreign matter to the semiconductor structure 120 is diffused / penetrated.

상기 버퍼층(112)은 절연층 또는 반절연층으로 구비될 수 있으며, AlN 또는 GaN을 포함할 수 있다.The buffer layer 112 may be provided as an insulating layer or a semi-insulating layer, and may include AlN or GaN.

또한, 상기 기판(110)은 상기 반도체 구조체(120)가 구비된 일측 표면과 대향하는 표면인 타측 표면 상에 분포 브래그 반사층(114)을 구비할 수 있다.In addition, the substrate 110 may include a distribution Bragg reflective layer 114 on the other surface, which is a surface opposite to the one surface on which the semiconductor structure 120 is provided.

상기 분포 브래그 반사층(114)은 굴절률이 서로 다른 층들을 교대로 반복 적층하여 구비할 수 있다. 상기 분포 브래그 반사층(114)은 청색 파장 영역의 광, 황색 파장 영역의 광 혹은 녹색 및/또는 적색 파장 영역의 광에 대해서도 상대적으로 높은, 바람직하게 90% 이상의 반사율을 갖는다. 나아가, 상기 분포 브래그 반사층(114)은 예컨대 400~700nm의 파장 범위에 걸쳐 전체적으로 90% 이상의 반사율을 가질 수도 있다.The distributed Bragg reflective layer 114 may be provided by alternately stacking layers having different refractive indices. The distributed Bragg reflective layer 114 has a relatively high reflectivity, preferably 90% or more, for light in the blue wavelength region, light in the yellow wavelength region, or light in the green and / or red wavelength region. Further, the distribution Bragg reflective layer 114 may have a reflectivity of 90% or more as a whole over a wavelength range of, for example, 400 to 700 nm.

넓은 파장 영역에 걸쳐 상대적으로 높은 반사율을 갖는 분포 브래그 반사층(114)은 반복 적층되는 재료층들의 각 광학 두께를 제어함으로써 형성될 수 있다. 상기 분포 브래그 반사층(114)은 예컨대, SiO2의 제1층과 TiO2의 제2층을 교대로 적층하여 구비될 수 있으나, 바람직하게 SiO2의 제1층과 Nb2O5의 제2층을 교대로 적층하여 구비할 수 있다.A distributed Bragg reflective layer 114 having a relatively high reflectance over a wide wavelength range may be formed by controlling the respective optical thicknesses of the material layers that are repeatedly stacked. The distributed Bragg reflective layer 114 may be provided by alternately stacking a first layer of SiO 2 and a second layer of TiO 2 , for example, but preferably, a first layer of SiO 2 and a second layer of Nb 2 O 5 . It can be provided by alternately stacking.

이때, 도에서는 도시하고 있지 않지만, 상기 분포 브래그 반사층(114) 상에 금속층(미도시)을 구비할 수 있다. 상기 금속층은 상기 분포 브래그 반사층(114)을 보호하는 보호층의 역할과 상기 분포 브래그 반사층(114)에서 반사하지 못하고 투과 또는 통과된 광을 반사시키는 반사층의 역할을 할 수 있다. 상기 금속층은 Al 등과 같은 금속으로 이루어질 수 있다.In this case, although not shown in the figure, a metal layer (not shown) may be provided on the distributed Bragg reflective layer 114. The metal layer may serve as a protective layer that protects the distributed Bragg reflective layer 114 and a reflective layer that reflects light that is transmitted or passed without being reflected by the distributed Bragg reflective layer 114. The metal layer may be made of a metal such as Al.

상기 반도체 구조체(120)는 제1도전형 반도체층(122), 활성층(124) 및 제2도전형 반도체층(126)을 포함할 수 있다. 이때, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형일 수 있으며, 이와 반대로 상기 제1도전형이 N형이고, 상기 제2도전형이 P형일 수 있다.The semiconductor structure 120 may include a first conductive semiconductor layer 122, an active layer 124, and a second conductive semiconductor layer 126. In this case, the first conductive type may be P type, the second conductive type may be N type, and conversely, the first conductive type may be N type, and the second conductive type may be P type.

상기 제1도전형 반도체층(122)은 제1도전형 불순물이 도핑된 반도체 물질로 이루어진 층일 수 있으며, 상기 제2도전형 반도체층(126)은 제2도전형 불순물이 도핑된 반도체 물질로 이루어진 층일 수 있다.The first conductive semiconductor layer 122 may be a layer made of a semiconductor material doped with a first conductive impurity, and the second conductive semiconductor layer 126 may be made of a semiconductor material doped with a second conductive impurity. It may be a layer.

또한, 상기 제1도전형 반도체층(122) 및 제2도전형 반도체층(126)은 단일층 또는 다중층으로 이루어질 수 있으며, 도들에서 도시하고 있지는 않지만, 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다.In addition, the first conductive semiconductor layer 122 and the second conductive semiconductor layer 126 may be formed of a single layer or multiple layers, and although not shown in the drawings, may include a contact layer and a clad layer. It may also include a superlattice layer.

상기 활성층(124)은 단일층으로 이루어질 수 있고, 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. The active layer 124 may be formed of a single layer and may have a single quantum well structure or a multi quantum well structure.

이때, 상기 제1도전형 반도체층(122), 활성층(124) 및 제2도전형 반도체층(126)을 이루는 물질은 상기 반도체 구조체(120)에서 발광되는 파장에 따라 다양한 물질로 이루어질 수 있다.In this case, the materials forming the first conductive semiconductor layer 122, the active layer 124, and the second conductive semiconductor layer 126 may be formed of various materials depending on the wavelength emitted from the semiconductor structure 120.

상기 제1도전형 반도체층(122), 활성층(124) 및 제2도전형 반도체층(126)은 질화갈륨 계열의 화합물 반도체 물질, 즉, (Al, In, Ga)N으로 형성할 수 있다.The first conductive semiconductor layer 122, the active layer 124, and the second conductive semiconductor layer 126 may be formed of a gallium nitride-based compound semiconductor material, that is, (Al, In, Ga) N.

한편, 상기 제1도전형 반도체층(122), 활성층(124) 및 제2도전형 반도체층(126)은 셀 분리 영역(130)에 의해 복수 개의 발광셀(140)로 분리될 수 있다.Meanwhile, the first conductive semiconductor layer 122, the active layer 124, and the second conductive semiconductor layer 126 may be separated into a plurality of light emitting cells 140 by the cell isolation region 130.

이때, 상기 발광셀(140)들 각각은 상기 셀 분리 영역(130)에 의해 분리된 제1도전형 반도체층(122), 활성층(124) 및 제2도전형 반도체층(126)을 포함하며, 개별적으로 발광할 수 있다.In this case, each of the light emitting cells 140 includes a first conductive semiconductor layer 122, an active layer 124, and a second conductive semiconductor layer 126 separated by the cell isolation region 130. It can emit light individually.

상기 발광셀(140)들의 제1도전형 반도체층(122), 활성층(124) 및 제2도전형 반도체층(126)은 전기적으로 분리되는데, 이러한 전기적 분리, 즉, 절연은 상기 셀 분리 영역(130)에 의해 이루어진다.The first conductive semiconductor layer 122, the active layer 124, and the second conductive semiconductor layer 126 of the light emitting cells 140 are electrically separated from each other. 130).

상기 셀 분리 영역(130)은 홈 영역(groove region)(132) 및 셀 갭 영역(134)을 포함할 수 있다.The cell isolation region 130 may include a groove region 132 and a cell gap region 134.

상기 홈 영역(132)은 적어도 상기 제1도전형 반도체층(122) 및 활성층(124)을 식각하여 홈(groove)을 형성함으로써 형성될 수 있다. 도 1에서는 상기 홈 영역(120)은 상기 제1도전형 반도체층(122) 및 활성층(124)뿐만 아니라 상기 제2도전형 반도체층(126)의 일부도 식각된 것으로 도시하고 있으나, 이에 한정되지 않으며, 상기 제2도전형 반도체층(126)은 식각되지 않고 상기 제1도전형 반도체층(122) 및 활성층(124)만 식각된 형태로 구비될 수 있다.The groove region 132 may be formed by etching at least the first conductive semiconductor layer 122 and the active layer 124 to form a groove. In FIG. 1, the groove region 120 is illustrated by etching not only the first conductive semiconductor layer 122 and the active layer 124 but also a part of the second conductive semiconductor layer 126. The second conductive semiconductor layer 126 may not be etched, but only the first conductive semiconductor layer 122 and the active layer 124 may be etched.

이때, 상기 홈 영역(132)은 일반적으로 알려져 있는 메사 식각으로 형성될 수 있다. 즉, 상기 홈 영역(132)은 상기 홈 영역(132)의 바닥에서 상부 방향으로 진행될 수 록 그 폭이 커지는 형태로 구비될 수 있다. 바꾸어 말하면, 상기 홈 영역(132)에 의해 형성된, 즉, 상기 홈 영역(132)에 대응하는 상기 발광셀(140)의 측벽은 상기 기판(110), 즉 상기 기판(110)의 표면에 대해 경사지도록 형성되어 있을 수 있다. 이때, 상기 발광셀(140)의 측벽은 15도 내지 80도 범위의 경사각을 가질 수 있다.In this case, the groove region 132 may be formed by commonly known mesa etching. That is, the groove area 132 may be provided in such a manner that its width becomes larger as it progresses from the bottom of the groove area 132 to the upper direction. In other words, the sidewall of the light emitting cell 140 formed by the groove region 132, that is, corresponding to the groove region 132, is inclined with respect to the substrate 110, that is, the surface of the substrate 110. It may be formed to be. At this time, the side wall of the light emitting cell 140 may have an inclination angle in the range of 15 degrees to 80 degrees.

상기 셀 갭 영역(134)은 상기 홈 영역(132)의 바닥, 정확하게는 상기 홈 영역(132)에 의해 노출된 영역(도 1에서는 제2도전형 반도체층(126)이 노출되는 것으로 도시하고 있음으로 이를 기준으로 설명함)에서 상기 홈 영역(132)으로부터 연장되어 구비될 수 있다.The cell gap region 134 is a bottom of the groove region 132, that is, a region exposed by the groove region 132 (shown in FIG. 1 as the second conductive semiconductor layer 126 is exposed). As described on the basis of this, it may be provided extending from the groove region 132.

상기 셀 갭 영역(134)은 레이저 처리 영역(134a)을 포함할 수 있으며, 불순물 주입 영역(134b)을 더 포함할 수 있다. 즉, 설명의 편의상, 상기 레이저 처리 영역(134a)과 불순물 주입 영역(134b) 둘 다 구비된 것으로 도시하고, 이를 기준으로 설명하고 있으나, 상기 셀 갭 영역(134)은 상기 레이저 처리 영역(134a) 또는 불순물 주입 영역(134b) 중 어느 한 영역, 바람직하게 상기 레이저 처리 영역(134a)은 반드시 포함하나, 나머지 다른 영역은 구비되지 않을 수 있다.The cell gap region 134 may include a laser processing region 134a and may further include an impurity implantation region 134b. That is, for convenience of description, both the laser processing region 134a and the impurity implantation region 134b are illustrated and described based on this, but the cell gap region 134 is the laser processing region 134a. Alternatively, any one of the impurity implantation regions 134b, preferably the laser treatment region 134a, may be included, but the other regions may not be provided.

상기 레이저 처리 영역(134a)은 상기 제2도전형 반도체층(126)과는 저항이 다른, 즉, 저항이 높은 개질 영역 또는 그 내부가 빈 공간인 에어 영역일 수 있다. The laser processing region 134a may be a modified region having a different resistance from the second conductive semiconductor layer 126, that is, a high resistance region or an air region having an empty space therein.

이때, 상기 개질 영역은 상기 제2도전형 반도체층(126)과는 다른 저항, 바람직하게는 상기 제2도전형 반도체층(126)보다 높은 저항을 갖는 개질 영역으로 이루어져 상기 발광셀(140)들 사이, 특히, 상기 발광셀(140)들의 제2도전형 반도체층(126)들 사이를 절연하는 역할을 할 수 있다.In this case, the modified region includes a modified region having a resistance different from that of the second conductive semiconductor layer 126, preferably, a resistance higher than that of the second conductive semiconductor layer 126. In particular, it may serve to insulate between the second conductive semiconductor layers 126 of the light emitting cells 140.

또한, 상기 에어 영역은 상기에서 언급한 바와 같이 빈 공간인 에어 영역으로 이루어져 상기 발광셀(140)들 사이, 특히, 상기 발광셀(140)들의 제2도전형 반도체층(126)들 사이를 절연하는 역할을 할 수 있다.In addition, the air region includes an air region, which is an empty space, as mentioned above, to insulate between the light emitting cells 140, in particular, between the second conductive semiconductor layers 126 of the light emitting cells 140. Can play a role.

상기 레이저 처리 영역(134a)은 상기 홈 영역(132)에 의해 노출된 상기 제2도전형 반도체층(126)에 레이저를 조사하여 형성할 수 있다. 특히, 상기 레이저 조사는 상기 제2도전형 반도체층(126)의 내부에 레이저의 초점이 있는 상태로 조사하는 것일 수 있다.The laser processing region 134a may be formed by irradiating a laser to the second conductive semiconductor layer 126 exposed by the groove region 132. In particular, the laser irradiation may be performed in a state in which the laser is focused in the second conductive semiconductor layer 126.

상기와 같이 레이저의 초점이 상기 제2도전형 반도체층(126)의 내부에 위치된 상태로 레이저를 조사함으로써 상기 레이저에 의해 상기 제2도전형 반도체층(126)의 일부가 개질되어 개질 영역을 형성하거나 상기 제2도전형 반도체층(126)의 일부가 증발 또는 기화되거나 제거되어 상기 에어 영역을 형성할 수 있다. As described above, a part of the second conductive semiconductor layer 126 is modified by the laser by irradiating the laser with the laser focused on the inside of the second conductive semiconductor layer 126. A portion of the second conductive semiconductor layer 126 may be evaporated, vaporized, or removed to form the air region.

이때, 상기 개질 영역은 상기 레이저에 의해 상기 제2도전형 반도체층(126)의 내부에 격자 결함(lattice defect), 전위(dislocation) 또는 크랙(crack) 등을 형성하는 것을 의미하고, 상기 에어 영역은 상기 격자 결함, 전위 또는 크랙 등이 더 발전하여 부분적으로 빈 공간을 형성하거나 전체가 빈 공간을 형성하는 것 또는 상기 제2도전형 반도체층(126)의 일부가 기화 또는 증발하여 형성하는 것을 의미하며, 이러한 상기 개질 영역 및 에어 영역은 상기 제2도전형 반도체층(126)에 비해 상대적으로 높은 저항을 가져 이웃하는 발광셀(140)들을 절연하는 역할을 한다.In this case, the modified region means that a lattice defect, a dislocation or a crack is formed in the second conductive semiconductor layer 126 by the laser, and the air region Means that the lattice defects, dislocations or cracks are further developed to form partially empty spaces or form entirely empty spaces, or are formed by evaporation or evaporation of a portion of the second conductive semiconductor layer 126. In addition, the modified region and the air region have a relatively higher resistance than the second conductive semiconductor layer 126 to insulate neighboring light emitting cells 140.

이때, 상기 레이저 처리 영역(134a)은 레이저에 의해 형성됨으로써 상기 기판(110)에 대해 거의 수직하게 형성될 수 있다. 즉, 상기 레이저 처리 영역(134a)에 대응하는 상기 제2도전형 반도체층(126)의 측벽은 상기 홈 영역(132)에 의해 형성된 발광셀(140)의 측벽에 비해 더 경사진 측벽으로 구비될 수 있다.In this case, the laser processing region 134a may be formed by a laser to be substantially perpendicular to the substrate 110. That is, the sidewalls of the second conductive semiconductor layer 126 corresponding to the laser processing region 134a may be provided as sidewalls that are inclined more than the sidewalls of the light emitting cells 140 formed by the groove regions 132. Can be.

한편, 상기 레이저 처리 영역(134a)은 개질 영역 또는 에어 영역으로 이루어짐으로써 상기 레이저 처리 영역(134a)과 접하는 상기 제2도전형 반도체층(126)과는 그 밀도가 서로 상이하다. 특히, 상기 레이저 처리 영역(134a)이 에어 영역으로 이루어질 경우에는 상기 제2도전형 반도체층(126)과 레이저 처리 영역(134a)의 밀도 차는 급격히 높아진다.On the other hand, the laser treatment region 134a is formed of a modified region or an air region, and the density thereof is different from that of the second conductive semiconductor layer 126 in contact with the laser treatment region 134a. In particular, when the laser processing region 134a is formed of an air region, the density difference between the second conductive semiconductor layer 126 and the laser processing region 134a is rapidly increased.

이로 인해 상기 제2도전형 반도체층(126)과 레이저 처리 영역(134a)의 계면으로 입사된 광은 전반사될 가능성이 높아진다. 상기와 같이 상기 제2도전형 반도체층(126)과 레이저 처리 영역(134a)의 계면에서 전반사의 확률이 높아지면 상기 활성층(124)에서 발광된 광이 외부로 추출되는 발광효율을 높일 수 있으며, 이와 동시에 이웃하는 발광셀(140)의 광에 의한 간섭이 최소화되어 발광효율을 높일 수 있다.As a result, the light incident on the interface between the second conductive semiconductor layer 126 and the laser processing region 134a is likely to be totally reflected. As described above, when the probability of total reflection is increased at the interface between the second conductive semiconductor layer 126 and the laser processing region 134a, the light emission efficiency of the light emitted from the active layer 124 may be extracted to the outside. At the same time, interference by the light of the neighboring light emitting cells 140 is minimized to increase the luminous efficiency.

상기 불순물 주입 영역(134b)은 상기 레이저 처리 영역(134a)과 접하는 상기 제2도전형 반도체층(126)의 일정 영역에 구비될 수 있다. 이때, 도에서 도시하고 있지는 않지만, 상기 레이저 처리 영역(134a)이 개질 영역으로 이루어진 경우, 상기 불순물 주입 영역(134b)은 상기 개질 영역과 동일한 영역, 즉 상기 개질 영역에 상기 불순물 주입 영역(134b)이 형성될 수 있고, 상기 재질 영역과 상기 개질 영역에 접하는 상기 제2도전형 반도체층(126)의 일정 영역에 함께 형성될 수 있고, 상기 개질 영역에 접하는 상기 제2도전형 반도체층(126)의 일정 영역에만 형성될 수도 있다.The impurity implantation region 134b may be provided in a predetermined region of the second conductive semiconductor layer 126 in contact with the laser processing region 134a. Although not shown in the drawing, when the laser processing region 134a includes a modified region, the impurity implanted region 134b is the same region as the modified region, that is, the impurity implanted region 134b in the modified region. The second conductive semiconductor layer 126 may be formed together, and may be formed in a predetermined region of the second conductive semiconductor layer 126 in contact with the material region and the modified region, and may be in contact with the modified region. It may be formed only in a certain region of.

상기 불순물 주입 영역(134b)은 일정 영역에 불순물을 주입하여 상기 불순물에 의해 저항이 급격히 증가하여 전기적으로 절연하는 역할을 하는 영역을 의미한다. 예컨대, 상기 제2도전형 반도체층(126)이 N형의 불순물을 포함한 반도체층인 경우, 상기 N형의 반대형인 P형의 불순물을 주입하여 고농도의 P형 영역으로 형성하여 상기 불순물 주입 영역(134b)을 형성할 수 있다.The impurity implanted region 134b refers to a region in which impurities are implanted into a predetermined region and a resistance increases rapidly by the impurities to electrically insulate. For example, when the second conductive semiconductor layer 126 is a semiconductor layer containing an N-type impurity, the impurity implantation region (P-type impurity that is opposite to the N-type is implanted to form a high concentration P-type region). 134b).

상기 셀 갭 영역(134)은 그 폭이 최대 5㎛, 즉, 5㎛ 이하로 구비될 수 있다. 이는 상기 셀 갭 영역(134)이 레이저 처리 영역(134a) 또는 레이저 처리 영역(134a)과 불순물 주입 영역(134b)을 포함하여 이루어질 수 있는데, 두 영역 모두 5㎛ 이하의 폭으로 조절 가능하기 때문이다.The cell gap region 134 may have a maximum width of 5 μm, that is, 5 μm or less. This is because the cell gap region 134 may include a laser processing region 134a or a laser processing region 134a and an impurity implantation region 134b, since both regions can be adjusted to a width of 5 μm or less. .

그러므로 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)은 발광셀(140)들 간의 간격이 5㎛ 이하로 구비될 수 있다. 이로 인해 상기 발광 다이오드 칩(100)은 단위 면적 당 셀 분리 영역을 최소화할 수 있어 발광 영역을 최대화할 수 있다.Therefore, the LED chip 100 according to an embodiment of the present invention may be provided with a spacing of 5 μm or less between the light emitting cells 140. As a result, the LED chip 100 may minimize the cell isolation area per unit area, thereby maximizing the emission area.

한편, 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)은 전류 확산층(151), 전극 패드(152), 제1절연층(153), 연결 배선(154) 및 제2절연층(155)을 포함할 수 있다.On the other hand, the LED chip 100 according to an embodiment of the present invention, the current diffusion layer 151, the electrode pad 152, the first insulating layer 153, the connection wiring 154 and the second insulating layer 155. It may include.

상기 전류 확산층(151)은 상기 제1도전형 반도체(122)의 일정 영역 상에 구비될 수 있으며, 상기 제1도전형 반도체(122)의 어느 일부에 전류가 집중되는 형상을 방지하고, 전체적으로 균일한 전류가 인가되도록 하는 역할을 한다. 상기 전류 확산층(151)은 ITO, ZnO 또는 IZO 등과 같은 TCO(transparent conductive oxide)로 이루어질 수 있으며, Ni/Au 등과 같이 투명한 금속층들로 이루어질 수도 있다. The current spreading layer 151 may be provided on a predetermined region of the first conductive semiconductor 122, and prevents a shape in which current is concentrated in a portion of the first conductive semiconductor 122, and is generally uniform. It serves to apply a current. The current spreading layer 151 may be made of a transparent conductive oxide (TCO) such as ITO, ZnO, or IZO, or may be made of transparent metal layers such as Ni / Au.

상기 전극 패드(152)는 상기 제2도전형 반도체층(126)과 전기적으로 연결되며, 상기 홈 영역(130)에 의해 노출된 상기 제2도전형 반도체층(126) 상에 구비될 수 있다.The electrode pad 152 may be electrically connected to the second conductive semiconductor layer 126 and may be provided on the second conductive semiconductor layer 126 exposed by the groove region 130.

상기 제1절연층(153)은 상기 셀 갭 영역(134)에 의해 분리된 복수 개의 발광셀(140)들이 구비된 기판 상에 구비되되, 적어도 상기 홈 영역(132)에 대응되는 상기 발광셀(140)들의 측벽을 덮는 형태로 구비될 수 있다. 특히, 상기 연결 배선(154)의 하부에 구비되어 상기 연결 배선(154)이 다른 구성, 특히, 발광셀(140)의 측벽에 노출된 활성층(124)과 전기적으로 연결되는 것을 방지하는 역할을 한다. 도 1에서는 상기 제1절연층(153)이 상기 전류 확산층(151) 및 전극 패드(152)를 오픈시키는 개구부를 제외한 다른 영역은 모두 덮는 형태로 구비되는 것으로 도시하고 있다. 특히, 상기 레이저 처리 영역(134)이 에어 영역일 경우, 상기 에어 영역의 내부는 채우지 않고, 상기 에어 영역의 입구만을 덮는 형태로 구비될 수 있다.The first insulating layer 153 is provided on a substrate having a plurality of light emitting cells 140 separated by the cell gap region 134, and includes at least the light emitting cells corresponding to the groove regions 132. It may be provided in the form covering the side walls of the 140. In particular, the connection wiring 154 is provided under the connection wiring 154 to prevent the connection wiring 154 from being electrically connected to the active layer 124 exposed to another configuration, in particular, the sidewall of the light emitting cell 140. . In FIG. 1, the first insulating layer 153 is formed to cover all other regions except for an opening for opening the current diffusion layer 151 and the electrode pad 152. In particular, when the laser processing region 134 is an air region, the laser processing region 134 may be provided to cover only an inlet of the air region without filling the inside of the air region.

상기 연결 배선(154)은 이웃하는 발광셀(140)의 제1도전형 반도체층(126)과 제2도전형 반도체층(122)을 전기적으로 연결하는 역할을 한다. 즉, 상기 연결 배선(154)은 도 1에 도시된 바와 같이 중앙의 두 개의 발광셀(140) 중 왼쪽 발광셀(140)의 제2도전형 반도체층(126)과 상기 전극 패드(152)를 통해 전기적으로 연결되고, 상기 중앙의 두 개의 발광셀(140) 중 오른쪽 발광셀(140)의 제1도전형 반도체층(122)과 상기 전류 확산층(151)을 통해 전기적으로 연결된다.The connection line 154 electrically connects the first conductive semiconductor layer 126 and the second conductive semiconductor layer 122 of the neighboring light emitting cell 140. That is, as shown in FIG. 1, the connection line 154 connects the second conductive semiconductor layer 126 and the electrode pad 152 of the left light emitting cell 140 among the two light emitting cells 140 in the center. The first conductive semiconductor layer 122 of the right light emitting cell 140 and the current spreading layer 151 of the two light emitting cells 140 are electrically connected to each other.

상기와 같은 방법으로 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)은 상기 기판(110) 상에 상기 셀 분리 영역(130)에 의해 전기적으로 절연된 복수 개의 발광셀(140)을 구비하며, 상기 연결 배선(14)으로 상기 발광셀(140)들을 직렬로 연결하여 구비될 수 있다.As described above, the LED chip 100 according to the exemplary embodiment includes a plurality of light emitting cells 140 electrically insulated by the cell isolation region 130 on the substrate 110. The light emitting cells 140 may be connected in series with the connection line 14.

상기 제2절연층(155)은 하부의 소자들을 보호하기 위해 구비될 수 있다.The second insulating layer 155 may be provided to protect lower devices.

따라서 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)은 상기 홈 영역(132)으로 상기 반도체 구조체(120)의 제1도전형 반도체층(122)과 활성층(124)을 분리하고, 상기 레이저 처리 영역(134a) 또는 레이저 처리 영역(134a)과 불순물 주입 영역(134b)을 포함하는 상기 셀 분리 영역(130)으로 상기 반도체 구조체(120)의 제2도전형 반도체층(126)을 분리하여 복수 개의 발광셀들로 분리함으로써 발광셀들 사이의 셀 분리 영역을 최소화하여 발광셀의 분리 영역에 의한 발광 영역의 손실을 최소화된 발광 다이오드 칩을 제공할 수 있다.Therefore, the LED chip 100 according to an embodiment of the present invention separates the first conductive semiconductor layer 122 and the active layer 124 of the semiconductor structure 120 into the groove region 132 and the laser beam. The second conductive semiconductor layer 126 of the semiconductor structure 120 is separated into a plurality of cell isolation regions 130 including a processing region 134a or a laser processing region 134a and an impurity implantation region 134b. The light emitting diode chip can be provided by minimizing the cell separation region between the light emitting cells by dividing into three light emitting cells, thereby minimizing the loss of the light emitting region by the light emitting cells.

또한, 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)은 제2도전형 반도체층(126)과 레이저 처리 영역(134a)의 밀도차에 의해 상기 제2도전형 반도체층(126)과 레이저 처리 영역(134a)의 계면에서 전반사를 유도하여 발광셀(140)들 사이에 발광 간섭을 최소화할 뿐만 아니라 발광 효율을 높은 발광 다이오드 칩을 제공할 수 있다.In addition, the LED chip 100 according to an exemplary embodiment of the present invention may generate a laser beam from the second conductive semiconductor layer 126 by the density difference between the second conductive semiconductor layer 126 and the laser processing region 134a. By inducing total reflection at the interface of the processing region 134a, it is possible to provide a light emitting diode chip with high luminous efficiency as well as minimizing light emitting interference between the light emitting cells 140.

도 2 내지 도 8은 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 제조하는 방법을 보여주는 단면도들이다.2 to 8 are cross-sectional views illustrating a method of manufacturing a light emitting diode chip according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시 예에 따른 발광 다이오드 칩을 제조하는 방법은 우선 기판(110)을 준비한다.Referring to FIG. 2, a method of manufacturing a light emitting diode chip according to an embodiment of the present invention first prepares a substrate 110.

상기 기판(110)은 이후 설명될 반도체 구조체(120)를 성장시키기 위한 성장 기판일 수 있다. 상기 기판(110)은 광을 투과할 수 있는 광투과성 기판일 수 있으며, 상기 기판(110)은 특별히 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판 등일 수 있다.The substrate 110 may be a growth substrate for growing the semiconductor structure 120, which will be described later. The substrate 110 may be a light transmissive substrate that may transmit light, and the substrate 110 is not particularly limited. For example, the substrate 110 may be a sapphire substrate, a silicon carbide substrate, or a silicon substrate.

상기 기판(110)은 이후 형성될 반도체 구조체(120)를 이루는 반도체층을 형성하는 일측 표면의 대향하는 타측 표면 상에 분포 브래그 반사층(114)이 미리 마련되어 있을 수 있다. 이때, 도 1에서는 상기 분포 브래그 반사층(114)이 미리 마련된 기판(110)을 준비하는 것을 도시하고 있으나, 이후 설명하는 다른 공정들 사이 또는 가장 마지막에 상기 분포 브래그 반사층(114)을 형성할 수 있다.The substrate 110 may be provided with a distribution Bragg reflective layer 114 on the opposite surface of the other surface of one surface forming the semiconductor layer constituting the semiconductor structure 120 to be formed later. In this case, although FIG. 1 illustrates the preparation of the substrate 110 in which the distribution Bragg reflective layer 114 is provided in advance, the distribution Bragg reflection layer 114 may be formed at or last between the other processes described later. .

상기 분포 브래그 반사층(114)은 굴절률이 서로 다른 층들을 교대로 반복하여 적층함으로써 형성할 수 있다.The distributed Bragg reflection layer 114 may be formed by alternately stacking layers having different refractive indices.

상기 분포 브래그 반사층(114)은 SiO2의 제1층과 TiO2의 제2층을 교대로 적층하여 형성될 수 있으나, 바람직하게 SiO2의 제1층과 Nb2O5의 제2층을 교대로 적층하여 형성할 수 있다.The distributed Bragg reflective layer 114 may be formed by alternately stacking a first layer of SiO 2 and a second layer of TiO 2 , but preferably, alternates a first layer of SiO 2 and a second layer of Nb 2 O 5 . It can be formed by laminating.

도 3을 참조하면, 상기 기판(110)의 일측 표면 상에 제2도전형 반도체층(126), 활성층(124) 및 제1도전형 반도체층(122)을 순차적으로 형성할 수 있다.Referring to FIG. 3, a second conductive semiconductor layer 126, an active layer 124, and a first conductive semiconductor layer 122 may be sequentially formed on one surface of the substrate 110.

이때, 상기 제2도전형 반도체층(126)을 형성하기 이전에 버퍼층(112)을 먼저 형성할 수 있다.In this case, the buffer layer 112 may be formed first before the second conductive semiconductor layer 126 is formed.

상기 버퍼층(112), 제2도전형 반도체층(126), 활성층(124) 및 제1도전형 반도체층(122)은 다양한 방법, 예컨대, 금속유기화학기상증착(MOCVD), 분자선성장(molecular beam epitaxy) 또는 수소화물 기상 성장(hydride vapor phase epitaxy)으로 형성할 수 있으며, 상기 각 층들을 연속적으로 또는 단속적으로 형성, 바람직하게는 성장시킬 수 있다.The buffer layer 112, the second conductive semiconductor layer 126, the active layer 124, and the first conductive semiconductor layer 122 may be formed in various ways, for example, metal organic chemical vapor deposition (MOCVD), molecular beam growth (molecular beam). epitaxy) or hydride vapor phase epitaxy, and the layers may be formed continuously or intermittently, preferably grown.

도 4를 참조하면, 상기 제1도전형 반도체층(122) 및 활성층(124)의 일정 역을 식각하여 홈 영역(132)을 형성한다.Referring to FIG. 4, a predetermined region of the first conductive semiconductor layer 122 and the active layer 124 is etched to form the groove region 132.

이때, 상기 홈 영역(132)은 메사 식각으로 형성할 수 있다. 이때, 상기 메사 식각은 상기 제1도전형 반도체층(122) 및 활성층(124)뿐만 아니라 상기 제2도전형 반도체층(124)의 일부도 식각될 수 있다.In this case, the groove region 132 may be formed by mesa etching. In this case, the mesa etching may be a part of the second conductive semiconductor layer 124 as well as the first conductive semiconductor layer 122 and the active layer 124 may be etched.

상기 메사 식각으로 상기 제1도전형 반도체층(122) 및 활성층(124)을 식각함으로써 상기 홈 영역(132)에 대응하는 상기 제1도전형 반도체층(122) 및 활성층(124)의 측벽은 상기 기판(110)의 표면에 대해 경사지게 형성될 수 있다.The sidewalls of the first conductive semiconductor layer 122 and the active layer 124 corresponding to the groove region 132 may be formed by etching the first conductive semiconductor layer 122 and the active layer 124 by the mesa etching. It may be inclined with respect to the surface of the substrate 110.

도 5를 참조하면, 상기 홈 영역(132)에 의해 노출된 상기 제2도전형 반도체층(126), 즉, 상기 홈 영역(132) 하부의 상기 제2도전형 반도체층(126) 내부에 초점을 둔 레이저를 조사하여 레이저 처리 영역(134a)을 형성하여 셀 갭 영역(134)을 형성할 수 있다.Referring to FIG. 5, the second conductive semiconductor layer 126 exposed by the groove region 132, that is, the second conductive semiconductor layer 126 under the groove region 132, may be in focus. The cell gap region 134 may be formed by forming a laser processing region 134a by irradiating a laser having a thin film.

이때, 상기 셀 갭 영역(134)은 상기 홈 영역(132)과 결합되어 분리 영역(130)을 이룰 수 있다.In this case, the cell gap region 134 may be combined with the groove region 132 to form an isolation region 130.

상기 셀 분리 영역(130)의 형성은 상기 제1도전형 반도체층(122), 활성층(124) 및 제2도전형 반도체층(126)을 포함하는 반도체 구조체(120)를 복수 개의 발광셀(140)로 분리하여 형성하게 한다.The cell isolation region 130 may be formed by forming the semiconductor structure 120 including the first conductive semiconductor layer 122, the active layer 124, and the second conductive semiconductor layer 126. To separate them).

이때, 상기 레이저 처리 영역(134a)은 상기 레이저가 상기 제2도전형 반도체층(126) 내부에 초점을 둔 상태로 조사되기 때문에 형성된다. 이때, 상기 레이저의 에너지 크기, 레이저 조사 시간, 조사 조건 등에 따라 상기 제2도전형 반도체층(126) 에 비해 높은 저항을 갖는 개질 영역 또는 빈 공간인 에어 영역이 형성될 수 있다.In this case, the laser processing region 134a is formed because the laser is irradiated with a focus on the inside of the second conductive semiconductor layer 126. In this case, a modified region having a higher resistance than the second conductive semiconductor layer 126 or an air region, which is an empty space, may be formed according to the energy size, laser irradiation time, irradiation condition, etc. of the laser.

즉, 상기 주입된 에너지 등이 일정 조건이면, 상기 레이저에 의해 상기 레이저 처리 영역(134a)에 해당하는 제2도전형 반도체층(126)의 일정 영역에는 격자 결함, 전위 또는 크랙 등이 형성되어 다른 영역에 비해 높은 저항을 갖는 개질 영역이 형성되고, 상기 주입된 에너지 등이 다른 일정 조건이면, 상기 레이저에 의해 부분적으로 빈 공간을 형성하거나 전체가 빈 공간인 에어 영역을 형성하여 레이저 처리 영역(134a)을 형성할 수 있다. 이때, 낮은 에너지의 레이저 조사는 개질 영역을 형성하고 높은 에너지의 레이저 조사는 에어 영역을 형성할 수 있다.That is, when the injected energy or the like is a constant condition, lattice defects, dislocations or cracks, etc. are formed in a predetermined region of the second conductive semiconductor layer 126 corresponding to the laser treatment region 134a by the laser. If a modified region having a higher resistance than that of the region is formed and the injected energy or the like is different under certain conditions, the laser processing region 134a is formed by partially forming an empty space by the laser or by forming an air region that is entirely empty. ) Can be formed. In this case, the low energy laser irradiation may form a modified region, and the high energy laser irradiation may form an air region.

이때, 도 5에서는 상기 레이저 처리 영역(134a)이 빈 공간인 에어 영역인 것으로 도시하고 있으며 이후 이를 기준으로 설명한다.5 shows that the laser processing region 134a is an air region which is an empty space, which will be described later.

도 6을 참조하면, 상기 제2도전형 반도체층(126)의 일정 영역에 레이저를 조사하여 레이저 처리 영역(134a)을 형성한 후, 상기 레이저 처리 영역(134a)에 인접한 제2도전형 반도체층(126)의 일정 영역에 불순물을 주입하여 불순물 주입 영역(134b)을 형성할 수 있다. 이때, 상기 불순물 주입 영역(134b)은 불순물 주입 공정으로 이루어질 수 있으며, 상기 불순물 주입 공정으로 상기 레이저 처리 영역(134a)과 불순물 주입 영역(134b)을 포함하는 상기 셀 갭 영역(134)을 형성할 수 있다. 이때, 상기 불순물 주입 영역(134b)은 필요에 따라 생략될 수 있으며, 상기 불순물 주입 영역(134b)이 생략될 경우, 상기 레이저 처리 영역(134a)이 상기 셀 갭 영역(134)을 형성할 수 있다.Referring to FIG. 6, after forming a laser processing region 134a by irradiating a laser to a predetermined region of the second conductive semiconductor layer 126, the second conductive semiconductor layer adjacent to the laser processing region 134a is formed. An impurity implantation region 134b may be formed by implanting an impurity into a predetermined region of 126. In this case, the impurity implantation region 134b may be formed by an impurity implantation process, and the cell gap region 134 including the laser processing region 134a and the impurity implantation region 134b may be formed by the impurity implantation process. Can be. In this case, the impurity implantation region 134b may be omitted as necessary. When the impurity implantation region 134b is omitted, the laser processing region 134a may form the cell gap region 134. .

한편, 상기 불순물 주입 영역(134b)은 도 6에 도시된 바와 같이 상기 레이저 처리 영역(134a)에 인접한 제2도전형 반도체층(126)의 일정 영역에 형성할 수 있고, 도에서 도시하고 있지는 않지만, 상기 레이저 처리 영역(134a)이 개질 영역으로 형성되는 경우, 상기 개질 영역에 불순물을 주입하여 상기 불순물 주입 영역(134b)과 상기 개질 영역이 동일한 영역에 형성되도록 하여 상기 레이저 처리 영역(134a)과 불순물 주입 영역(134b)이 겹쳐지도록 형성할 수 있다. 또한, 상기 불순물 주입을 상기 개질 영역과 상기 개질 영역과 인접한 제2도전형 반도체층(126)의 일정 영역에 동시 주입하여 상기 불순물 주입 영역(134b)이 상기 레이저 처리 영역(134a)을 포함한 제2도전형 반도체층(126)의 일정 영역까지 형성되도록 할 수 있다.Meanwhile, the impurity implantation region 134b may be formed in a predetermined region of the second conductive semiconductor layer 126 adjacent to the laser processing region 134a as shown in FIG. 6, but is not illustrated in FIG. 6. When the laser processing region 134a is formed as a modified region, impurities are injected into the modified region so that the impurity injection region 134b and the modified region are formed in the same region. The impurity implantation regions 134b may be formed to overlap each other. The impurity implantation region 134b may include a second region including the laser processing region 134a by simultaneously implanting the impurity implantation into a predetermined region of the modified region and the second conductive semiconductor layer 126 adjacent to the modified region. It may be formed to a predetermined region of the conductive semiconductor layer 126.

도 7을 참조하면, 상기 불순물 주입 영역(134b)을 형성한 후, 상기 제1도전형 반도체층(122) 상에 전류 확산층(151)을 형성하는 공정 및 상기 제2도전형 반도체층(126) 상에 전극 패드(152)를 형성하는 공정을 진행할 수 있다.Referring to FIG. 7, after the impurity injection region 134b is formed, a process of forming a current diffusion layer 151 on the first conductive semiconductor layer 122 and the second conductive semiconductor layer 126. The process of forming the electrode pads 152 on the surface may be performed.

이때, 상기 전류 확산층(151)은 상기 불순물 주입 영역(134b)이 형성된 기판(110) 상에 ITO, ZnO 또는 IZO 등과 같은 TCO을 포함하는 물질층 또는 Ni/Au 등과 같이 투명한 금속층들을 포함하는 물질층을 형성한 후, 이를 패터닝하여 형성할 수 있다.In this case, the current diffusion layer 151 may include a material layer including TCO, such as ITO, ZnO, IZO, or the like, or a transparent metal layer, such as Ni / Au, on the substrate 110 on which the impurity injection region 134b is formed. After forming, it may be formed by patterning it.

상기 전극 패드(132) 역시 상기 불순물 주입 영역(134b)이 형성된 기판(110) 상에 상기 전극 패드(132)를 포함하는 물질층을 형성한 후 이를 패터닝하여 형성할 수 있다.The electrode pad 132 may also be formed by forming and patterning a material layer including the electrode pad 132 on the substrate 110 on which the impurity injection region 134b is formed.

도 8을 참조하면, 상기 전류 확산층(151) 및 전극 패드(132)를 형성한 후, 상기 기판(110) 상에 제1절연층(153), 연결 배선(154) 및 제2절연층(155)을 형성할 수 있다.Referring to FIG. 8, after forming the current spreading layer 151 and the electrode pad 132, the first insulating layer 153, the connection wiring 154, and the second insulating layer 155 are formed on the substrate 110. ) Can be formed.

상기 제1절연층(153)은 상기 전류 확산층(151) 및 전극 패드(132)가 형성된 기판(110) 상에 산화물 또는 질화물 등과 같은 절연물질을 형성한 후, 상기 전류 확산층(151) 및 전극 패드(132)의 일정 영역이 오픈된 오픈 영역들을 형성함으로써 형성할 수 있다.The first insulating layer 153 forms an insulating material such as an oxide or nitride on the substrate 110 on which the current spreading layer 151 and the electrode pad 132 are formed, and then the current spreading layer 151 and the electrode pad. A predetermined region of 132 may be formed by forming open open regions.

이때, 상기 제1절연층(153)은 이후 설명될 상기 연결 배선(154)이 단락되는 것을 방지하는 기능을 포함하고 있음으로, 상기 제1절연층(153)은 상기 홈 영역(132)에 대응하는 상기 제1도전형 반도체층(122) 및 활성층(124)의 측벽 상에는 반도시 형성되도록 한다.In this case, the first insulating layer 153 includes a function of preventing the connection wiring 154 from being short-circuited, which will be described later, so that the first insulating layer 153 corresponds to the groove region 132. The semiconductive layer is formed on sidewalls of the first conductive semiconductor layer 122 and the active layer 124.

또한, 상기 제1절연층(153)은 상기 레이저 처리 영역(134a)이 에어 영역을 형성하고 있는 경우, 상기 에어 영역 내부를 채우지 않고 에어 영역의 입구만을 덮는 형태로 구비될 수 있다.In addition, when the laser processing region 134a forms the air region, the first insulating layer 153 may be provided to cover only the inlet of the air region without filling the inside of the air region.

이어서, 상기 제1절연층(153)이 형성된 기판(110) 상에 상기 연결 배선(154)을 형성한다. 이때, 상기 연결 배선(154)은 이웃하는 발광셀(140)들의 제2도전형 반도체층(126)과 제1도전형 반도체층(122)을 전기적으로 연결하여 발광셀(140)들을 직렬로 연결하는 역할을 한다.Subsequently, the connection line 154 is formed on the substrate 110 on which the first insulating layer 153 is formed. In this case, the connection line 154 electrically connects the second conductive semiconductor layer 126 and the first conductive semiconductor layer 122 of the neighboring light emitting cells 140 to connect the light emitting cells 140 in series. It plays a role.

상기 연결 배선(154)의 이웃하는 발광셀(140)들의 제2도전형 반도체층(126)과 제1도전형 반도체층(122)의 전기적 연결은 상기 제1절연층(153)이 노출하는 이웃하는 발광셀(140)의 전류 확산층(151)과 전극 패드(152)를 전기적으로 연결함으로써 이루어질 수 있다.Electrical connection between the second conductive semiconductor layer 126 and the first conductive semiconductor layer 122 of the adjacent light emitting cells 140 of the connection line 154 is exposed by the first insulating layer 153. The current diffusion layer 151 and the electrode pad 152 of the light emitting cell 140 may be electrically connected to each other.

이때, 상기 연결 배선(154)은 이웃하는 발광셀(140)들의 제2도전형 반도체층(126)과 제1도전형 반도체층(122)을 전기적으로 연결함으로써, 연결하는 제1도전형 반도체층(122)을 포함하는 발광셀(140)의 측벽 상에 연장되어 구비될 수 있다.In this case, the connection wiring 154 electrically connects the second conductive semiconductor layer 126 and the first conductive semiconductor layer 122 of the adjacent light emitting cells 140 to connect the first conductive semiconductor layer. It may be provided to extend on the side wall of the light emitting cell 140 including the (122).

이어서, 상기 연결 배선(154)이 형성된 기판(110) 상에 하부의 소자들을 보호하는 제2절연층(155)을 형성하여 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)을 형성할 수 있다.Subsequently, the second insulating layer 155 may be formed on the substrate 110 on which the connection line 154 is formed to form the LED chip 100 according to an exemplary embodiment. have.

이때, 도 2를 참조하여 설명한 바와 같이 상기 기판(110)의 타측 표면 상에 분포 브래그 반사층(114)은 상기 기판(110)을 준비하는 과정 또는 마지막 공정인 상기 제2절연층(155)을 형성하는 공정 이후에 형성할 수 있다. In this case, as described with reference to FIG. 2, the distribution Bragg reflective layer 114 is formed on the other surface of the substrate 110 to form the second insulating layer 155, which is a process of preparing the substrate 110 or a final process. It can be formed after the process.

그러므로, 상기 제2절연층(155)을 형성한 후, 상기 분포 브래그 반사층(114)을 형성하고, 도에서는 도시하고 있지 않지만, 상기 분포 브래그 반사층(114) 상에 금속층(미도시)을 형성하는 공정을 진행할 수 있다. 상기 금속층은 Al 등과 같은 금속을 포함할 수 있다.Therefore, after the second insulating layer 155 is formed, the distribution Bragg reflection layer 114 is formed, and although not shown in the figure, a metal layer (not shown) is formed on the Distribution Bragg reflection layer 114. The process can proceed. The metal layer may include a metal such as Al.

이상 본 발명을 상기 실시 예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.
The present invention has been described above with reference to the above embodiments, but the present invention is not limited thereto. Those skilled in the art will appreciate that modifications and variations can be made without departing from the spirit and scope of the present invention and that such modifications and variations also fall within the present invention.

100 : 발광 다이오드 칩 110 : 기판
120 : 반도체 구조체 130 : 셀 분리 영역
140 : 발광셀100: light emitting diode chip 110: substrate
120 semiconductor structure 130 cell isolation region
140: light emitting cell

Claims (13)

기판; 및
상기 기판 상에 위치하되, 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 반도체 구조체를 포함하며,
상기 반도체 구조체는 셀 분리 영역에 의해 복수 개의 발광셀로 분리되며,
상기 셀 분리 영역은,
적어도 상기 제1도전형 반도체층과 활성층을 분리하는 홈 영역(groove region); 및
상기 제2도전형 반도체층을 분리하는 셀 갭 영역을 포함하며,
상기 셀 갭 영역은 레이저 처리 영역을 포함하는 발광 다이오드 칩.
Board; And
A semiconductor structure disposed on the substrate, the semiconductor structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer;
The semiconductor structure is divided into a plurality of light emitting cells by a cell isolation region,
The cell separation region,
A groove region separating at least the first conductive semiconductor layer and the active layer; And
A cell gap region separating the second conductive semiconductor layer,
The cell gap region comprises a laser processing region.
청구항 1에 있어서,
상기 레이저 처리 영역은 빈 공간인 에어 영역을 포함하는 발광 다이오드 칩.
The method according to claim 1,
The laser processing region includes a light emitting diode chip comprising an air space that is empty.
청구항 1에 있어서,
상기 레이저 처리 영역은 상기 제2도전형 반도체층에 비해 높은 저항을 갖는 개질 영역을 포함하는 발광 다이오드 칩.
The method according to claim 1,
The laser processing region may include a modified region having a higher resistance than the second conductive semiconductor layer.
청구항 1에 있어서,
상기 셀 갭 영역은 상기 레이저 처리 영역과 접하는 상기 제2도전형 반도체층의 일정 영역에 구비된 불순물 주입 영역을 더 포함하는 발광 다이오드 칩.
The method according to claim 1,
The cell gap region further comprises an impurity implantation region provided in a predetermined region of the second conductive semiconductor layer in contact with the laser processing region.
청구항 1에 있어서,
상기 셀 갭 영역에 대응되는 상기 발광셀의 측벽은 상기 기판에 대해 수직하도록 구비된 발광 다이오드 칩.
The method according to claim 1,
And a sidewall of the light emitting cell corresponding to the cell gap region is perpendicular to the substrate.
청구항 5에 있어서,
상기 홈 영역에 대응된 상기 발광셀의 측벽은 상기 셀 갭 영역에 대응되는 상기 발광셀의 측벽에 비해 경사지도록 구비되는 발광 다이오드 칩.
The method according to claim 5,
And a sidewall of the light emitting cell corresponding to the groove area is inclined with respect to the sidewall of the light emitting cell corresponding to the cell gap area.
청구항 1에 있어서,
상기 발광셀의 제1도전형 반도체층 상에 구비된 전류 확산층;
상기 홈 영역에 대응된 상기 발광셀의 측벽을 덮는 절연층;
상기 절연층 상에 구비되되, 이웃하는 발광셀의 제1도전형 반도체층과 제2도전형 반도체층을 전기적으로 연결하는 연결 배선; 및
상기 반도체 구조체가 형성된 기판의 타측 표면 상에 구비된 분포 브래그 반사층을 더 포함하는 발광 다이오드 칩.
The method according to claim 1,
A current diffusion layer provided on the first conductive semiconductor layer of the light emitting cell;
An insulating layer covering sidewalls of the light emitting cells corresponding to the groove regions;
A connection line provided on the insulating layer and electrically connecting the first conductive semiconductor layer and the second conductive semiconductor layer of a neighboring light emitting cell; And
The light emitting diode chip further comprises a distribution Bragg reflective layer provided on the other surface of the substrate on which the semiconductor structure is formed.
기판 상에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 반도체 구조체를 형성하는 단계;
상기 제1도전형 반도체층 및 활성층의 일정 영역을 식각하여 홈 영역을 형성하는 단계; 및
상기 홈 영역 하부의 상기 제2도전형 반도체층 내부에 초점을 둔 레이저를 조사하여 상기 홈 영역 하부의 상기 제2도전형 반도체층의 일정 영역을 레이저 처리 영역으로 형성하여 상기 반도체 구조체를 복수 개의 발광셀로 분리하는 단계를 포함하는 발광 다이오드 칩 제조 방법.
Forming a semiconductor structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on a substrate;
Etching a predetermined region of the first conductive semiconductor layer and the active layer to form a groove region; And
Irradiating a laser focused inside the second conductive semiconductor layer below the groove region to form a predetermined region of the second conductive semiconductor layer below the groove region as a laser processing region to emit light of the semiconductor structure. Method for manufacturing a light emitting diode chip comprising the step of separating into a cell.
청구항 8에 있어서,
상기 레이저 처리 영역은 상기 제2도전형 반도체층에 비해 높은 저항을 갖는 개질 영역 또는 빈 공간인 에어 영역인 발광 다이오드 칩 제조 방법.
The method according to claim 8,
And the laser processing region is an air region which is a modified region or an empty space having a higher resistance than the second conductive semiconductor layer.
청구항 8에 있어서,
상기 레이저를 조사하는 단계 이후,
상기 레이저 처리 영역과 인접한 제2도전형 반도체층의 일정 영역에 불순물을 주입하여 불순물 주입 영역을 형성하는 단계를 더 포함하는 발광 다이오드 칩 제조 방법.
The method according to claim 8,
After irradiating the laser,
And implanting an impurity into a region of a second conductive semiconductor layer adjacent to the laser processing region to form an impurity implantation region.
청구항 8에 있어서,
상기 레이저를 조사하는 단계 이후,
상기 제1도전형 반도체층 상에 전류 확산층을 형성하는 단계 또는 상기 제2도전형 반도체층 상에 전극 패드를 형성하는 단계를 더 포함하는 발광 다이오드 칩 제조 방법.
The method according to claim 8,
After irradiating the laser,
The method of claim 1, further comprising forming a current diffusion layer on the first conductive semiconductor layer or forming an electrode pad on the second conductive semiconductor layer.
청구항 8에 있어서,
상기 레이저를 조사하는 단계 이후,
상기 기판 상에 절연층을 형성하는 단계;
상기 복수 개의 발광셀 중 어느 한 발광셀의 제2도전형 반도체층과 상기 어느 한 발광셀과 이웃하는 발광셀의 제1도전형 반도체층을 전기적으로 연결하는 연결 배선을 형성하는 단계를 더 포함하는 발광 다이오드 칩 제조 방법.
The method according to claim 8,
After irradiating the laser,
Forming an insulating layer on the substrate;
Forming a connection wire electrically connecting a second conductive semiconductor layer of one of the plurality of light emitting cells to a first conductive semiconductor layer of a light emitting cell neighboring the one of the light emitting cells; Method for manufacturing light emitting diode chip.
청구항 8에 있어서,
상기 홈 영역을 형성하는 단계는
상기 제1도전형 반도체층 및 활성층의 일정 영역을 식각하되, 상기 제1도전형 반도체층 및 활성층의 측벽이 상기 기판에 대해 경사지도록 식각하여 상기 홈 영역을 식각하는 단계인 발광 다이오드 칩 제조 방법.The method according to claim 8,
Forming the groove region
Etching a predetermined region of the first conductive semiconductor layer and the active layer, and etching the groove region by etching sidewalls of the first conductive semiconductor layer and the active layer so as to be inclined with respect to the substrate.
KR1020100109919A 2010-11-05 2010-11-05 Light emitting diode chip and method of fabricating the same KR20120048331A (en)

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KR20160000122A (en) * 2014-06-24 2016-01-04 주식회사 아이디 Led cell, led array and manufacturing method thereof
US9300111B2 (en) 2013-02-01 2016-03-29 Samsung Electronics Co., Ltd. Semiconductor light emitting device
KR20170082889A (en) * 2016-01-07 2017-07-17 엘지이노텍 주식회사 Light emitting device

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