KR20120046553A - Apparatus for testing semiconductor chips with flexible linked power supply functionality - Google Patents

Apparatus for testing semiconductor chips with flexible linked power supply functionality Download PDF

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KR20120046553A
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Abstract

PURPOSE: A semiconductor chip test system which has a flexible power supply function is provided to be connected to an existing semiconductor chip test system, thereby supplying power required for performing a specific test. CONSTITUTION: A power interlocking control unit(41) receives a power interlocking signal. The power interlocking control unit determines an interlocking power supply process. A power supply board(43) supplies power through an interlocking power supply process with a main test apparatus according to the determination of the power interlocking control unit.

Description

탄력적 전력 연동 공급 기능을 가진 반도체 칩 테스트 시스템{APPARATUS FOR TESTING SEMICONDUCTOR CHIPS WITH FLEXIBLE LINKED POWER SUPPLY FUNCTIONALITY}Semiconductor chip test system with flexible power interlocking function {APPARATUS FOR TESTING SEMICONDUCTOR CHIPS WITH FLEXIBLE LINKED POWER SUPPLY FUNCTIONALITY}

본 발명은 반도체 칩 테스트에 관한 것으로, 더욱 상세하게는, 전력 공급이 탄력적인 반도체 칩 테스트에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor chip testing, and more particularly, to semiconductor chip testing in which power supply is flexible.

반도체 칩 테스트 시스템는 고가의 장비들로 구성되며, 일단 설치되면 대부분의 경우에 최대 동작 주파수나, 공급 전력과 같은 성능 명세를 변경하기 어렵다. 따라서 종종 새로 개발된 반도체 디바이스를 기존에 설치된 반도체 칩 테스트 시스템로 테스트 항목 일부를 테스트할 수 없는 경우가 발생할 수 있다.Semiconductor chip test systems consist of expensive equipment, and once installed, it is difficult to change performance specifications such as maximum operating frequency or power supply in most cases. As a result, a newly developed semiconductor device may not be able to test part of a test item with an existing semiconductor chip test system.

특히 동적 기능 테스트(dynamic function test)는 전력을 많이 요구하는 테스트 항목들을 다수 포함하는데, 만약 기존에 설치된 반도체 칩 테스트 시스템의 공급 전력 용량이 부족하면 필요한 테스트를 제대로 수행할 수 없다. 필요한 테스트 항목이 테스트되지 않은 상태로 후속하는 테스트들, 예를 들어 번인 테스트를 통과하고 패키징까지 이루어진다면, 최종 제품은 불량율을 담보할 수 없다.In particular, the dynamic function test includes many test items that require a lot of power. If the supply power capacity of the existing semiconductor chip test system is insufficient, the necessary tests cannot be performed properly. If the required test item passes untested and subsequent tests, such as a burn-in test and is even packaged, the final product cannot guarantee the defective rate.

본 발명이 해결하고자 하는 과제는 기존의 반도체 칩 테스트 시스템와 연동하여 일부 테스트 항목의 수행 시에 필요한 전력을 테스트 대상 반도체 디바이스에 공급할 수 있는 전력 연동 공급 장치를 제공하는 데에 있다.An object of the present invention is to provide a power interlock supply device that can supply power required for performing some test items to a test target semiconductor device in connection with an existing semiconductor chip test system.

본 발명의 일 측면에 따른 전력 연동 공급 장치는,Power interlock supply device according to an aspect of the present invention,

테스트 제어부로부터 지시되는 테스트 항목에 따라 주 테스트 장치에서 생성되는 테스트 패턴을 인가받아 테스트되는 다수의 테스트 대상 반도체 디바이스들(DUT)의 각각에 지정된 전력을 공급하는 전력 연동 공급 장치로서,A power interlock supply device for supplying a specified power to each of a plurality of test target semiconductor devices (DUT) to be tested by receiving a test pattern generated in the main test apparatus according to a test item indicated by the test controller,

신호 수신 인터페이스를 통해 상기 테스트 항목에 따라 필요한 전력에 관한 정보를 포함하는 전력 연동 신호를 수신하고, 상기 전력 연동 신호에 기초하여 전력의 연동 공급을 결정하는 전력 연동 제어 유닛; 및A power interlocking control unit configured to receive a power interlocking signal including information on power required according to the test item through a signal receiving interface, and to determine the interlocking supply of power based on the power interlocking signal; And

상기 각각의 DUT들에 대해, 상기 전력 연동 제어 유닛의 결정에 따라 상기 주 테스트 장치와 더불어 전력을 연동 공급하는 전력 공급 보드들을 포함할 수 있다.For each of the DUTs may include power supply boards for interlocking and supplying power together with the main test apparatus according to the determination of the power interlocking control unit.

일 실시예에 따르면, 상기 전력 연동 신호는 상기 테스트 제어부에서 생성되어 상기 신호 수신 인터페이스로 인가될 수 있다.In example embodiments, the power interworking signal may be generated by the test controller and applied to the signal receiving interface.

일 실시예에 따르면, 상기 전력 연동 신호는 상기 테스트 제어부에서 생성되어 상기 주 테스트 장치로 전달된 후에, 상기 주 테스트 장치의 사용자 정의 통신 포트를 통해 상기 신호 수신 인터페이스로 인가될 수 있다.According to an embodiment, the power interworking signal may be generated by the test controller and transmitted to the main test device, and then applied to the signal receiving interface through a user defined communication port of the main test device.

본 발명의 다른 측면에 따른 반도체 칩 테스트 시스템은, A semiconductor chip test system according to another aspect of the present invention,

테스트 제어부로부터 지시되는 테스트 항목에 따라 주 테스트 장치가 테스트 패턴을 생성하고 다수의 테스트 대상 반도체 디바이스들(DUT)을 적재한 칩 적재부를 통해 상기 테스트 패턴을 상기 DUT들의 각각에 인가하며, 상기 테스트 제어부가 상기 칩 적재부 및 상기 주 테스트 장치를 통해 테스트 결과를 수집하도록 구성된 반도체 칩 테스트 시스템으로서,A main test apparatus generates a test pattern according to a test item indicated by a test control unit, and applies the test pattern to each of the DUTs through a chip loading unit in which a plurality of test target semiconductor devices (DUTs) are loaded; A semiconductor chip test system configured to collect test results through the chip stack and the main test device,

신호 수신 인터페이스를 통해 상기 테스트 항목에 따라 필요한 전력에 관한 정보를 포함하는 전력 연동 신호를 수신하고, 상기 전력 연동 신호에 기초하여 전력의 연동 공급을 결정하는 전력 연동 제어 유닛; 및A power interlocking control unit configured to receive a power interlocking signal including information on power required according to the test item through a signal receiving interface, and to determine the interlocking supply of power based on the power interlocking signal; And

상기 각각의 DUT들에 대해, 상기 전력 연동 제어 유닛의 결정에 따라 상기 주 테스트 장치와 더불어 전력을 연동 공급하는 전력 공급 보드들을 포함하는 전력 연동 공급 장치를 더 포함할 수 있다.For each of the DUTs, the apparatus may further include a power interlocking supply device including power supply boards for interlocking and supplying power together with the main test apparatus according to the determination of the power interlocking control unit.

일 실시예에 따르면, 상기 전력 연동 신호는 상기 테스트 제어부에서 생성되어 상기 신호 수신 인터페이스로 인가될 수 있다.In example embodiments, the power interworking signal may be generated by the test controller and applied to the signal receiving interface.

일 실시예에 따르면, 상기 전력 연동 신호는 상기 테스트 제어부에서 생성되어 상기 주 테스트 장치로 전달된 후에, 상기 주 테스트 장치의 사용자 정의 통신 포트를 통해 상기 신호 수신 인터페이스로 인가될 수 있다.According to an embodiment, the power interworking signal may be generated by the test controller and transmitted to the main test device, and then applied to the signal receiving interface through a user defined communication port of the main test device.

본 발명의 다른 측면에 따른 반도체 칩 테스트 방법은,Semiconductor chip test method according to another aspect of the present invention,

테스트 제어부로부터 지시되는 테스트 항목에 따라 주 테스트 장치가 상기 테스트 항목의 실행을 개시하는 단계;Starting, by the main test apparatus, the execution of the test item in accordance with the test item indicated by the test control unit;

상기 테스트 항목에 필요한 연동 전력에 관한 정보를 포함하여 상기 테스트 제어부에 의해 생성되는 전력 연동 신호를 전력 연동 공급 장치가 수신하는 단계;Receiving, by a power interlocking supply device, a power interlocking signal generated by the test control unit including information on the interlocking power required for the test item;

상기 전력 연동 신호에 기초하여 공급 여부가 결정된 연동 전력을 상기 전력 연동 공급 장치로부터 칩 적재부에 적재된 다수의 테스트 대상 반도체 디바이스(DUT)들에 각각 공급하는 단계; 및Supplying interlocking powers, which are determined to be supplied based on the power interlocking signals, to the plurality of test target semiconductor devices (DUTs) loaded in the chip mounting unit from the power interlocking supply device; And

상기 주 테스트 장치가 상기 테스트 패턴을 칩 적재부에 실린 DUT에 인가하고, 테스트 결과를 상기 테스트 제어부에 전달하는 단계를 포함할 수 있다.The main test apparatus may include applying the test pattern to the DUT mounted on the chip loading unit and transferring a test result to the test controller.

본 발명의 전력 연동 공급 장치에 따르면, 기존의 반도체 칩 테스트 시스템를 개조하거나 새 테스트 장치로 대체할 필요 없이, 기존의 반도체 칩 테스트 시스템와 연동하여 테스트 엔지니어가 요구하는 테스트 항목 시에 초과되는 전력 요구량을 원활하게 공급할 수 있다.According to the power interlock supply device of the present invention, it is possible to smoothly exceed the power requirements exceeding the test items required by the test engineer in conjunction with the existing semiconductor chip test system, without having to modify or replace the existing semiconductor chip test system with a new test device. Can be supplied.

도 1은 본 발명의 일 실시예에 따른 전력 연동 공급 장치를 포함한 반도체 테스트 시스템을 예시한 개념도이다.
도 2는 본 발명의 다른 실시예에 따른 전력 연동 공급 장치를 포함한 반도체 테스트 시스템을 예시한 개념도이다.
도 3은 본 발명의 일 실시예에 따른 전력 연동 공급 장치를 이용하여 반도체 칩 테스트를 수행하는 절차를 예시한 순서도이다.
도 4는 본 발명의 일 실시예에 따른 전력 연동 공급 장치를 예시한 블록도이다.1 is a conceptual diagram illustrating a semiconductor test system including a power interlocking device according to an embodiment of the present invention.
2 is a conceptual diagram illustrating a semiconductor test system including a power interlocking device according to another embodiment of the present invention.
3 is a flowchart illustrating a procedure of performing a semiconductor chip test using a power interlocking supply device according to an embodiment of the present invention.
4 is a block diagram illustrating a power interlock supply device according to an embodiment of the present invention.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. With respect to the embodiments of the present invention disclosed in the text, specific structural to functional descriptions are merely illustrated for the purpose of describing embodiments of the present invention, embodiments of the present invention may be implemented in various forms and It should not be construed as limited to the embodiments described in.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.

도 1은 본 발명의 일 실시예에 따른 전력 연동 공급 장치를 포함한 반도체 테스트 시스템을 예시한 개념도이다.1 is a conceptual diagram illustrating a semiconductor test system including a power interlocking device according to an embodiment of the present invention.

도 1을 참조하면, 반도체 테스트 시스템(10)은 테스트 제어부(11), 주 테스트 장치(12), 칩 적재부(13), 전력 연동 공급 장치(14)를 포함할 수 있다.Referring to FIG. 1, the semiconductor test system 10 may include a test control unit 11, a main test device 12, a chip stacking unit 13, and a power interlock supply device 14.

테스트 제어부(11)는 테스트 엔지니어에 의해 정의된 테스트 스케줄링에 따라 주 테스트 장치(12)에 테스트 명령 신호를 통해 테스트 항목들의 순차적 실행을 지시하고 주 테스트 장치(12)를 통해 테스트 결과를 수집한다.The test control unit 11 instructs the main test device 12 to sequentially execute the test items through the test command signal according to the test scheduling defined by the test engineer, and collects the test result through the main test device 12.

테스트 제어부(11)는 테스트 항목들을 배치(batch) 형태로 일괄적으로 주 테스트 장치(12)에 전달할 수도 있고, 테스트 항목이 끝날 때마다 다음으로 실행할 테스트 항목을 지정하여 주 테스트 장치(12)에 전달할 수도 있다.The test control unit 11 may deliver the test items in a batch form to the main test device 12 in a batch form, or designate a test item to be executed next time each time the test items are finished, to the main test device 12. You can also pass it.

또한 테스트 제어부(11)는 테스트 엔지니어에 의해 미리 지정된 대전력 소모 테스트 항목들의 실행 시에 전력 공급을 지시하기 위한 전력 연동 신호를 전력 연동 공급 장치(14)에 전달한다.In addition, the test control unit 11 transmits a power interlocking signal for instructing power supply to the power interlocking supply device 14 when executing the large power consumption test items predetermined by the test engineer.

이 경우, 전력 연동 신호도 테스트 항목들과 함께 배치 형태로 전력 연동 공급 장치(14)에 일괄 전달될 수도 있고, 매 테스트 항목을 실행하기 직전에 전달될 수 있다.In this case, the power interlocking signal may also be collectively transmitted to the power interlock supply device 14 together with the test items in a batch form, or may be transmitted immediately before executing each test item.

전력 연동 신호는 예를 들어 전력 연동 공급 장치(14)에 대해 칩 적재부(13)를 통해 각각의 DUT에 추가로 전력을 공급할지 여부를 지정하는 신호 또는 공급할 전압 및 전류의 레벨을 지정하는 신호일 수 있다. 실시예에 따라서는, 전력 연동 신호는 단순히 주 테스트 장치(12)가 수행할 테스트 항목의 정보를 알려주는 신호일 수도 있는데, 이 경우 전력 연동 공급 장치(14)는 전달받은 테스트 항목 정보에 따라, 칩 적재부(13)를 통해 각각의 DUT에 전력을 추가로 공급할지 여부 또는 공급할 전압 및 전류의 레벨을 사전에 지정된 룩업 테이블을 참조하여 결정할 수 있다.The power interlock signal may be, for example, a signal specifying whether to further supply each DUT to the power interlock supply device 14 through the chip loading unit 13 or a signal specifying a level of voltage and current to be supplied. Can be. According to an exemplary embodiment, the power interlocking signal may be a signal indicating information of a test item to be performed by the main test device 12. In this case, the power interlocking supply device 14 may generate a chip according to the received test item information. Whether or not to further supply power to each DUT through the loading unit 13 may be determined by referring to a predetermined lookup table.

주 테스트 장치(12)는 테스트 제어부(11)의 지시에 따라, 칩 적재부(13)에 테스트 대상 반도체 디바이스(DUT: device under test)를 적재하고, 수행 지시된 테스트 항목에 따라 다양한 테스트 패턴 신호들을 생성하여 칩 적재부(13)를 통해 DUT들에 인가한다.The main test apparatus 12 loads a test target semiconductor device (DUT: device under test) in the chip loading unit 13 according to the instructions of the test control unit 11, and performs various test pattern signals according to the test item instructed to perform. Are generated and applied to the DUTs through the chip stacking unit 13.

주 테스트 장치(12)도 칩 적재부(13)를 통해 각각의 DUT를 구동할 수 있는 전력을 공급하지만, DUT에 따라서는 필요한 전력만큼 제대로 공급하지 못할 수 있다. 본 발명의 실시예들에서는, 이렇게 부족한 전력은 전력 연동 공급 장치(14)가 추가로 공급할 수 있다.The main test apparatus 12 also supplies power to drive each DUT through the chip stack 13, but may not properly supply as much power as necessary depending on the DUT. In embodiments of the present invention, such insufficient power may be further supplied by the power interlock supply device 14.

칩 적재부(13)는 다수의 반도체 칩들을 적재하고, 주 테스트 장치(12)에서 생성한 테스트 패턴 신호들을 적재된 DUT에 공급하며, DUT들로부터 테스트 결과를 주 테스트 장치(12)로 전달한다.The chip stacker 13 loads a plurality of semiconductor chips, supplies test pattern signals generated by the main test apparatus 12 to the loaded DUT, and transfers test results from the DUTs to the main test apparatus 12. .

또한 칩 적재부(13)는 주 테스트 장치(12) 및 전력 연동 공급 장치(14)로부터 전력을 공급받아 DUT에 전달할 수 있도록 전기적으로 연결된다.In addition, the chip stacker 13 is electrically connected to receive power from the main test device 12 and the power interlock supply device 14 to be delivered to the DUT.

전력 연동 공급 장치(14)는 테스트 제어부(11)로부터 전력 연동 신호를 수신하고, 전력 연동 신호에 의해 공급 여부가 결정된 연동 전력을 칩 적재부(13)에 공급할 수 있다.The power interlocking supply device 14 may receive the power interlocking signal from the test control unit 11, and supply the interlocking power of which the supply interlocking power is determined by the power interlocking signal to the chip loading unit 13.

도 2는 본 발명의 다른 실시예에 따른 전력 연동 공급 장치를 포함한 반도체 테스트 시스템을 예시한 개념도이다.2 is a conceptual diagram illustrating a semiconductor test system including a power interlocking device according to another embodiment of the present invention.

도 2를 참조하면, 반도체 테스트 시스템(20)은 테스트 제어부(21), 주 테스트 장치(22), 칩 적재부(23), 전력 연동 공급 장치(24)를 포함할 수 있다.Referring to FIG. 2, the semiconductor test system 20 may include a test control unit 21, a main test device 22, a chip loading unit 23, and a power interlock supply device 24.

테스트 제어부(21)는 테스트 엔지니어에 의해 정의된 테스트 스케줄링에 따라 주 테스트 장치(22)에 테스트 명령 신호를 통해 테스트 항목들의 순차적인 실행을 지시하고 주 테스트 장치(22)를 통해 테스트 결과를 수집한다.The test control unit 21 instructs the main test device 22 to sequentially execute the test items through the test command signal according to the test scheduling defined by the test engineer, and collects the test result through the main test device 22. .

테스트 제어부(21)는 테스트 항목들을 배치 형태로 일괄적으로 주 테스트 장치(22)에 전달할 수도 있고, 테스트 항목이 끝날 때마다 다음으로 실행할 테스트 항목을 지정하여 주 테스트 장치(22)에 전달할 수도 있다.The test control unit 21 may collectively deliver the test items to the main test device 22 in a batch form, or designate a test item to be executed next time after the test item ends and deliver the test items to the main test device 22. .

도 1의 테스트 제어부(11)와 다소 다르게, 도 2의 테스트 제어부(21)는 테스트 엔지니어에 의해 미리 지정된 대전력 소모 테스트 항목들의 실행 시에 전력 연동 신호를 주 테스트 장치(22)를 거쳐 전력 연동 공급 장치(24)에 지시한다.Somewhat different from the test control unit 11 of FIG. 1, the test control unit 21 of FIG. 2 transmits a power interlocking signal via the main test device 22 when the large power consumption test items are predetermined by a test engineer. Instruction is given to the supply device 24.

이 경우, 전력 연동 신호도 테스트 항목들과 함께 배치 형태로 전력 연동 공급 장치(24)에 일괄 전달될 수도 있고, 매 테스트 항목을 실행하기 직전에 전달될 수 있다.In this case, the power interlocking signal may also be collectively transmitted to the power interlocking supply device 24 together with the test items in a batch form, or immediately before executing each test item.

주 테스트 장치(22)는 테스트 제어부(21)의 지시에 따라, 칩 적재부(23)에 DUT를 적재하고, 수행 지시된 테스트 항목에 따라 다양한 테스트 패턴 신호들을 생성하여 칩 적재부(23)를 통해 DUT들에 인가한다.The main test apparatus 22 loads the DUT in the chip stacking unit 23 according to the instructions of the test control unit 21, generates various test pattern signals according to the test item instructed to perform the chip stacking unit 23. To the DUTs.

한편, 주 테스트 장치(22)는 테스트 엔지니어가 용도를 지정할 수 있는 사용자 정의 통신 포트를 포함할 수 있다. 주 테스트 장치(22)는 테스트 제어부(21)로부터 전송된 전력 연동 신호를 사용자 정의 통신 포트를 통해 전력 연동 공급 장치(24)로 전송한다.On the other hand, the main test device 22 may include a user defined communication port to which the test engineer can specify a purpose. The main test device 22 transmits the power interlocking signal transmitted from the test control unit 21 to the power interlocking supply device 24 through the user defined communication port.

주 테스트 장치(12)도 칩 적재부(13)를 통해 각각의 DUT를 구동할 수 있는 전력을 공급하지만, DUT에 따라서는 필요한 전력만큼 제대로 공급하지 못할 수 있다. 본 발명의 실시예들에서는, 이렇게 부족한 전력은 전력 연동 공급 장치(14)가 추가로 공급할 수 있다.The main test apparatus 12 also supplies power to drive each DUT through the chip stack 13, but may not properly supply as much power as necessary depending on the DUT. In embodiments of the present invention, such insufficient power may be further supplied by the power interlock supply device 14.

칩 적재부(23)는, 도 1의 칩 적재부(13)와 마찬가지로, 다수의 반도체 칩들을 적재하고, 주 테스트 장치(22)에서 생성한 테스트 패턴 신호들을 적재된 DUT에 공급하며, DUT들로부터 테스트 결과를 주 테스트 장치(22)로 전달한다.The chip stacker 23, like the chip stacker 13 of FIG. 1, loads a plurality of semiconductor chips, supplies test pattern signals generated by the main test apparatus 22 to the loaded DUT, and the DUTs From the test results to the main test device 22.

또한 칩 적재부(23)는 주 테스트 장치(22) 및 전력 연동 공급 장치(24)로부터 각각 전력을 공급받아 DUT에 전달할 수 있도록 전기적으로 연결된다.In addition, the chip stacker 23 is electrically connected to each other to receive power from the main test device 22 and the power interlock supply device 24 to be delivered to the DUT.

전력 연동 공급 장치(24)는 테스트 제어부(21)로부터 전력 연동 신호를 수신하고, 전력 연동 신호에 의해 공급 여부가 결정된 연동 전력을 칩 적재부(23)에 공급할 수 있다.The power interlocking supply device 24 may receive the power interlocking signal from the test control unit 21, and supply the interlocking power of which the supply interlocking power is determined by the power interlocking signal to the chip loading unit 23.

도 3은 본 발명의 일 실시예에 따른 전력 연동 공급 장치를 이용하여 반도체 칩 테스트를 수행하는 절차를 예시한 순서도이다.3 is a flowchart illustrating a procedure of performing a semiconductor chip test using a power interlocking supply device according to an embodiment of the present invention.

도 3을 참조하면, 반도체 칩 테스트는 단계(S31)에서 테스트 엔지니어에 의해 정의된 테스트 스케줄링에 따라 테스트 제어부(11, 21)로부터 주 테스트 장치(12, 22)에 전달되는 테스트 명령 신호에 기초하여 주 테스트 장치(12, 22)가 테스트 항목의 실행을 개시하는 단계로부터 시작할 수 있다.Referring to FIG. 3, the semiconductor chip test is performed based on test command signals transmitted from the test controllers 11 and 21 to the main test devices 12 and 22 according to the test scheduling defined by the test engineer in step S31. The main test device 12, 22 may begin with the step of starting execution of the test item.

단계(S32)에서, 전력 연동 공급 장치(14, 24)는 테스트 항목에 필요한 연동 전력에 관한 정보를 포함하여 테스트 제어부(11, 21)에 의해 생성되는 전력 연동 신호를 수신한다. 구체적으로, 일 실시예에서는 전력 연동 공급 장치(14)는 전력 연동 신호를 테스트 제어부(11)로부터 직접 수신할 수도 있고, 다른 실시예에서는 전력 연동 공급 장치(24)는 테스트 제어부(21)로부터 주 테스트 장치(22)로 전달된 전력 연동 신호를 주 테스트 장치(22)의 사용자 정의 통신 포트를 거쳐 수신할 수 있다.In step S32, the power interlocking devices 14 and 24 receive the power interlocking signals generated by the test controllers 11 and 21, including information on the interlocking powers required for the test item. Specifically, in one embodiment, the power interlocking supply 14 may receive a power interlocking signal directly from the test control unit 11, and in another embodiment, the power interlocking supply 24 is mainly supplied from the test control unit 21. The power interlocking signal transmitted to the test device 22 may be received through a user defined communication port of the main test device 22.

단계(S33)에서, 전력 연동 공급 장치(14, 24)는 수신된 전력 연동 신호에 기초하여 공급 여부가 결정된 연동 전력을 주 테스트 장치(12, 22)와 함께 칩 적재부(13, 23)에 공급한다.In step S33, the power interlocking devices 14 and 24 transmit the interlocking power, which is determined to be supplied based on the received power interlocking signal, to the chip stacking units 13 and 23 together with the main test devices 12 and 22. Supply.

단계(S34)에서, 주 테스트 장치(12, 22)는 지시된 테스트 항목에 따라 테스트 패턴을 생성하여 칩 적재부(13, 23)에 실린 DUT에 인가하고, 테스트 결과를 테스트 제어부(11, 21)에 전달한다.In step S34, the main test apparatus 12, 22 generates a test pattern according to the indicated test item and applies it to the DUT mounted on the chip stacking units 13, 23, and applies the test results to the test control unit 11, 21. To pass).

단계(S35)에서, 수행할 테스트 항목이 더 남아 있다면 단계(31)로 돌아가서 다음 테스트 항목을 실행하며, 마지막 테스트 항목이었다면 테스트를 종료한다.In step S35, if there are more test items to be performed, the process returns to step 31 to execute the next test item, and if it was the last test item, the test ends.

도 4는 본 발명의 일 실시예에 따른 전력 연동 공급 장치를 예시한 블록도이다.4 is a block diagram illustrating a power interlock supply device according to an embodiment of the present invention.

도 4를 참조하면, 전력 연동 공급 장치(40)는 전력 연동 제어 유닛(41), 신호 수신 인터페이스(42), 다수의 전력 공급 보드들(43)을 포함하여 구현되며, 예시적으로 320 개의 DUT를 적재할 수 있는 칩 적재부(53)에 적재되는 각각의 DUT마다 지정된 전력을 주 테스트 장치(52)와 연동하여 공급할 수 있다. Referring to FIG. 4, the power interlocking supply device 40 includes a power interlocking control unit 41, a signal receiving interface 42, and a plurality of power supply boards 43. For each DUT loaded on the chip stacking unit 53 capable of loading, the specified power may be supplied in cooperation with the main test apparatus 52.

전력 연동 제어 유닛(41)은 프로그래밍이 가능한 프로세서로서 신호 수신 인터페이스(42)를 통해 테스트 제어부(51) 또는 주 테스트 장치(52)로부터 수신된 전력 연동 신호에 따라 각각의 DUT에 전력을 공급할 것인지 여부, 또는 공급할 전력 레벨을 결정할 수 있도록 프로그래밍될 수 있다.The power interlocking control unit 41 is a programmable processor and supplies power to each DUT in accordance with the power interlocking signal received from the test control unit 51 or the main test apparatus 52 via the signal receiving interface 42. Or may be programmed to determine the power level to supply.

실제 칩 테스트 시에 DUT에 따라 진행 속도가 다를 수 있는데, 그에 따라 각각의 DUT에 인가되는 테스트 패턴 및 공급되어야 하는 전력 레벨도 달라질 수 있다. 전력 연동 제어 유닛(41)은 각각의 DUT의 테스트 진행 상황에 맞게 전력 공급 보드들(43)을 제어하여 DUT에 적절한 연동 전력이 공급될 수 있도록 할 수 있다.In actual chip testing, the speed of progress may vary depending on the DUT, and thus, the test pattern applied to each DUT and the power level to be supplied may also vary. The power interlocking control unit 41 may control the power supply boards 43 according to the test progress of each DUT so that an appropriate interlocking power may be supplied to the DUT.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명이 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이와 균등하거나 또는 등가적인 변형 모두는 본 발명 사상의 범주에 속한다 할 것이다.As described above, although the present invention has been described by way of limited embodiments and drawings, the present invention is not limited to the above-described embodiments, which can be variously modified and modified by those skilled in the art to which the present invention pertains. Modifications are possible. Accordingly, the spirit of the invention should be understood only by the claims set forth below, and all equivalent or equivalent modifications will fall within the scope of the invention.

10, 20 반도체 테스트 시스템
11, 21, 51 테스트 제어부
12, 22, 52 주 테스트 장치
13, 23, 53 칩 적재부
14, 24, 40 전력 연동 공급 장치
41 전력 연동 제어 유닛
42 신호 수신 인터페이스
43 전력 공급 보드10, 20 semiconductor test system
11, 21, 51 test control
12, 22, 52 main test unit
13, 23, 53 chip stack
14, 24, 40 power interlock supply
41 power linkage control unit
42 signal receiving interface
43 power supply board

Claims (7)

테스트 제어부로부터 지시되는 테스트 항목에 따라 주 테스트 장치에서 생성되는 테스트 패턴을 인가받아 테스트되는 다수의 테스트 대상 반도체 디바이스들(DUT)의 각각에 지정된 전력을 공급하는 전력 연동 공급 장치로서,
신호 수신 인터페이스를 통해 상기 테스트 항목에 따라 필요한 전력에 관한 정보를 포함하는 전력 연동 신호를 수신하고, 상기 전력 연동 신호에 기초하여 전력의 연동 공급을 결정하는 전력 연동 제어 유닛; 및
상기 각각의 DUT들에 대해, 상기 전력 연동 제어 유닛의 결정에 따라 상기 주 테스트 장치와 더불어 전력을 연동 공급하는 전력 공급 보드들을 포함하는 것을 특징으로 하는 전력 연동 공급 장치. A power interlock supply device for supplying a specified power to each of a plurality of test target semiconductor devices (DUT) to be tested by receiving a test pattern generated in the main test apparatus according to a test item indicated by the test controller,
A power interlocking control unit configured to receive a power interlocking signal including information on power required according to the test item through a signal receiving interface, and to determine the interlocking supply of power based on the power interlocking signal; And
And for each of the DUTs, power supply boards for interlocking and supplying power together with the main test apparatus according to the determination of the power interlocking control unit. 청구항 1에 있어서, 상기 전력 연동 신호는 상기 테스트 제어부에서 생성되어 상기 신호 수신 인터페이스로 인가되는 것을 특징으로 하는 전력 연동 공급 장치.The apparatus of claim 1, wherein the power interlocking signal is generated by the test control unit and applied to the signal receiving interface. 청구항 1에 있어서, 상기 전력 연동 신호는 상기 테스트 제어부에서 생성되어 상기 주 테스트 장치로 전달된 후에, 상기 주 테스트 장치의 사용자 정의 통신 포트를 통해 상기 신호 수신 인터페이스로 인가되는 것을 특징으로 하는 전력 연동 공급 장치.The power interlocking supply of claim 1, wherein the power interlocking signal is generated by the test control unit and transmitted to the main test apparatus, and then applied to the signal receiving interface through a user defined communication port of the main test apparatus. Device. 테스트 제어부로부터 지시되는 테스트 항목에 따라 주 테스트 장치가 테스트 패턴을 생성하고 다수의 테스트 대상 반도체 디바이스들(DUT)을 적재한 칩 적재부를 통해 상기 테스트 패턴을 상기 DUT들의 각각에 인가하며, 상기 테스트 제어부가 상기 칩 적재부 및 상기 주 테스트 장치를 통해 테스트 결과를 수집하도록 구성된 반도체 칩 테스트 시스템에 있어서,
신호 수신 인터페이스를 통해 상기 테스트 항목에 따라 필요한 전력에 관한 정보를 포함하는 전력 연동 신호를 수신하고, 상기 전력 연동 신호에 기초하여 전력의 연동 공급을 결정하는 전력 연동 제어 유닛; 및
상기 각각의 DUT들에 대해, 상기 전력 연동 제어 유닛의 결정에 따라 상기 주 테스트 장치와 더불어 전력을 연동 공급하는 전력 공급 보드들을 포함하는 전력 연동 공급 장치를 더 포함하는 것을 특징으로 하는 반도체 칩 테스트 시스템.A main test apparatus generates a test pattern according to a test item indicated by a test control unit, and applies the test pattern to each of the DUTs through a chip loading unit in which a plurality of test target semiconductor devices (DUTs) are loaded; A semiconductor chip test system configured to collect test results through the chip stacker and the main test device,
A power interlocking control unit configured to receive a power interlocking signal including information on power required according to the test item through a signal receiving interface, and to determine the interlocking supply of power based on the power interlocking signal; And
And for each of the DUTs, a power interlocking supply device including power supply boards for interlocking and supplying power together with the main test device according to the determination of the power interlocking control unit. . 청구항 4에 있어서, 상기 전력 연동 신호는 상기 테스트 제어부에서 생성되어 상기 신호 수신 인터페이스로 인가되는 것을 특징으로 하는 반도체 칩 테스트 시스템.The semiconductor chip test system of claim 4, wherein the power interworking signal is generated by the test controller and applied to the signal receiving interface. 청구항 4에 있어서, 상기 전력 연동 신호는 상기 테스트 제어부에서 생성되어 상기 주 테스트 장치로 전달된 후에, 상기 주 테스트 장치의 사용자 정의 통신 포트를 통해 상기 신호 수신 인터페이스로 인가되는 것을 특징으로 하는 반도체 칩 테스트 시스템.The semiconductor chip test of claim 4, wherein the power interworking signal is generated by the test control unit and transmitted to the main test apparatus, and then applied to the signal receiving interface through a user defined communication port of the main test apparatus. system. 테스트 제어부로부터 지시되는 테스트 항목에 따라 주 테스트 장치가 상기 테스트 항목의 실행을 개시하는 단계;
상기 테스트 항목에 필요한 연동 전력에 관한 정보를 포함하여 상기 테스트 제어부에 의해 생성되는 전력 연동 신호를 전력 연동 공급 장치가 수신하는 단계;
상기 전력 연동 신호에 기초하여 공급 여부가 결정된 연동 전력을 상기 전력 연동 공급 장치로부터 칩 적재부에 적재된 다수의 테스트 대상 반도체 디바이스(DUT)들에 각각 공급하는 단계; 및
상기 주 테스트 장치가 상기 테스트 패턴을 칩 적재부에 실린 DUT에 인가하고, 테스트 결과를 상기 테스트 제어부에 전달하는 단계를 포함하는 반도체 칩 테스트 방법.Starting, by the main test apparatus, the execution of the test item in accordance with the test item indicated by the test control unit;
Receiving, by a power interlocking supply device, a power interlocking signal generated by the test control unit including information on the interlocking power required for the test item;
Supplying interlocking powers, which are determined to be supplied based on the power interlocking signals, to the plurality of test target semiconductor devices (DUTs) loaded in the chip mounting unit from the power interlocking supply device; And
And applying, by the main test apparatus, the test pattern to the DUT loaded in the chip loading unit, and transmitting a test result to the test control unit.
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