JP2010243221A - Lsi tester - Google Patents

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Kenichi Hino
賢一 日野
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Yokogawa Electric Corp
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Yokogawa Electric Corp
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an LSI tester for reducing useless power consumption. <P>SOLUTION: The LSI tester having multichanneled test inspection systems includes a test head TH, a power supply section 1, a pin electronics section 2, a tester controller 3, a switch section 4, and a switch controller 5, and is so configured as to supply power selectively only to a test inspection system to be used for testing a DUT, from a first power source 11, a second power source 12, a third power source 13, and a fourth power source 14 of the power supply section 1, based on a program in accordance with the kind of the DUT. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、LSIテスタに関し、詳しくは、電源供給の改善に関するものである。   The present invention relates to an LSI tester, and more particularly to improvement of power supply.

近年のLSIは、システムLSIの進化に伴い、ピン数が増大している。   In recent years, the number of pins has increased with the evolution of system LSIs.

一方、LSIテスタでは、LSIのピンの増加に対して試験検査工数を削減するため、同時に複数個の被検査対象物(以下DUTという)の試験を行うマルチDUTテストも頻繁に行われている。   On the other hand, in an LSI tester, a multi-DUT test for testing a plurality of objects to be inspected (hereinafter referred to as “DUT”) at the same time is frequently performed in order to reduce the number of test inspection steps with respect to an increase in LSI pins.

これに伴い、LSIテスタのピンエレクトロニクスやDCモジュールなどのLSIに対して各種試験検査を行うための試験検査系統数も、増加の一途を辿っている。   Along with this, the number of test inspection systems for performing various test inspections on LSIs such as pin electronics and DC modules of LSI testers has been increasing.

これらの試験検査系統は基本的に同一機能・性能を有することから、これらの試験検査系統を駆動するための電源も共通のものを使用している。   Since these test and inspection systems basically have the same functions and performance, a common power source is used to drive these test and inspection systems.

図3はこのように試験検査系統が多チャンネル化されたLSIテスタの一例を示すブロック図であり、テストヘッドTHにおける電源系統の概略構成を示している。   FIG. 3 is a block diagram showing an example of an LSI tester in which the test / inspection system is multi-channel, and shows a schematic configuration of the power supply system in the test head TH.

電源部1には、4系統の異なる電圧を出力する第1電源11〜第4電源14が設けられている。これら第1電源11〜第4電源14の各出力電圧は、テストヘッドTHに設けられた同一機能・性能のドライバ・コンパレータで構成された複数n個のピンエレクトロニクス21〜2nに並列に供給されている。なお、これらピンエレクトロニクス21〜2nは、テスタコントローラ3によりDUTに応じて設定された所定のプログラムに基づき制御される。   The power supply unit 1 is provided with a first power supply 11 to a fourth power supply 14 that output four different voltages. The output voltages of the first power supply 11 to the fourth power supply 14 are supplied in parallel to a plurality of n pin electronics 21 to 2n composed of drivers and comparators of the same function and performance provided in the test head TH. Yes. The pin electronics 21 to 2n are controlled based on a predetermined program set in accordance with the DUT by the tester controller 3.

特許文献1には、デバイス試験に使用されないテスタチャンネルへの電源供給を随時停止可能とする半導体試験装置の電源供給装置について記載されている。   Patent Document 1 describes a power supply device for a semiconductor test apparatus that can stop power supply to a tester channel that is not used for device testing at any time.

特開2001−4711号公報Japanese Patent Laid-Open No. 2001-4711

しかし、近年のシステムLSIは多品種少ロット品が主であるため、多くの場合、LSIテスタには使用されていない試験検査系統が存在していることになる。   However, since system LSIs in recent years are mainly multi-product, small-lot products, in many cases, there are test inspection systems that are not used in LSI testers.

ところが、図3に示す従来のLSIテスタでは、実際の試験検査に使用されているか否かに拘わらず全ての試験検査系統やブロックに駆動電圧を供給していることから、消費電力に着目すると、運転コスト面でも環境面でも無駄が生じていることになる。   However, the conventional LSI tester shown in FIG. 3 supplies drive voltage to all test inspection systems and blocks regardless of whether or not they are used for actual test inspection. This is a waste of both operating costs and environmental aspects.

本発明は、このような問題を解決するものであり、その目的は、無駄な消費電力を削減できるLSIテスタを提供することにある。   The present invention solves such a problem, and an object thereof is to provide an LSI tester capable of reducing wasteful power consumption.

このような課題を達成するために、本発明のうち請求項1記載の発明は、
試験検査系統が多チャンネル化されたLSIテスタにおいて、
DUTの種別に応じたプログラムに基づき、前記DUTのテストに使用する試験検査系統のみに電源部から選択的に電源を供給するように構成されたことを特徴とする。
In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In an LSI tester with multi-channel test inspection system,
Based on a program corresponding to the type of DUT, power is selectively supplied from a power supply unit only to a test inspection system used for testing the DUT.

請求項2記載の発明は、請求項1記載のLSIテスタにおいて、
前記試験検査系統がピンエレクトロニクスであることを特徴とする。
The invention described in claim 2 is the LSI tester according to claim 1,
The test and inspection system is pin electronics.

請求項3記載の発明は、請求項1または請求項2記載のLSIテスタにおいて、
前記電源部は複数系統の異なる電圧を出力することを特徴とする。
The invention according to claim 3 is the LSI tester according to claim 1 or 2,
The power supply unit outputs a plurality of different voltages.

請求項4記載の発明は、請求項3に記載のLSIテスタにおいて、
前記電源部の複数系統の異なる電圧は、前記DUTの種別に応じてそれぞれ個別に必要な時間差で供給するように制御されることを特徴とする。
The invention according to claim 4 is the LSI tester according to claim 3,
The different voltages of the plurality of systems of the power supply unit are controlled so as to be supplied individually with a necessary time difference according to the type of the DUT.

試験検査系統が多チャンネル化されたLSIテスタにおいて、
DUTの種別に応じたプログラムに基づきDUTのテストに使用する試験検査系統のみに電源部から選択的に電源を供給するとともに、前記DUTのテストに使用する試験検査系統のみがDUTとの間で信号の授受を行うように構成されたことを特徴とする。
In an LSI tester with multi-channel test inspection system,
Based on a program corresponding to the type of DUT, power is selectively supplied from the power supply unit only to the test inspection system used for the DUT test, and only the test inspection system used for the DUT test transmits a signal to the DUT. It is characterized in that it is configured to send and receive.

本発明によれば、LSIテスタ全体の消費電力を大幅に削減でき、運転コスト面や環境面での無駄を省くことができる。   According to the present invention, the power consumption of the entire LSI tester can be greatly reduced, and waste in terms of operating cost and environment can be eliminated.

本発明の実施形態の一例を示すブロック図である。It is a block diagram which shows an example of embodiment of this invention. 本発明の実施形態の他の例を示すブロック図である。It is a block diagram which shows the other example of embodiment of this invention. 従来のLSIテスタの一例を示すブロック図である。It is a block diagram which shows an example of the conventional LSI tester.

以下、本発明について、図面を用いて詳細に説明する。図1は本発明の実施形態の一例を示すブロック図であり、図3と同一のものは同一符号を付し説明を省略する。   Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an example of an embodiment of the present invention. Components identical to those in FIG.

図1において、電源部1の第1電源11〜第4電源14とテストヘッドTHのピンエレクトロニクス21〜2nとの間には、ピンエレクトロニクス21〜2nへの電源供給を選択的にオン/オフする複数n個のスイッチ41〜4nが設けられている。これらスイッチ41〜4nは、スイッチ制御部5により、選択的にオン/オフ駆動される。なお、スイッチ制御部5は、テスタコントローラ3によりDUTに応じて設定された所定のプログラムに基づき制御される。   In FIG. 1, the power supply to the pin electronics 21 to 2n is selectively turned on / off between the first power supply 11 to the fourth power supply 14 of the power supply unit 1 and the pin electronics 21 to 2n of the test head TH. A plurality of n switches 41 to 4n are provided. These switches 41 to 4 n are selectively turned on / off by the switch control unit 5. The switch control unit 5 is controlled based on a predetermined program set according to the DUT by the tester controller 3.

具体的には、図示しないDUTに対するテストを実行するのにあたり、テスタコントローラ3は、DUTの種別に応じたプログラムに基づき、DUTのテストに使用する試験検査系統には電源を供給してDUTのテストに使用しない試験検査系統には電源を供給しないようにスイッチ41〜4nをオン/オフ駆動するための制御信号をスイッチ制御部5に与える。   Specifically, when executing a test for a DUT (not shown), the tester controller 3 supplies power to a test inspection system used for the DUT test based on a program corresponding to the type of the DUT to test the DUT. A control signal for turning on / off the switches 41 to 4n is supplied to the switch control unit 5 so that power is not supplied to a test / inspection system that is not used.

スイッチ制御部5は、テスタコントローラ3から入力されるDUTの種別に応じた制御信号に基づき、スイッチ41〜4nを選択的にオン/オフ駆動する。   The switch controller 5 selectively turns on / off the switches 41 to 4 n based on a control signal corresponding to the type of DUT input from the tester controller 3.

なお、これらスイッチ41〜4nのオン/オフ駆動は、第1電源11〜第4電源14の出力電圧を同時に供給するように連動制御してもよいし、DUTの種別に応じてそれぞれ個別に必要な時間差で供給するように制御してもよい。   The on / off driving of the switches 41 to 4n may be interlocked so that the output voltages of the first power supply 11 to the fourth power supply 14 are simultaneously supplied, or may be individually required depending on the type of DUT. You may control to supply with a sufficient time difference.

このように、DUTの種別に応じて、DUTのテストに使用する試験検査系統のみに電源を供給することにより、LSIテスタ全体の消費電力を大幅に削減でき、運転コスト面や環境面での無駄を省くことができる。   Thus, by supplying power only to the test and inspection system used for DUT testing according to the type of DUT, the power consumption of the entire LSI tester can be greatly reduced, resulting in waste in terms of operating cost and environment. Can be omitted.

図2は本発明の実施形態の他の例を示すブロック図であり、図1と同一のものは同一符号を付けている。   FIG. 2 is a block diagram showing another example of the embodiment of the present invention, and the same components as those in FIG.

図2の回路では、ピンエレクトロニクス21〜2nへの電源供給を選択的にオン/オフする複数n個のスイッチ41〜4nを設けるとともに、ピンエレクトロニクス21〜2nの入出力信号系統にもそれぞれ個別にリレー61〜6nを設けている。   In the circuit of FIG. 2, a plurality of n switches 41 to 4n for selectively turning on / off the power supply to the pin electronics 21 to 2n are provided, and the input / output signal systems of the pin electronics 21 to 2n are individually provided. Relays 61 to 6n are provided.

これらリレー61〜6nは、スイッチ制御部7により選択的にオン/オフ駆動される。なお、スイッチ制御部7も、テスタコントローラ3によりDUTに応じて設定された所定のプログラムに基づき制御されるので、リレー61〜6nは実質的にスイッチ41〜4nと連動駆動されることになる。   These relays 61 to 6 n are selectively turned on / off by the switch control unit 7. Since the switch control unit 7 is also controlled by the tester controller 3 based on a predetermined program set in accordance with the DUT, the relays 61 to 6n are substantially driven in conjunction with the switches 41 to 4n.

図2のように構成することにより、ピンエレクトロニクス21〜2nへの電源供給系統をDUTに応じて選択的にオン/オフ駆動するとともにピンエレクトロニクス21〜2nとDUTとの間の信号系統もDUTに応じて選択的にオン/オフ駆動でき、DUTのテストに使用する試験検査系統のみに電源を供給するとともにDUTのテストに使用する試験検査系統のみがDUTとの間で信号の授受を行うことができるので、電源の選択供給と信号系統の選択導通の相乗効果による信号リーク防止効果が期待できる。   2, the power supply system to the pin electronics 21 to 2n is selectively turned on / off according to the DUT, and the signal system between the pin electronics 21 to 2n and the DUT is also connected to the DUT. It can be selectively turned on / off in response to the power supply to only the test and inspection system used for the DUT test and only the test and inspection system used for the DUT test can exchange signals with the DUT. Therefore, a signal leakage prevention effect can be expected due to a synergistic effect of the selective supply of power and the selective conduction of the signal system.

なお、上記実施例では、試験検査系統がピンエレクトロニクスの例を説明したが、これに限るものではなく、同一機能の多チャンネル構成であれば、その他の試験検査系統にも適用できる。   In the above embodiment, an example in which the test and inspection system is pin electronics has been described. However, the present invention is not limited to this, and the present invention can be applied to other test and inspection systems as long as the multi-channel configuration has the same function.

また、図2のリレーはスイッチであってもよい。   The relay of FIG. 2 may be a switch.

以上説明したように、本発明によれば、LSIテスタ全体の消費電力を大幅に削減できるので、運転コスト面や環境面での無駄を省くことができる。   As described above, according to the present invention, the power consumption of the entire LSI tester can be greatly reduced, so that waste in terms of operating cost and environment can be eliminated.

1 電源部
2 ピンエレクトロニクス
3 テスタコントローラ
4 スイッチ
5、7 スイッチ制御部
6 リレー
1 Power Supply Unit 2 Pin Electronics 3 Tester Controller 4 Switch 5, 7 Switch Control Unit 6 Relay

Claims (5)

試験検査系統が多チャンネル化されたLSIテスタにおいて、
DUTの種別に応じたプログラムに基づき、前記DUTのテストに使用する試験検査系統のみに電源部から選択的に電源を供給するように構成されたことを特徴とするLSIテスタ。
In an LSI tester with multi-channel test inspection system,
An LSI tester configured to selectively supply power from a power supply unit only to a test inspection system used for testing the DUT based on a program corresponding to the type of DUT.
前記試験検査系統がピンエレクトロニクスであることを特徴とすることを特徴とする請求項1に記載のLSIテスタ。   2. The LSI tester according to claim 1, wherein the test inspection system is pin electronics. 前記電源部は複数系統の異なる電圧を出力することを特徴とする請求項1に記載のLSIテスタ。   The LSI tester according to claim 1, wherein the power supply unit outputs different voltages of a plurality of systems. 前記電源部の複数系統の異なる電圧は、前記DUTの種別に応じてそれぞれ個別に必要な時間差で供給するように制御されることを特徴とする請求項3に記載のLSIテスタ。   4. The LSI tester according to claim 3, wherein different voltages of the plurality of systems of the power supply unit are controlled so as to be supplied individually with a necessary time difference according to the type of the DUT. 試験検査系統が多チャンネル化されたLSIテスタにおいて、
DUTの種別に応じたプログラムに基づきDUTのテストに使用する試験検査系統のみに電源部から選択的に電源を供給するとともに、前記DUTのテストに使用する試験検査系統のみがDUTとの間で信号の授受を行うように構成されたことを特徴とするLSIテスタ。
In an LSI tester with multi-channel test inspection system,
Based on a program corresponding to the type of DUT, power is selectively supplied from the power supply unit only to the test inspection system used for the DUT test, and only the test inspection system used for the DUT test transmits a signal to the DUT. An LSI tester characterized in that it is configured to send and receive.
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KR102242257B1 (en) * 2020-12-09 2021-04-20 (주)에이블리 Device interface board of semiconductor test equipment and its operating method

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Publication number Priority date Publication date Assignee Title
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CN106932700A (en) * 2017-03-31 2017-07-07 深圳市芯思杰智能物联网技术有限公司 The opto-electronic device DC performance test system of transistor outline package
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