KR20120045534A - 발광소자 - Google Patents

발광소자 Download PDF

Info

Publication number
KR20120045534A
KR20120045534A KR1020100107141A KR20100107141A KR20120045534A KR 20120045534 A KR20120045534 A KR 20120045534A KR 1020100107141 A KR1020100107141 A KR 1020100107141A KR 20100107141 A KR20100107141 A KR 20100107141A KR 20120045534 A KR20120045534 A KR 20120045534A
Authority
KR
South Korea
Prior art keywords
layer
light emitting
semiconductor layer
emitting device
etching stop
Prior art date
Application number
KR1020100107141A
Other languages
English (en)
Inventor
정환희
이상열
송준오
최광기
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020100107141A priority Critical patent/KR20120045534A/ko
Publication of KR20120045534A publication Critical patent/KR20120045534A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

실시 예에 따른 발광소자는, n형 반도체층에 요철 패턴을 형성하는 에칭 공정 시, n형 반도체층의 결 불량에 따라 요철 패턴이 활성층까지 형성되는 것을 방지하기 용이한 구조를 갖도록, 실시 예는, 기판 및 상기 기판 상에 배치되며, 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 활성층을 포함하는 발광구조물을 포함하고, 상기 제1 반도체층 내부에는, 소정 패턴을 가지는 에칭스탑층이 배치된 발광소자를 제공한다.

Description

발광소자{Light Emitting device}
실시 예는 발광소자에 관한 것으로서, 더욱 상세하게는 n형 반도체층에 요철 패턴을 형성하는 에칭 공정 시, n형 반도체층의 결 불량에 따라 요철 패턴이 활성층까지 형성되는 것을 방지하기 용이한 구조를 갖는 발광소자에 관한 것이다.
발광소자의 대표적인 예로, LED(Light Emitting Diode; 발광 다이오드)는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시키는 소자로, 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화 기기 등에 사용되고, 점차 LED의 사용 영역이 넓어지고 있는 추세이다.
보통, 소형화된 LED는 PCB(Printed Circuit Board) 기판에 직접 장착하기 위해서 표면실장소자(Surface Mount Device)형으로 만들어지고 있고, 이에 따라 표시소자로 사용되고 있는 LED 램프도 표면실장소자 형으로 개발되고 있다. 이러한 표면실장소자는 기존의 단순한 점등 램프를 대체할 수 있으며, 이것은 다양한 칼라를 내는 점등표시기용, 문자표시기 및 영상표시기 등으로 사용된다.
이와 같이 LED의 사용 영역이 넓어지면서, 생활에 사용되는 전등, 구조 신호용 전등 등에 요구되는 휘도가 높이지는 바, LED의 발광휘도를 증가시키는 것이 중요하다.
실시 예의 목적은, n형 반도체층에 요철 패턴을 형성하는 에칭 공정 시, n형 반도체층의 결 불량에 따라 요철 패턴이 활성층까지 형성되는 것을 방지하기 용이한 구조를 갖는 발광소자를 제공함에 있다.
실시 예에 따른 발광소자는, 기판 및 상기 기판 상에 배치되며, 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 활성층을 포함하는 발광구조물을 포함하고, 상기 제1 반도체층 내부에는, 소정 패턴을 가지는 에칭스탑층이 배치될 수 있다.
실시 예에 따른 발광소자는, 제1 반도체층 내부에 소정 패턴을 가지는 에칭스탑층을 배치함으로써, 제1 반도체층 상에 요철 패턴을 형성하는 에칭 공정시, 제1 반도체층의 결 불량에 따른 활성층까지의 요철 패턴이 형성되는 에칭스탑층에 의해 방지할 수 있는 이점이 있다.
도 1은 실시 예에 따른 발광소자의 단면을 나타내는 단면도이다.
도 2 내지 도 7은 실시 예에 따른 발광소자의 제조공정을 나타내는 공정순서도이다.
실시 예에 대한 설명에 앞서, 실시 예에서 언급하는 각 층(막), 영역, 패턴, 또는 구조물들의 기판, 각 층(막) 영역, 패드, 또는 패턴들의 "위(on)", "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와, "아래(under)"는 직접(directly)", 또는 "다른 층을 개재하여(indirectly)" 형성되는 모든것을 포함한다. 또한, 각 층의 위, 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서, 각 층의 두께나 크기는 설명의 편의, 및 명확성을 위하여 과장되거나, 생략되거나, 또는 개략적으로 도시되었다. 따라서, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
또한, 실시 예에서 발광소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 발광소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.
도 1은 실시 예에 따른 발광소자의 단면을 나타내는 단면도이다.
도 1을 참조하면, 발광소자(100)는 기판(110) 및 기판(110) 상에 발광구조물(160)을 포함할 수 있다.
기판(110)은 열전도성이 우수한 물질을 이용하여 형성할 수 있으며, 또한 전도성 물질로 형성할 수 있는데, 금속 물질 또는 전도성 세라믹을 이용하여 형성할 수 있다. 기판(110)은 단일층으로 형성될 수 있고, 이중 구조 또는 그 이상의 다중 구조로 형성될 수 있다.
실시 예에서, 기판(110)은 전도성을 갖는 것으로 설명하나, 전도성을 갖지 않을 수도 있으며, 이에 한정을 두지 않는다.
즉, 기판(110)은 예를들어, 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈(Ta), 은(Ag), 백금(Pt), 크롬(Cr) 및 실리콘(Si) 중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 서로 다른 둘 이상의 물질을 적층하여 형성할 수 있다.
이와 같은 기판(110)은 발광소자(100)에서 발생하는 열의 방출을 용이하게 하여 발광소자(100)의 열적 안정성을 향상시킬 수 있다.
기판(110) 상에는 접착층(111)이 적층될 수 있으며, 이에 접착층(111)은 전류 인가중에 전극층(130)의 원자가 전기장에 의해 이동하는 일렉트로마이그레이션(electromigration) 현상을 최소화하기 위해 형성한다. 또한, 접착층(111)은 하부 물질과의 접착력이 우수한 금속 물질을 이용하여 형성하고, 접착층(111) 상부에 확산 방지막(미도시)을 더 형성할 수 있다.
접착층(111)은 접착력이 우수한 금속 물질로, 예를들어 인듐(In), 주석(Sn), 은(Ag), 니오브(Nb), 니켈(Ni), 알루미늄(Au), 구리(Cu) 중 적어도 하나이며, 상기 확산 방지막은 예를들어 백금(Pt), 팔라듐(Pd), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 몰리브덴(Mo), 이리듐(Ir), 로듐(Rh), 탄탈(Ta), 하프늄(Hf), 지르코늄(Zr), 니오브(Nb), 바나듐(V) 중 적어도 하나 또는 둘 이상의 합금을 이용할 수 있다. 따라서, 접착층(111)은 단층 또는 다층 구조로 형성할 수 있다.
접착층(111) 상에는 반사막(120) 및 채널층(140)이 배치될 수 있다.
우선, 반사막(120)은 발광 구조물(160)의 활성층(166)에서 발생한 광 중 일부가 기판(110)으로 향하는 경우, 발광소자(100)의 상부를 향하도록 이를 반사하여 발광소자(100)의 광 추출효율을 향상시킬 수 있다.
반사막(120)은 광반사도가 높은 재질로 형성될 수 있으며, 예를들어 은(Ag), 알루미늄(Al), 백금(Pt), 로듐(Rh) 등이 있다.
전극층(130)은 예를들어, 니켈(Ni), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 탄탈(Ta), 몰리브덴(Mo), 티탄(Ti), 은(Ag), 텅스텐(W), 구리(Cu), 크롬(Cr), 팔라듐(Pd), 바나듐(V), 코발트(Co), 니오브(Nb), 지르코늄(Zr), 산화인듐주석(ITO, Indium Tin Oxide), 알루미늄산화아연(AZO, aluminum zinc oxide), 인듐 아연 산화물(IZO, Indium Zinc Oxide) 중 어느 하나 또는 이들의 합금 형태로 이용할 수 있다.
실시 예에서는, 반사막(120)의 폭은 전극층(130)의 폭보다 작은 것으로 설명하였으나, 이에 한정을 두지 않으며, 반사막(120)과 전극층(130)은 동일한 폭을 가지고 형성될 수 있으며, 반사막(120)과 전극층(130)은 동시 소성 과정을 거쳐 형성되기 때문에 접합력이 우수할 수 있다.
이때, 전극층(130)은 반사막(120) 상에 배치되며, 접착층(111) 상에 배치되는 돌출돌기가 형성될 수 있다.
즉, 전극층(130)의 돌출돌기는 채널층(140)의 일부분을 지지할 수 있도록 하며, 접착층(111)과 결합될 수 있다.
전극층(130)의 외주부 측면에는 채널층(140)이 접하게 형성될 수 있으며, 채널층(140)은 동시 소성되어 형성된 전극층(130)을 드라이에칭(Dry etching)하는 경우 발광구조물(160)까지 에칭되는 것을 방지하는 역할을 한다.
여기서, 채널층(140)은 금속물질 및 절연물질 중 적어도 하나를 포함할 수 있으며, 상기 금속물질인 경우에는 전극층(130)을 이루는 물질보다 전기 전도성이 낮은 물질을 사용하여, 전극층(130)에 인가되는 전원이 채널층(140)으로 인가되지 않도록 할 수 있다.
이러한, 채널층(140)은 예를들어, 티탄(Ti), 니켈(Ni), 백금(Pt), 납(Pb), 로듐(Rh), 이리듐(Ir) 및 텅스텐(W) 중 적어도 하나를 포함하거나, 또는 산화알루미늄(Al2O3), 산화실리콘(SiO2), 질화실리콘(Si3N4), 알루미늄나이트라이드(AlN) 및 산화티탄(TiOx) 중 적어도 하나를 포함하거나, 또는 산화인듐주석(ITO, Indium Tin Oxide), 알루미늄산화아연(AZO, aluminum zinc oxide) 및 인듐 아연 산화물(IZO, Indium Zinc Oxide) 중 적어도 하나를 포함할 수 있다.
이때, 채널층(140)은 금속물질 또는 절연물질을 모두 포함하여 복수 층을 이룰수 있다.
실시 예에서 채널층(140)은 전극층(130)의 외주부 측면에만 접촉되는 것으로 설명하였으나, 반사막(120)의 외주부 측면에도 접촉될 수 있으며, 이에 한정을 두지 않는다.
발광구조물(160)은 전극층(130) 및 채널층(140)에 접하며, 제1 반도체층(162), 활성층(166) 및 제2 반도체층(164)을 포함할 수 있고, 제1 반도체층(162)과 제2 반도체층(164) 사이에 활성층(166)이 개재된 구성으로 이루어질 수 있다.
제1 반도체층(162)은 n형 반도체층으로 구현될 수 있으며, n형 반도체층은 GaN층, AlGaN층, InGAN층 등과 같은 GaN계 화합물 반도체 중 어느 하나로 이루어질 수 있고, n형 도펀트가 도핑될 수 있다.
한편, 제1 반도체층(162) 상부에는 니켈(Ni) 등으로 전극패드(180)가 형성될 수 있고, 전극패드(180)가 형성되지 않은 제1 반도체층(162)의 표면 일부 영역 또는 전체 영역에 대해 소정의 식각 방법으로 광 추출효율을 향상시키기 위한 요철패턴(168)을 형성해 줄 수 있다.
여기서, 전극패드(180)는 요철패턴(168)이 형성되지 않는 평탄한 면에 형성된 것으로 설명하나, 요철패턴(168)이 형성된 상부면에 형성될 수 있으며 이에 한정을 두지 않는다.
제1 반도체층(162)의 아래에는 활성층(166)이 형성될 수 있다. 활성층(166)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(166)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well)로 형성될 수 있다.
따라서, 더 많은 전자가 양자우물층의 낮은 에너지 준위로 모이게 되며, 그 결과 전자와 정공의 재결합 확률이 증가 되어 발광효과가 향상될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
활성층(166) 아래에는 제2 반도체층(164)이 형성될 수 있다. 제2 반도체층(164)은 p형 반도체층으로 구현되어, 활성층(166)에 정공을 주입할 수 있다. 예를 들어 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제2 반도체층(164)과 전극층(130) 사이 즉, 제1 반도체층(162)에 배치된 전극패드(180)과 대응하는 위치의 제2 반도체층(164) 상에 전류제한층(150)이 배치될 수 있다.
또한, 전극층(130)에는 전류제한층(150)에 대응하도록 홈이 형성될 수 있다.
전류제한층(150)은 예를 들어 제1 반도체층(162)이 n형 반도체층으로 구현되는 경우, 전극패드(180)를 통해 제공되는 전자가 전극패드(180)의 하부에만 밀집되는 전류군집현상을 방지할 수 있다.
이러한 전류제한층(150)은 채널층(140)과 동시에 형성될 수 있고, 채널층(140)과 동일한 재질로 형성될 수 있다.
또한, 전류제한층(150)은 단층 또는 복수의 층을 이룰수 있으며, 이에 한정을 두지 않는다.
또한 제2 반도체층(164)의 아래에는 제3 반도체층(미도시)을 형성할 수도 있다. 여기서 제3 반도체층은 n형 반도체층으로 구현될 수 있다.
한편, 상술한 제1 반도체층(162), 활성층(166) 및 제2 반도체층(164)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 상술한 바와는 달리 실시예에서 제1 반도체층(162)이 p형 반도체층으로 구현되고, 제2 반도체층(164)이 n형 반도체층으로 구현될 수 있으며, 이에 한정하지 않는다.
여기서, 제1 반도체층(162)의 내부에는 소정 패턴으로 이루어진 에칭스탑층(170)이 배치될 수 있다.
즉, 에칭스탑층(170)은 격자 패턴, 스트라이프 패턴 또는 닷트(dot) 패턴으로 이루어질 수 있으며, 이에 한정을 두지 않는다.
여기서, 에칭스탑층(170)은 제1 반도체층(162)에 요철패턴(168)을 형성하는 경우, 에칭(etching)에 의해 형성되는 요철패턴(168)이 활성층(166)까지 에칭되는 것을 방지할 수 있다.
에칭스탑층(170)은 알루미늄(Al)을 포함하거나, 또는 알루미늄(Al)로 이루어진 나이트라이드(N) 계열일 수 있으며, 예를들어 AlN, InAlN 등이 있으며, 이에 한정을 두지 않는다.
또한, 에칭스탑층(170)은 투광성 재질을 사용하는 것이 바람직하며, 이는 활성층(166)에서 발생되는 광을 제1 반도체층(162)을 통하여 외부로 투과하기 용이하여 발광효율을 저하시키지 않을 수 있다.
그리고, 에칭스탑층(170)은 제1 반도체층(162)의 전도도보다 낮으며, 제1, 2 반도체층(162, 164) 중 어느 하나의 굴절율보다 낮은 것이 바람직할 것이다.
즉, 에칭스탑층(170)은 전극패드(180)에서 공급되는 전류에 대하여 전류제한층으로 이용될 수 있으며, 굴절율이 낮음으로써 활성층(166)에서 발생되는 광을 확산 및 집중할 수 있는 이점이 있다.
에칭스탑층(170)에 대한 자세한 설명은, 하기에서 기술하기로 한다.
도 2 내지 도 7은 실시 예에 따른 발광소자의 제조공정을 나타내는 공정순서도이다.
도 2를 참조하면, 분리용 기판(101)은 예를들어, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있으며, 도면에 나타내지는 않았으나 분리용 기판(101)과 발광구조물(160) 사이에는 버퍼층(미도시)이 형성될 수 있다.
상기 버퍼층은 예를들어, 3족과 5족 원소가 결합 된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나로 이루어질 수 있으며, 도펀트가 도핑될 수도 있다.
이러한, 분리용 기판(101) 또는 버퍼층(미도시) 위에는 언도프드 반도체(미도시)층이 형성될 수 있으며, 버퍼층(미도시)과 언도프드 반도체층(미도시) 중 어느 한 층 또는 두 층 모두 형성하거나 형성하지 않을 수도 있으며, 이러한 구조에 대해 한정되지는 않는다.
즉, 분리용 기판(101) 상에는 제1 반도체층(162), 활성층(166) 및 제2 반도체층(164)를 포함하는 발광구조물(160)이 배치될 수 있으며, 제1 반도체층(162), 활성층(166) 및 제2 반도체층(164)은 도 1에서 상술한 바와 동일하므로 생략하도록 한다.
이때, 제1 반도체층(162)은 분리용 기판(101) 상에 제1, 2 층(162a, 162b)으로 성장되며, 제1, 2 층(162a, 162b) 사이에 에칭스탑층(170)이 배치될 수 있다.
즉, 분리용 기판(101) 상에는 제1 반도체층(162)의 제1 층(162a)이 성장된 후, 제1 층(162a)상에 에칭스탑층(170)이 배치되고, 에칭스탑층(170) 상에 제2 층(162b)이 성장된다.
이때, 에칭스탑층(170)은 소정 패턴을 가지며, 상기 소정 패턴은 격자 패턴, 스트파이프 패턴 및 닷트(dot) 패턴 중 하나의 패턴을 가질 수 있으며, 이에 한정을 두지 않는다.
또한, 에칭스탑층(170)은 복수 개의 에칭스탑층(172 ~179)을 포함할 수 있으며, 이때 서로 인접한 제1, 2 에칭스탑층(172, 174) 사이의 이격거리(d)는 2 ㎛ 내지 4 ㎛인 것이 바람직할 것이며, 여기서 2 ㎛ 보다 작은 경우 활성층(166)에서 발생되는 광에 대한 발광효율이 낮게되며, 4 ㎛ 보다 큰 경우 제1 반도체층(162)에서 에칭 공정에 의해 형성되는 요철 패턴(168)에 의해 활성층(166)까지 에칭될 수 있으므로, 에칭스탑층(170)의 형성에 대한 필요성이 낮아지게 될 수 있다.
그리고, 에칭스탑층(170)의 두께(b)는 1 ㎚ 내지 1000 ㎚인 것이 바람직할 것이며, 여기서 1 ㎚ 보다 작은 경우 제1 반도체층(162)에서 에칭 공정에 의해 형성되는 요철 패턴(168)과 동일하게 에칭될 수 있으며, 1000 ㎚ 보다 큰 경우 제1 반도체층(162)의 두께 대비 차지하는 두께가 크게 되므로, 정공의 형성이 낮아지게 되어 발광효율이 떨어지게 될 수 있다.
이때, 제1 반도체층(162)의 전체 두께는 2 ㎛ 내지 4 ㎛인 것이 바람직할 것이다.
또한, 에칭스탑층(170)의 길이(w)는 1 ㎛ 내지 3 ㎛인 것이 바람직할 것이며, 1 ㎛ 미만인 경우 에칭스탑층(170)의 형성이 어려우며, 요철 패턴(168) 형성시 에칭 공정에 따라 활성층(166)에 영향을 미치며, 3 ㎛ 보다 큰 경우 발광 효율이 낮아지게 될 수 있다.
에칭스탑층(170)의 형상은 원형 및 다각형 형상 중 어느 하나일 수 있으며, 이에 한정을 두지 않는다.
이렇게, 도 2에서 나타낸 바와 같이, 발광구조물(160)은 분리용 기판(101)에 제1 반도체층(162)의 제1 층(162a)을 성장시킨 후 에칭스탑층(170)을 배치하고, 에칭스탑층(170) 상에 제2 층(162b)을 성장한 후, 활성층(166) 및 제2 반도체층(164)을 성장시켜 형성할 수 있다.
에칭스탑층(170)은 CVD, E-빔(Beam) 및 스퍼터링(Sputtering) 등의 방법에 의해 형성될 수 있다.
도 3을 참조하면, 발광구조물(160)의 제2 반도체층(164) 상에는 채널층(140) 및 전류제한층(150)이 형성될 수 있다.
여기서, 채널층(140) 및 전류제한층(150)은 제2 반도체층(164) 상에 개구가 형성된 마스크(미도시)를 이용하여 600℃이상에서 소성하여 형성될 수 있다.
도 4를 참조하면, 전극층(130)과 반사막(120)을 동시에 형성하는 것을 도시한다. 즉, 전극층(130)과 반사막(120)은 스퍼터링 등의 방법으로 연속적으로 형성하고 동시 소성하여 형성할 수 있다. 이와 같이 전극층(130)과 반사막(120)을 동시에 소성하여 형성하면, 전극층(130)과 반사막(120)의 접착력이 향상될 수 있다.
이때, 전극층(130)은 제2 반도체층(164) 및 전류제한층(150) 상에 배치되며, 전극층(130)은 채널층(140)의 일측 단면 및 상부에 일부분 접촉될 수 있으며, 이에 한정을 두지 않는다.
반사막(120)은 전극층(130)과 접촉되지 않는 배면이 평탄하게 형성될 수 있으며, 요철(미도시)가 형성될 수 있으며, 이에 한정을 두지 않는다.
만약, 반사막(120)의 배면에 상기 요철이 형성되는 경우, 발광구조(160)에서 발생되는 광의 추출 효과를 크게 할 수 있을 것이다.
반사막(120) 및 전극층(130)의 외곽부 영역에 대해 메사 에칭을 수행하게 된다. 메사 에칭은 드라이 에칭(Dry etching)에 의할 수 있으며, 전극층(130)과 반사막(120)이 동시에 에칭되거나, 각각 에칭될 수 있으며, 이에 한정을 두지 않는다.
도 5을 참조하면, 반사막(120) 위에 전도성 기판(110)을 형성할 수 있다. 기판(110)은 접착층(111)에 의해 반사막(120)과 접착될 수 있다.
기판(110)이 형성되면, 기판(110)을 베이스로 위치시킨 후 상술한 분리용 기판(101)을 제거하게 된다. 여기서, 분리용 기판(101)은 물리적 또는/및 화학적 방법으로 제거할 수 있으며, 물리적 방법은 일 예로 LLO(laser lift off) 방식으로 제거할 수 있다.
한편, 도시하지는 않았으나, 분리용 기판(101)의 제거 후 발광 구조물(150)의 위에 배치된 버퍼층(미도시)을 제거해 줄 수 있다. 이때 버퍼층(미도시)은 건식 또는 습식 식각 방법, 또는 연마 공정을 통해 제거할 수 있다.
도 6 및 도 7을 참조하면, 발광구조물(160)의 외곽부 영역에 대해 메사 에칭을 수행하여 채널층(140)의 일부 영역이 노출되도록 할 수 있으며, 실시 예에서는 나타내지 않았으나, 채널층(140)과 발광구조물(160)의 측면에 패시베이션(미도시)이 형성될 수 있으며, 이에 한정을 두지 않는다.
이후, 발광구조물(160)의 제1 반도체층(162)의 표면 일부 영역 또는 전체 영역에 대해 소정의 식각 방법으로 요철 패턴(168)을 형성할 수 있다. 이러한, 제1 반도체층(162)의 표면에 전극패드(180)을 형성할 수 있다.
여기서 요철 패턴(168) 구조는 반드시 형성하지 않을 수도 있으나, 형성하는 경우는 도 7에서 도시한 구조로 한정하지는 않는다.
한편, 형성되는 전극패드(180)는 상술한 전류제한층(150)의 위치에 대응하는 것이 바람직하다. 즉, 전류 제한층(150)이 전극패드(180)의 위치에 대응하도록 형성됨으로써, 전극패드(180)를 통해 제공되는 전자가 전극패드(180)의 하부에만 밀집되는 군집현상을 방지할 수 있다.
실시 예에 따른 발광 소자(100)는 패키지 내에 실장될 수 있으며, 발광 소자가 실장된 발광소자 패키지는 복수개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다.
이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판; 및
    상기 기판 상에 배치되며, 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 활성층을 포함하는 발광구조물;을 포함하고,
    상기 제1 반도체층 내부에는,
    소정 패턴을 가지는 에칭스탑층이 배치된 발광소자.
  2. 제 1 항에 있어서, 상기 에칭스탑층은,
    투광성 재질인 발광소자.
  3. 제 1 항에 있어서, 상기 에칭스탑층의 전도도는,
    상기 제1 반도체층의 전도도보다 낮은 발광소자.
  4. 제 1 항에 있어서, 상기 에칭스탑층의 굴절율은,
    상기 제1, 2 반도체층 중 어느 하나의 굴절율보다 낮은 발광소자.
  5. 제 1 항에 있어서,
    상기 에칭스탑층은,
    동일 선상에 서로 인접한 제1, 2 에칭스탑층;을 포함하고,
    상기 제1, 2 에칭스탑층 사이의 이격거리는,
    2 ㎛ 내지 4 ㎛인 발광소자.
  6. 제 5 항에 있어서, 상기 제1, 2 에칭스탑층의 두께는,
    1 ㎚ 내지 1000 ㎚인 발광소자.
  7. 제 5 항에 있어서, 상기 제1, 2 에칭스탑층의 길이는,
    1 ㎛ 내지 3 ㎛인 발광소자.
  8. 제 5 항에 있어서, 상기 제1, 2 에칭스탑층의 형상은,
    원형 및 다각형 형상 중 어느 하나인 발광소자.
  9. 제 1 항에 있어서, 상기 에칭스탑층은,
    알루미늄(Al)으로 이루어진 나이트라이드(N) 계열인 발광소자.
  10. 제 1 항에 있어서, 상기 제1 반도체층의 두께는,
    2 ㎛ 내지 4 ㎛인 발광소자.
KR1020100107141A 2010-10-29 2010-10-29 발광소자 KR20120045534A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100107141A KR20120045534A (ko) 2010-10-29 2010-10-29 발광소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100107141A KR20120045534A (ko) 2010-10-29 2010-10-29 발광소자

Publications (1)

Publication Number Publication Date
KR20120045534A true KR20120045534A (ko) 2012-05-09

Family

ID=46264979

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100107141A KR20120045534A (ko) 2010-10-29 2010-10-29 발광소자

Country Status (1)

Country Link
KR (1) KR20120045534A (ko)

Similar Documents

Publication Publication Date Title
US10340423B2 (en) Light-emitting device
KR101081135B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR100999733B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101182920B1 (ko) 발광 소자 및 그 제조방법
KR101690508B1 (ko) 발광소자
KR102413447B1 (ko) 발광소자
KR101722630B1 (ko) 발광소자
KR101659738B1 (ko) 발광 소자 제조방법
JP5989318B2 (ja) 半導体発光素子及びその製造方法
KR102164087B1 (ko) 발광소자 및 이를 구비한 발광소자 패키지
KR20120055332A (ko) 발광소자 및 발광소자 패키지
KR20120019750A (ko) 발광 소자
JP2011071340A (ja) 発光素子
KR101745996B1 (ko) 발광소자
KR20120052747A (ko) 발광소자 및 그 제조방법
KR20120045534A (ko) 발광소자
KR20120059910A (ko) 발광소자 및 그 제조방법
KR101710889B1 (ko) 발광 소자
KR101746011B1 (ko) 발광소자
KR101722633B1 (ko) 발광소자의 제조방법
KR20120052745A (ko) 발광 소자 및 발광소자 패키지
KR101710359B1 (ko) 발광소자
KR20160077374A (ko) 전류분산특성이 우수한 발광소자
KR101681573B1 (ko) 발광소자의 제조방법
KR101781051B1 (ko) 발광소자

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination