KR20120045532A - 발광소자 - Google Patents

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엘지이노텍 주식회사
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Abstract

실시 예에 따른 발광소자는, 발광구조물 상에 배치된 제3 반도체층의 저항값을 가변시켜, 제3 반도체층에 배치되는 전극으로부터 인가되는 전류의 군집현상을 방지하기 용이하도록, 실시 예는 기판, 기판, 상기 기판 상에 순차적으로 배치된 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 발광구조물 및 상기 기판 상에 제3 반도체층을 포함하고, 상기 제3 반도체층은, 제1 저항값을 갖는 제1 영역 및 상기 제1 저항값과 다른 제2 저항값을 갖는 제2 영역을 포함하는 발광소자를 제공한다.

Description

발광소자{Light emitting device}
실시 예는 발광소자에 관한 것이다.
발광소자의 대표적인 예로, LED(Light Emitting Diode; 발광 다이오드)는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시키는 소자로, 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화 기기 등에 사용되고, 점차 LED의 사용 영역이 넓어지고 있는 추세이다.
보통, 소형화된 LED는 PCB(Printed Circuit Board) 기판에 직접 장착하기 위해서 표면실장소자(Surface Mount Device)형으로 만들어지고 있고, 이에 따라 표시소자로 사용되고 있는 LED 램프도 표면실장소자 형으로 개발되고 있다. 이러한 표면실장소자는 기존의 단순한 점등 램프를 대체할 수 있으며, 이것은 다양한 칼라를 내는 점등표시기용, 문자표시기 및 영상표시기 등으로 사용된다.
이와 같이 LED의 사용 영역이 넓어지면서, 생활에 사용되는 전등, 구조 신호용 전등 등에 요구되는 휘도가 높이지는 바, LED의 발광휘도를 증가시키는 것이 중요하다.
실시 예는, 발광구조물 상에 배치된 제3 반도체층의 일부 영역의 저항값을 가변시켜, 제3 반도체층에 배치되는 전극으로부터 인가되는 전류의 군집현상을 방지하기 용이한 발광소자를 제공함에 있다.
실시 예에 따른 발광소자는, 기판, 상기 기판 상에 순차적으로 배치된 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 발광구조물 및 상기 기판 상에 제3 반도체층을 포함하고, 상기 제3 반도체층은, 제1 저항값을 갖는 제1 영역 및 상기 제1 저항값과 다른 제2 저항값을 갖는 제2 영역을 포함할 수 있다.
실시 예에 따른 발광소자는, 제1 저항값을 가지는 제3 반도체층 상에 높은 에너지를 가지는 이온(Ion)을 충돌시켜 제3 반도체층의 일부영역을 손상시키므로서, 제1 저항값보다 큰 제2 저항값을 가지는 손상(damage)된 영역을 형성하고, 전극을 배치함으로써, 전극으로부터 인가되는 전류가 제2 저항값을 갖는 영역보다 낮은 제1 저항값을 갖는 영역으로 확산되도록 함으로써, 전류의 군집 현상을 방지할 수 이점이 있다.
도 1은 제1 실시 예에 따른 발광소자를 나타내는 단면도이다.
도 2 내지 도 6은 도 1에 나타낸 발광소자의 제조과정을 나타내는 순서도이다.
도 7은 제2 실시 예에 따른 발광소자를 나타내는 단면도이다.
실시 예에 대한 설명에 앞서, 실시 예에서 언급하는 각 층(막), 영역, 패턴, 또는 구조물들의 기판, 각 층(막) 영역, 패드, 또는 패턴들의 "위(on)", "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와, "아래(under)"는 직접(directly)", 또는 "다른 층을 개재하여(indirectly)" 형성되는 모든것을 포함한다. 또한, 각 층의 위, 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서, 각 층의 두께나 크기는 설명의 편의, 및 명확성을 위하여 과장되거나, 생략되거나, 또는 개략적으로 도시되었다. 따라서, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
또한, 실시 예에서 발광소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 발광소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.
도 1은 제1 실시 예에 따른 발광소자를 나타내는 단면도이다.
도 1에 나타낸 발광소자(100)는 수직형 발광소자를 나타낸 것이며, 도 1을 참조하면, 발광소자(100)는 기판(110), 버퍼층(112), 제1 반도체층(120), 제2 반도체층(140) 및 제1, 2 반도체층(120, 140) 사이에 활성층(130)을 포함하는 발광구조물(B) 및 제3 반도체층(150)을 포함할 수 있다.
기판(110)은 광 투과적 성질 및 전도성을 가지는 물질로, 예를들어 사파이어(Al2O3)와 같은 반도체층과는 다른 이종기판 또는 GaN과 같은 동종기판일 수 있다. 또한, 사파이어(Al2O3) 기판에 비해 열전도성이 큰 실리콘 카바이드(silicon carbide, SiC) 기판일 수 있으나, 이에 한정을 두지 않는다.
즉, 기판(110)은 예를들어, 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN) 및 알루미늄 나이트라이드(AlN) 등으로 형성될 수 있으며, 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈(Ta), 은(Ag), 백금(Pt), 크롬(Cr) 중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 서로 다른 둘 이상의 물질을 적층하여 형성할 수 있다.
또한, 기판(110)은 단일층으로 형성될 수 있고, 이중 구조 또는 그 이상의 다중 구조로 형성될 수 있으며, 이에 한정을 두지 않는다.
기판(110) 상에는 기판(110)과 제1 반도체층(120) 간의 격자 부정합을 완화하는 버퍼층(112)이 위치할 수 있다. 버퍼층(112)은 저온 분위기에서 형성할 수 있으며, AlGaN, GaN, InN, AlN, AlInN, InGaN 및 InAlGaN 과 같은 재질 중 선택할 수 있다.
예를들면, 버퍼층(112)은 AlN, GaN를 포함하여, AlInN/GaN 적층 구조, InxGa1-xN/GaN 적층 구조, AlxInyGa1 -x- yN/InxGa1 - xN/GaN의 적층 구조 등의 구조로 형성될 수 있다.
버퍼층(112) 상에는 반사전극층(C)이 형성될 수 있으며, 반사전극층(C)은 반사막(114) 및 제1 전극(116)을 포함할 수 있으며, 반사막(114)와 제1 전극(116)은 동시 소성 과정을 거쳐 형성되기 때문에 접합력이 우수할 수 있다.
도 1에 나타낸 바와 같이, 반사막(114)과 제1 전극(116)은 폭 및 길이가 동일한 것으로 설명하지만, 폭 및 길이 중 적어도 하나가 상이할 수 있으며 이에 한정을 두지 않는다.
이때, 반사막(114) 및 제1 전극(116)의 외주부 측면에는 채널층(118)이 접하게 형성될 수 있으며, 채널층(118)은 동시 소성되어 형성된 반사막(114)과 제1 전극(116)을 드라이에칭(Dry etching)하는 경우 발광구조물(B)까지 에칭되는 것을 방지하는 역할을 한다.
여기서, 채널층(118)은 금속물질 및 절연물질 중 적어도 하나를 포함할 수 있으며, 상기 금속물질인 경우에는 제1 전극(116)을 이루는 물질보다 전기 전도성이 낮은 물질을 사용하여, 제1 전극(116)에 인가되는 전원이 채널층(118)으로 인가되지 않도록 할 수 있다.
발광구조물(B)은 제1 전극(116) 및 채널층(118) 상에 형성되며, 제1 반도체층(120), 활성층(130) 및 제2 반도체층(140)을 포함할 수 있고, 제1 반도체층(120)과 제2 반도체층(140) 사이에 활성층(130)이 개재된 구성으로 이루어질 수 있다.
제1 반도체층(120)은 활성층(130)에 캐리어(carrier)를 주입하며, 제1 반도체층(120)은 예를 들어, p형 반도체층으로 구현될 수 있는데, p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제1 반도체층(120)상에는 활성층(130)이 형성될 수 있다. 활성층(130)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(130)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well)로 형성될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
제2 반도체층(140)은 활성층(130)에 캐리어(Carrier)를 주입하며, 제2 반도체층(140)은 예를 들어, n형 반도체층으로 구현될 수 있는데, 예를들어, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
언도프트 반도체층은 제2 도전형 반도체층의 결정성 향상을 위해 형성되는 층으로, n형 도펀트가 도핑되지 않아 제2 도전형 반도체층에 비해 현저히 낮은 전기전도성을 갖는 것을 제외하고는 제2 도전형 반도체층과 같다.
또한, 제2 반도체층(140)은 NH3, TMGa, Si와 같은 제2 도펀트를 포함한 사일렌(SiH4) 가스를 공급하여 형성할 수 있으며, 다층막으로 형성할 수 있고, 클래드층이 더 포함될 수 있다.
상술한 제1 반도체층(120), 활성층(130) 및 제2 반도체층(140)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제1 반도체층(120) 및 제2 반도체층(140) 내의 도전형 도펀트의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 복수의 반도체층의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상술한 바와는 달리 제1 반도체층(120)이 n형 반도체층을 포함하고, 제2 반도체층(140)이 p형 반도체층을 포함할 수도 있다. 즉, 제1 반도체층(120)과 제2 반도체층(140)은 활성층(130)을 중심으로 서로 형성되는 위치가 바뀌어도 무방하나, 하기에서는 제1 반도체층(120)이 p형 반도체층을 포함하여 형성되고 기판(110)에 근접하는 것으로 기술한다.
제3 반도체층(150)은 발광구조물(B)과 기판(110) 사이에 배치되며, 제1 반도체층(120)이 p형 반도체층인 경우 n형 반도체층인 것이 바람직하다.
여기서, 제3 반도체층(150)은 제1 저항값을 갖는 제1 영역(미도시) 및 상기 제1 저항값과 다른 제2 저항값을 갖는 제2 영역(미도시)을 포함할 수 있다.
상기 제2 영역은 상기 제1 영역 중 일부분에 플라즈마 방전에 의해 발생된 이온(Ion)으로 충격을 주어 형성되며, 이때 상기 제2 영역은 상기 제1 저항값보다 큰 상기 제2 저항값을 가질 수 있다.
이때, 제3 반도체층(150)의 두께는 10Å 내지 50Å인 것이 바람직하며, 이는 제3 반도체층(150)과 기판(110) 사이에 배치되는 제1 전극(116)이 투광성 재질이므로, 제3 반도체층(150)의 두께가 10Å 미만인 경우 제1 전극(116)과 제3 반도체층 사이에 저항(ohmic) 특성이 높아지므로써 정격 전압이 상승할 수 있으며, 50Å 보다 큰 경우, 활성층(130)에서 발생되는 광에 대한 광추출 효율이 떨어지게 될 수 있다.
여기서, 제3 반도체층(150)은 InGaN 또는 InAs 중 어느 하나일 수 있으며, 이에 한정을 두지 않는다.
즉, 상술한 상기 제2 영역은 상기 제1 영역과 다른 결정성을 갖으며, 제3 반도체층(150)이 InGaN으로 이루어진 경우, 조사되는 이온(Ion)에 의해 InGaN 이 InN 과 GaN 으로 분해될 수 있다.
제2 반도체층(140) 상에는 광추출패턴(148)을 형성한다. 광추출패턴(148)은 랜덤한 형상 및 배열을 갖거나, 특정한 형상 및 배열을 갖도록 형성될 수 있다.
랜덤한 형상을 갖는 광추출패턴(148), 발광 구조물(B)의 상면에 웨트 에칭을 실시하거나, 표면을 연마하는 등의 물리적 방법을 통해 형성될 수 있다.
광추출패턴(148)이 특정한 형상으로 형성되는 경우, 제2 반도체층(140) 상면에 원하는 광추출패턴(148)의 형상에 대응하는 패턴을 포함하는 패턴 마스크를 형성하고, 상기 패턴 마스크를 따라 에칭 공정을 실시함으로써 형성될 수 있다.
다음으로, 제2 반도체층(140) 상에는 제2 전극(142)이 형성될 수 있다. 제2 전극(142)은 소정의 패턴 형상으로 분기될 수 있으며, 이에 대해 한정하지 않는다.
이때, 제2 반도체층(140) 위에 광추출패턴(148)이 형성되므로, 제조 공정에 의해 제2 전극(142)의 상면에도 광추출패턴(148)에 대응하는 패턴이 자연스럽게 형성될 수 있다.
제2 전극(142)은 제2 반도체층(140)의 상면에 접촉될 수 있다. 또한, 제2 전극(142)은 적어도 하나의 패드, 상기 패드에 연결된 적어도 한 가지 형상의 전극 패턴이 동일 또는 상이한 적층 구조로 형성될 수 있다.
제2 전극(142)은 Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru 또는 Au 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
도 2 내지 도 6은 도 1에 나타낸 발광소자의 제조과정을 나타내는 순서도이다.
도 2를 참조하면, 발광소자(100)는 분리용 기판(101) 상에 순차적으로 제2 반도체층(140), 활성층(130) 및 제1 반도체층(120)을 포함하는 발광구조물(B)을 형성할 수 있다.
이때, 분리용 기판(101)은 예를들어, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있으며, 도면에 나타내지는 않았으나 분리용 기판(101)과 발광구조물(B) 사이에는 버퍼층(미도시)이 형성될 수 있다.
이러한 분리용 기판(110) 또는 상기 버퍼층 위에는 언도프드 반도체(미도시)층이 형성될 수 있으며, 상기 버퍼층과 언도프드 반도체층(미도시) 중 어느 한 층 또는 두 층 모두 형성하거나 형성하지 않을 수도 있으며, 이러한 구조에 대해 한정되지는 않는다.
상기 버퍼층은 3족과 5족 원소가 결합 된 형태이거나, 또는 예를들어, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나로 이루어질 수 있으며, 도펀트가 도핑될 수도 있다.
여기서, 제1 반도체층(120) 상에는 제3 반도체층(150)이 형성될 수 있다. 이때, 제1 반도체층(120)은 p형 반도체층인 것으로 설명한다.
즉, 제3 반도체층(150)은 상기 버퍼층과 동일한 재료일 수 있으며, 이에 한정을 두지 않는다.
여기서, 제3 반도체층(150)은 예를들어, InGaN 또는 InAs 중 어느 하나일 수 있으며, 이에 한정을 두지 않는다. 제1 반도체층(120), 활성층(130) 및 제2 반도체층(140) 등 대한 자세한 설명은 도 1에서 상술한 바 생략한다.
도 3을 참조하면, 제3 반도체층(150) 상의 제1 영역(s1) 상에 포토레지스터막(pr)을 형성한 후, 제1 영역(s1) 내부에 포토레지스터막(pr)이 형성되지 않는 제1 영역(s1) 상에 이온(Ion)을 조사한다.
이때, 이온(Ion)이 조사된 제1 영역(s1)은 제1 영역(s1)의 제1 저항값(R1)에서 제2 저항값(R2)을 갖는 제2 영역(s2)으로 변화된다.
즉, 제2 영역(s2)은 이온(Ion)에 의해 충격을 받아 단결정 InGaN에서 InN 및 GaN으로 분해되어 제1 저항값(R1)에서 제2 저항값(R2)으로 변화될 수 있다.
이때, 제2 영역(s2)은 이온(Ion) 주입 방법과는 상이한 이온(Ion) 충격방법에 따라 저항값이 가변되는 것을 알 수 있다.
여기서, 제2 저항값(R2)는 제1 저항값(R1)보다 크며, 전체 저항값(R)은 제1 저항값(R1)에 근사되는 것을 알수 있다.
즉, 하기의 [수학식 1]에 따라 전체 저항값(R)을 산출할 수 있다.
Figure pat00001
여기서, R: 전체 저항값, R1: 제1 영역(s1)의 제1 저항값, R2: 제2 영역(s2)의 제2 저항값이며, 제2 저항값(R2)이 제1 저항값(R1) 보다 매우 큰 경우를 나타낼 수 있다.
예를 들면, 제1 저항값(R1)이 1Ω이고, 제2 저항값(R2)이 10000Ω이라고 가정하면, [수학식 1]에 의해 전체 저항값(R)은 1Ω에 가깝게 될 수 있음을 알 수 있다.
또한, 제2 영역(s2)의 표면 거칠기는 제1 영역(s1)의 표면 거칠기보다 거칠게 형성될 수 있으며 이에 한정을 두지 않으며, 이는 이온(Ion) 손상(demage)에 의해 변화될수 있으며, 전류차단층(Crrent Blocking Layer)의 역할을 수행할 수 있다.
이와 같이, 제2 영역(s2)의 제2 저항값(R2)은 제1 영역(s1)의 제1 저항값(R1) 보다 큰 저항값을 가지게 됨으로써, 하기에서 설명할 반사전극층(C)으로 인가되는 전류가 제2 영역(s2)으로 인가되지 않고, 제1 영역(s1)으로 인가될 수 있다.
도 4를 참조하면, 제3 반도체층(150)의 제1 영역(s1) 상에 채널층(118)이 형성될 수 있으며, 채널층(118)의 내측에 접하는 반사막(114) 및 제1 전극(116)을 포함하는 반사전극층(C)이 동시에 형성될 수 있다.
채널층(118)은 반사막(114)과 제1 전극(116)을 드라이에칭(dry etching) 하는 경우 발광구조물(B)까지 에칭되는 것을 방지할 수 있다.
즉, 반사막(114)과 제1 전극(116)은 스퍼터링 등의 방법으로 연속적으로 형성하고 동시 소성하여 형성할 수 있으며, 반사막(114)과 제1 전극(116)을 동시에 소성하여 형성하면, 반사막(114)과 제1 전극(116)의 접착력이 향상될 수 있다.
여기서, 반사막(114)과 제1 전극(116)은 동일한 폭으로 형성될 수 있으며, 반사막(114)이 제1 전극(116)보다 넓은 폭을 가질수 있으며, 반사막(114)의 반사 특성을 극대화할 수 있게 하여, 발광소자(100)의 외부 양자효율을 개선시킬 수 있다.
도 5를 참조하면, 반사막(114) 및 채널층(118) 상에 기판(110)을 형성할 수 있다. 기판(110)은 버퍼층(112)에 의해 반사막(120) 및 채널층(118)과 접착될 수 있다.
버퍼층(112)은 반사막(120) 및 채널층(118)과 접착이 용이한 본딩 메탈로 이루어질 수 있으며, 접착제로 이루어질 수 있으며, 이에 한정을 두지 않는다.
기판(110)이 형성되면, 기판(110)을 베이스로 위치시킨 후, 상술한 분리용 기판(101)을 제거하게 된다. 여기서, 분리용 기판(101)은 물리적 또는/및 화학적 방법으로 제거할 수 있으며, 물리적 방법은 일예로 LLO(laser lift off) 방식으로 제거할 수 있다.
한편, 분리용 기판(101)의 제거 후, 발광구조물(B)의 위체 배치된 상기 버퍼층을 제거해 줄 수 있으며, 이때 상기 버퍼층은 건식 또는 습식 식각 방법, 또는 연마 공저을 통해 제거할 수 있다.
도 6을 참조하면, 분리용 기판(101)이 제거된, 발광구조물(B)의 제2 반도체층(140) 상에는 광추출패턴(148)을 형성한다. 광추출패턴(148)은 랜덤한 형상 및 배열을 갖거나, 특정한 형상 및 배열을 갖도록 형성될 수 있다.
랜덤한 형상을 갖는 광추출패턴(148), 발광 구조물(B)의 상면에 웨트 에칭을 실시하거나, 표면을 연마하는 등의 물리적 방법을 통해 형성될 수 있다.
광추출패턴(148)이 특정한 형상으로 형성되는 경우, 제2 반도체층(140) 상면에 원하는 광추출패턴(148)의 형상에 대응하는 패턴을 포함하는 패턴 마스크를 형성하고, 상기 패턴 마스크를 따라 에칭 공정을 실시함으로써 형성될 수 있다.
다음으로, 제2 반도체층(140) 상에는 제2 전극(142)이 형성될 수 있다. 제2 전극(142)은 소정의 패턴 형상으로 분기될 수 있으며, 이에 대해 한정하지 않는다.
이때, 제2 반도체층(140) 위에 광추출패턴(148)이 형성되므로, 제조 공정에 의해 제2 전극(142)의 상면에도 광추출패턴(148)에 대응하는 패턴이 자연스럽게 형성될 수 있다.
제2 전극(142)은 제2 반도체층(140)의 상면에 접촉될 수 있다. 또한, 제2 전극(142)은 적어도 하나의 패드, 상기 패드에 연결된 적어도 한 가지 형상의 전극 패턴이 동일 또는 상이한 적층 구조로 형성될 수 있다.
제2 전극(142)은 Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Au, Hf, Pt, Ru 또는 Au 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
이후, 발광구조물(B)의 측면 상에 패시베이션(미도시)을 형성할 수 있으며, 이에 한정을 두지 않는다.
도 7은 제2 실시 예에 따른 발광소자를 나타내는 단면도이다.
도 1에 나타낸 발광소자는 수직형 발광소자이며, 도 7에 나타낸 발광소자는 수평형 발광소자이다.
도 7을 참조하면, 발광소자(200)는 기판(210), 버퍼층(212), 제1 반도체층(220), 제2 반도체층(240) 및 제1, 2 반도체층(220, 240) 사이에 활성층(230)을 포함하는 발광구조물(B1) 및 제3 반도체층(250)을 포함할 수 있다.
기판(210)은 질화물 반도체 단결정을 성장시키기에 적합한 기판으로서, 바람직하게, 사파이어를 포함하는 투명한 재료를 이용하여 형성되며. 예를들어, 사파이어, 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), 실리콘 카바이드(silicon carbide, SiC) 및 알루미늄 나이트라이드(AlN)로 형성될 수 있다.
기판(210) 상에는 기판(210)과 제1 반도체층(220) 간의 격자 부정합을 완화하는 버퍼층(212)이 위치할 수 있다. 버퍼층(212)은 저온 분위기에서 형성할 수 있으며, 예를들어, GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN 과 같은 재질 중 선택할 수 있다.
버퍼층(212) 상에는 제1 반도체층(220)이 형성될 수 있다. 제1 반도체층(220)은 n형 반도체층을 포함하여 형성되어 활성층(230)에 전자를 제공할 수 있으며, 제1 반도체층(220)은 제1 도전형 반도체층으로만 형성되거나, 제1 도전형 반도체층 아래에 언도프트 반도체층(미도시)을 더 포함할 수 있으나, 이에 대해 한정을 두지 않는다.
제1 도전형 반도체층은 예를 들어, n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 언도프트 반도체층은 제1 도전형 반도체층의 결정성 향상을 위해 형성되는 층으로, n형 도펀트가 도핑되지 않아 제1 도전형 반도체층에 비해 낮은 전기전도성을 갖는 것을 제외하고는 제1 도전형 반도체층과 같을 것이다.
따라서, 제1 반도체층(220)에는 활성층(230) 및 제2 반도체층(240)이 순차적으로 적층될 수 있다.
먼저, 활성층(230)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(230)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well)로 형성될 수 있다. 따라서, 더 많은 전자가 양자우물층의 낮은 에너지 준위로 모이게 되며, 그 결과 전자와 정공의 재결합 확률이 증가 되어 발광효과가 향상될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
제2 반도체층(240)은 상술한 활성층(230)에 정공을 주입하며, 제2 반도체층(240)은 예를 들어, p형 반도체층으로 구현될 수 있는데, p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제2 반도체층(240) 상에는 제3 반도체층(250)이 배치되며, 제3 반도체층(250)은 InGaN 또는 InAs 중 어느 하나일 수 있으며, 이에 한정을 두지 않는다. 또한, 제1 저항값을 갖는 제1 영역(미도시) 및 상기 제1 저항값과 다른 제2 저항값을 갖는 제2 영역(미도시)을 포함할 수 있다.
상기 제2 영역은 상기 제1 영역 중 일부분에 플라즈마 방전에 의해 발생된 이온(Ion)으로 충격을 주어 형성되며, 이때 상기 제2 영역은 상기 제1 저항값보다 큰 상기 제2 저항값을 가질 수 있다.
여기서, 제3 반도체층(250)에 대한 자세한 설명은 도 1에서 설명한 바와 동일하므로 설명은 생략하기로 한다.,
제3 반도체층(250) 상에는 투광성 전극층(260)이 형성될 수 있으며, 투광성 전극층(260)의 외측 일면, 즉 제3 반도체층(250)의 상기 제2 영역 상에 니켈(Ni) 등으로 이루어진 제1 전극(270)이 형성될 수 있다.
투광성 전극층(260)은 예를들어, ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있다.
또한, 메사 식각에 의해 외부로 노출된 제1 반도체층(220) 상에는 제2 전극(280)이 형성될 수 있다.
실시 예에 따른 발광 소자는 패키지 내에 실장될 수 있으며, 발광 다이오드발광 소자가 실장된 발광소자 패키지는 복수개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다.
이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광 다이오드발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (14)

  1. 기판;
    상기 기판 상에 순차적으로 배치된 제1 반도체층, 활성층 및 제2 반도체층을 포함하는 발광구조물; 및
    상기 기판 상에 제3 반도체층;을 포함하고,
    상기 제3 반도체층은,
    제1 저항값을 갖는 제1 영역; 및
    상기 제1 저항값과 다른 제2 저항값을 갖는 제2 영역;을 포함하는 발광소자.
  2. 제 1 항에 있어서,
    상기 제1 반도체층은, p형 반도체층이며,
    상기 제3 반도체층은,
    상기 기판과 상기 제1 반도체층 사이에 배치된 발광소자.
  3. 제 2 항에 있어서,
    상기 제3 반도체층과 상기 기판 사이에 반사전극층;을 더 포함하고,
    상기 반사전극층은,
    전극; 및
    상기 기판과 상기 전극 사이에 반사막;을 더 포함하는 발광소자.
  4. 제 3 항에 있어서, 상기 전극은,
    투광성 재질인 발광소자.
  5. 제 3 항에 있어서, 상기 전극은,
    산화인듐주석(ITO, Indium Tin Oxide), 알루미늄산화아연(AZO, aluminum zinc oxide), 인듐 아연 산화물(IZO, Indium Zinc Oxide) 중 어느 하나인 발광소자.
  6. 제 1 항에 있어서,
    상기 제2 반도체층은, p형 반도체층이며,
    상기 제3 반도체층은,
    상기 제2 반도체층 상에 배치된 발광소자.
  7. 제 6 항에 있어서,
    상기 제3 반도체층 상에 전극;을 더 포함하는 발광소자.
  8. 제 7 항에 있어서, 상기 전극은,
    상기 제2 영역 상에 배치되는 발광소자.
  9. 제 7 항에 있어서,
    상기 전극과 상기 제3 반도체층 사이에 투광성 전극;을 더 포함하는 발광소자.
  10. 제 1 항에 있어서, 상기 제3 반도체층은,
    인듐갈륨나이트라이드(InGaN) 또는 인듐비소(InAs)인 발광소자.
  11. 제 1 항에 있어서, 상기 제3 반도체층의 두께는,
    10Å 내지 50Å인 발광소자.
  12. 제 1 항에 있어서, 상기 제1 영역은,
    상기 제2 영역 둘레를 감싸는 발광소자.
  13. 제 1 항에 있어서, 상기 제2 영역은,
    상기 제1 영역의 제1 저항값보다 큰 제2 저항값을 가지는 발광소자.
  14. 제 1 항에 있어서, 상기 제2 영역은,
    원형 또는 다각형 형상인 발광소자.
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