KR20120043867A - Semiconductor package and method of manufacturing the same - Google Patents
Semiconductor package and method of manufacturing the same Download PDFInfo
- Publication number
- KR20120043867A KR20120043867A KR1020100105122A KR20100105122A KR20120043867A KR 20120043867 A KR20120043867 A KR 20120043867A KR 1020100105122 A KR1020100105122 A KR 1020100105122A KR 20100105122 A KR20100105122 A KR 20100105122A KR 20120043867 A KR20120043867 A KR 20120043867A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor chip
- lead
- die paddle
- lead fingers
- semiconductor package
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 칩과 리드를 연결하는데 와이어를 사용하지 않고 반도체 패키지를 구현할 수 있는 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package and a method for manufacturing the same that can be implemented without a wire to connect the semiconductor chip and the lead.
최근, 휴대폰 및 태블릿PC와 같은 모바일 전자기기의 성장에 따라, 크기가 작으면서 성능이 우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에 따라, 반도체 패키지의 개발 방향은 종래의 DIP(Dual In line Package) 형태의 삽입 실장형으로부터 표면 실장형인 QFN(Quad Flat Non-lead), TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array)로 전환되고 있다.Recently, with the growth of mobile electronic devices such as mobile phones and tablet PCs, the demand for semiconductor packages having small size and high performance is increasing. Accordingly, the development direction of the semiconductor package is from the conventional dual in line package (DIP) type insert-mount type to surface mount type quad flat non-lead (QFN), thin small out-line package (TSOP), and thin quad (TQFP). Flat Package) and BGA (Ball Grid Array) are being converted.
특히, QFN 형태를 가지는 반도체 패키지는 외부와 전기적으로 연결하기 위한 리드가 몰드 아래쪽에서 외부로 돌출되어 있지 않으므로, 크기와 무게를 줄일 수 있는 이점이 있다. 일반적으로 QFN 형태를 가지는 반도체 패키지는 반도체 다이를 실장하기 위한 다이 패들, 상기 다이 패들과 이격되고 외부와 전기적으로 연결하기 위한 리드 및 상기 다이 패들에 실장되고 상기 리드와 전기적으로 연결되는 반도체 칩을 포함하며, 상기 반도체 칩과 상기 리드 간에는 도전성 와이어에 의해 전기적으로 연결된다. In particular, the semiconductor package having a QFN shape has an advantage that the lead for electrically connecting with the outside does not protrude from the bottom of the mold to the outside, thereby reducing the size and weight. In general, a semiconductor package having a QFN shape includes a die paddle for mounting a semiconductor die, a lead spaced apart from the die paddle and electrically connected to the outside, and a semiconductor chip mounted on the die paddle and electrically connected to the lead. And electrically connected between the semiconductor chip and the lead by a conductive wire.
상기 도전성 와이어는 금(Au), 알루미늄(Al) 및 구리(Cu)어느 하나 또는 그 합금을 이용하게 되는데, 바람직하게는 금(Au)으로 형성한다. 금은 연성과 전기전도도가 다른 금속에 비해서 높아서, 와이어를 얇게 형성할 수 있으며, 얇게 형성하여도 전기전도도가 높아 와이어 본딩시에 용이하기 때문이다.The conductive wire may use any one of gold (Au), aluminum (Al), and copper (Cu) or an alloy thereof, and is preferably formed of gold (Au). This is because gold has higher ductility and electrical conductivity than other metals, so that a thin wire can be formed.
하지만, 종래의 도전성 와이어를 가지는 반도체 패키지는, 상기한 바와 같이 고가의 재질로 된 와이어를 패키지 공정 전에 미리 제작하거나 또는 구매하여 준비해야 하는 문제점이 있고, 와이어의 연결 공정 및 이후 공정에서 와이어의 연결 불량이 발생할 수 있으므로 반도체 패키지의 수율을 저하시키는 문제점이 있다.However, the conventional semiconductor package having a conductive wire, there is a problem to prepare or purchase a wire made of expensive materials in advance before the packaging process, as described above, the connection of the wire in the wire connection process and subsequent steps Since defects may occur, there is a problem of lowering the yield of the semiconductor package.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 반도체 칩과 리드를 연결하는데 와이어를 사용하지 않고 반도체 패키지를 구현할 수 있는 반도체 패키지를 제공하는 것이다.Accordingly, the technical problem of the present invention was conceived in this respect, and an object of the present invention is to provide a semiconductor package capable of realizing a semiconductor package without using wires to connect a semiconductor chip and a lead.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the semiconductor package.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지는 리드 프레임, 반도체 칩, 리드핑거들 및 몰딩부를 포함한다. 상기 리드 프레임은 다이 패들 및, 상기 다이 패들과 이격되어 일단이 외부로 노출된 리드들을 포함한다. 상기 반도체 칩은 상기 다이 패들 상에 실장된다. 상기 리드핑거들은 상기 리드 프레임이 연장되어, 상기 반도체 칩과 상기 리드들을 전기적으로 연결한다. 상기 몰딩부는 상기 반도체 칩 및 상기 리드핑거들을 몰딩한다. A semiconductor package according to an embodiment for realizing the above object of the present invention includes a lead frame, a semiconductor chip, lead fingers and a molding part. The lead frame includes a die paddle and leads, one end of which is spaced apart from the die paddle and exposed to the outside. The semiconductor chip is mounted on the die paddle. The lead fingers extend the lead frame to electrically connect the semiconductor chip and the leads. The molding part molds the semiconductor chip and the lead fingers.
본 발명의 일 실시예에서, 상기 반도체 칩과 상기 리드핑거들 사이에 위치하는 전도성 물질을 더 포함할 수 있다.In one embodiment of the present invention, the semiconductor chip may further include a conductive material positioned between the lead fingers.
본 발명의 일 실시예에서, 상기 리드핑거들은 상기 반도체 칩 상에 본딩된 상기 전도성 물질과 접촉하도록벤딩된 구조를 가질 수 있다.In one embodiment of the present invention, the lead fingers may have a structure bent to contact the conductive material bonded on the semiconductor chip.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 반도체 패키지의 제조 방법에서, 다이 패들 및, 상기 다이 패들과 이격되어 일단이 외부로 노출된 리드들을 포함하는 리드 프레임을 형성한다. 상기 다이 패들 상에 반도체 칩을 실장한다. 상기 리드 프레임이 연장되어, 상기 반도체 칩과 상기 리드들을 전기적으로 연결하는 리드핑거들을 형성한다. 상기 반도체 칩 및 상기 리드핑거들을 몰딩한다. In a method of manufacturing a semiconductor package according to another exemplary embodiment for realizing the object of the present invention, a die paddle and a lead frame including lead pads spaced apart from the die paddle and exposed to the outside are formed. The semiconductor chip is mounted on the die paddle. The lead frame extends to form lead fingers that electrically connect the semiconductor chip and the leads. The semiconductor chip and the lead fingers are molded.
본 발명의 일 실시예에서, 상기 반도체 칩 상에 전도성 물질을 본딩할 수 있다.In an embodiment of the present invention, a conductive material may be bonded onto the semiconductor chip.
본 발명의 일 실시예에서, 상기 리드핑거들을 형성하는 단계는 상기 반도체 칩 상에 본딩된 상기 전도성 물질과 접촉하도록 상기 리드핑거들을 벤딩할 수 있다.In example embodiments, the forming of the lead fingers may be performed to bend the lead fingers to contact the conductive material bonded on the semiconductor chip.
이와 같은 반도체 패키지 및 이의 제조 방법에 따르면, 반도체 칩과 리드를 전기적으로 연결하는데 와이어를 사용하지 않고 리드 프레임이 연장된 리드핑거들을 사용하므로, 와이어 제작 또는 구매에 드는 비용을 절감할 수 있다. According to such a semiconductor package and a method of manufacturing the same, since leadfingers having an extended lead frame are used to electrically connect the semiconductor chip and the lead, it is possible to reduce the cost of wire fabrication or purchase.
또한, 와이어에 의한 불량이 제거되므로, 반도체 패키지의 생산성을 증가시킬 수 있다.In addition, since defects caused by wires are eliminated, productivity of the semiconductor package can be increased.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a, 도 2b, 도 2c, 도2d, 도 2e 및 도 2f는 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
2A, 2B, 2C, 2D, 2E, and 2F are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 1.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다. As the inventive concept allows for various changes and numerous modifications, the embodiments will be described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. Like reference numerals are used for like elements in describing each drawing. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, the terms "comprise" or "consist of" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the existence or the possibility of addition of numbers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
도 1을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 리드 프레임(130), 반도체 칩(140), 리드핑거들(150) 및 몰딩부(170)를 포함한다. 상기 도 1에 도시된 반도체 패키지(100)는 리드가 몰드 밑에 형성되는QFN(Quad Flat Non-Lead) 타입의 반도체 패키지를 도시하고 있으나, 이에 한정되는 것은 아니다. Referring to FIG. 1, a
상기 리드 프레임(130)은 다이 패들(120) 및, 상기 다이 패들(120)과 이격되어 일단이 외부로 노출된 리드들(110)을 포함한다. 상기 리드 프레임(130)은 다이 패들(120) 및 상기 다이 패들(120)과 제1 방향(D1)으로 이격되고 일단이 외부로 노출된 리드들(110)을 가지고, 상기 리드들(110)은 도시되지는 않았으나 제3 방향(D3)으로 서로 이격되어 나란히 형성된다. 상기 리드 프레임(130)은 상기 반도체 칩(140)과 함께 반도체 패키지를 구성하는 것으로서, 상기 반도체 칩(140)을 지지하는 동시에, 상기 반도체 칩(140)과 외부회로(예, PCB)를 전기적으로 연결시켜 주는 기능을 한다. 상기 리드 프레임(130)은 보통 구리 또는 니켈 합금으로 형성될 수 있다. The
상기 반도체 칩(140)은 상기 리드 프레임(130)의 상기 다이 패들(120) 상에 실장된다. 구체적으로, 상기 반도체 칩(140)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 다이 패들(120)과 마주하여 상기 다이 패들(120) 상에 실장된다. 예를 들면, 상기 반도체 칩(140)은 접착 부재(미도시)를 통해 상기 다이 패들(120)에 부착될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.The
상기 리드핑거들(150)은 상기 리드 프레임(130)이 연장되어, 상기 반도체 칩(140)과 상기 리드들(110)을 전기적으로 연결한다. 상기 리드핑거들(150)은 상기 반도체 칩(140)의 외주변을 따라 나란하게 배열된 상기 리드들(110)에 대응하여 상기 리드 프레임(130)의 일부가 연장되어 형성되고, 상기 리드들(110)과 상기 반도체 칩(140) 사이에 위치하여 전기적 신호의 배선을 제공한다. The
바람직하게는, 상기 리드핑거들(150)은 상기 반도체 칩(140) 상에 본딩된 상기 전도성 물질(160)과 접촉하도록 벤딩된 구조를 가질 수 있다. 또한, 상기 반도체 칩(140)과 상기 리드핑거들(150) 사이에는 전도성 물질(160)이 위치할 수 있다. 구체적으로, 상기 전도성 물질(160)은 상기 반도체 칩(140)의 상면에 배치되고, 상기 리드 프레임(130)의 리드들(110)로부터 제2 방향(D2)으로 연장되어 형성된 상기 리드핑거들(150)은 제1 방향(D1)으로 벤딩되어 상기 반도체 칩(140)의 상면에 배치된 상기 전도성 물질(160)에 본딩된다. Preferably, the
종래 기술에서는, 금(Au)소재 등으로 형성된 와이어가 상기 반도체 칩(140)과 리드들(110)을 전기적으로 연결했는데, 본 발명의 반도체 패키지(100)는 상기 와이어를 사용하지 않고 상기 리드 프레임(130)이 연장된 상기 리드핑거들(150)을 사용하므로, 상기 와이어의 제작 또는 구매에 드는 비용을 절감할 수 있다. 또한, 상기 와이어에 의한 불량이 제거되므로, 반도체 패키지의 생산성을 증가시킬 수 있다.In the related art, a wire formed of gold (Au) material or the like electrically connects the
상기 몰딩부(170)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 반도체 칩(140) 및 상기 리드핑거들(150)을 내부로 몰딩한다. 예를 들면, 상기 몰딩부(170)는 몰딩 수지를 포함하고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.The
도 2a, 도 2b, 도 2c, 도2d, 도 2e 및 도 2f는 도 1에 도시된 반도체 패키지(100)의 제조 방법을 나타내는 단면도들이다.2A, 2B, 2C, 2D, 2E, and 2F are cross-sectional views illustrating a method of manufacturing the
도 2a를 참조하면, 다이 패들(120) 및, 상기 다이 패들(120)과 이격되어 일단이 외부로 노출된 리드들(110)을 포함하는 리드 프레임(130)을 형성한다. 먼저, 리드 프레임(130) 형성을 위한 기판에 선택적인 노광 공정 및 현상 공정을 진행하여 소정의 패턴이 형성된 식각 마스크 패턴(미도시)을 형성한다. 다음으로, 상기 식각 마스크 패턴을 식각 방지막으로 하여 상기 기판을 식각하여 상기 다이 패들(120) 및 리드들(110)을 형성한다. 리드 프레임(130)의 형성은 당업자에게 알려진 바와 같은 프레싱(pressing), 스탬핑(stamping) 또는 에칭(etching)에 의하여 형성될 수 있다.Referring to FIG. 2A, the
도 2b를 참조하면, 상기 다이 패들(120) 상에 반도체 칩(140)을 실장한다. 구체적으로, 상기 반도체 칩(140)의 비활성화면인 하면과 상기 다이 패들(120) 상면이 마주하도록 상기 반도체 칩(140)을 상기 다이 패들(120)에 실장한다. 예를 들면, 상기 반도체 칩(140)은 에폭시 계열의 접착 테이프나 폴리이미드 재질의 접착 테이프를 통해 상기 다이 패들(120)에 부착될 수 있다.Referring to FIG. 2B, the
도 2c를 참조하면, 상기 반도체 칩(140) 상에 전도성 물질(160)을 본딩할 수 있다. 이 경우, 상기 전도성 물질(160)은 상기 리드핑거들(150)의 접착위치를 고려하여, 상기 반도체 칩(140)의 가장자리에 본딩될 수 있다. Referring to FIG. 2C, a
도 2d를 참조하면, 상기 리드 프레임(130)이 연장되어, 상기 반도체 칩(140)과 상기 리드들(110)을 전기적으로 연결하는 리드핑거들(150)을 형성한다. 구체적으로, 상기 리드핑거들(150)은 상기 반도체 칩(140)의 외주변을 따라 나란하게 배열된 상기 리드들(110)에 대응하여 상기 리드 프레임(130)의 일부가 연장되어 형성되고, 상기 리드들(110)과 상기 반도체 칩(140) 사이에 위치하여 전기적 신호의 배선을 제공한다. Referring to FIG. 2D, the
도 2e를 참조하면, 상기 리드핑거들(150)을 형성하는 단계는 상기 반도체 칩(140) 상에 본딩된 상기 전도성 물질(160)과 접촉하도록 상기 리드핑거들(150)을 벤딩할 수 있다. 구체적으로, 상기 전도성 물질(160)은 상기 반도체 칩(140)의 상면에 배치되고, 상기 리드 프레임(130)의 리드들(110)로부터 제2 방향(D2)으로 연장되어 형성된 상기 리드핑거들(150)은 제1 방향(D1)으로 벤딩되어 상기 반도체 칩(140)의 상면에 배치된 상기 전도성 물질(160)에 본딩된다.Referring to FIG. 2E, forming the
도 2f를 참조하면, 상기 반도체 칩(140)의 측부 및 상부와 상기 리드핑거들(150)를 내부로 몰딩하여 상기 반도체 패키지(100)를 형성한다. 상기 몰딩 과정에서 상기 리드들(110)의 측부도 몰딩될 수 있다.Referring to FIG. 2F, the
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand.
본 발명에 따른 반도체 패키지 및 이의 제조 방법은 반도체 칩과 리드를 전기적으로 연결하는데 와이어를 사용하지 않고 리드 프레임이 연장된 리드핑거들을 사용하므로, 와이어 제작 또는 구매에 드는 비용을 절감할 수 있다. Since the semiconductor package and the method of manufacturing the same according to the present invention use leadfingers having extended lead frames instead of wires to electrically connect the semiconductor chip and the lead, it is possible to reduce the cost of wire fabrication or purchase.
또한, 와이어에 의한 불량이 제거되므로, 반도체 패키지의 생산성을 증가시킬 수 있다.In addition, since defects caused by wires are eliminated, productivity of the semiconductor package can be increased.
100: 반도체 패키지 110: 리드들
120: 다이 패들 130: 리드 프레임
140: 반도체 칩 150: 리드핑거들
160: 전도성 물질 170: 몰딩부100: semiconductor package 110: leads
120: die paddle 130: lead frame
140: semiconductor chip 150: lead fingers
160: conductive material 170: molding part
Claims (6)
상기 다이 패들 상에 실장된 반도체 칩
상기 리드 프레임으로부터 연장되어, 상기 반도체 칩과 상기 리드들을 전기적으로 연결하는 리드핑거들
상기 반도체 칩 및 상기 리드핑거들을 몰딩하는 몰딩부를 포함하는 반도체 패키지.A lead frame comprising a die paddle and leads spaced apart from the die paddle and exposed at one end to the outside
A semiconductor chip mounted on the die paddle
Lead fingers extending from the lead frame to electrically connect the semiconductor chip and the leads;
And a molding part molding the semiconductor chip and the lead fingers.
상기 다이 패들 상에 반도체 칩을 실장하는 단계
상기 리드 프레임이 연장되어, 상기 반도체 칩과 상기 리드들을 전기적으로 연결하는 리드핑거들을 형성하는 단계
상기 반도체 칩 및 상기 리드핑거들을 몰딩하는 단계를 포함하는 반도체 패키지의 제조 방법.Forming a lead frame including a die paddle and leads spaced apart from the die paddle, the ends being exposed to the outside
Mounting a semiconductor chip on the die paddle
Extending the lead frame to form lead fingers electrically connecting the semiconductor chip and the leads;
Molding the semiconductor chip and the lead fingers.
상기 반도체 칩 상에 본딩된 상기 전도성 물질과 접촉하도록 상기 리드핑거들을 벤딩하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
The method of claim 5, wherein forming the lead fingers,
Bending the lead fingers into contact with the conductive material bonded on the semiconductor chip.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100105122A KR20120043867A (en) | 2010-10-27 | 2010-10-27 | Semiconductor package and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100105122A KR20120043867A (en) | 2010-10-27 | 2010-10-27 | Semiconductor package and method of manufacturing the same |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20120043867A true KR20120043867A (en) | 2012-05-07 |
Family
ID=46263838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100105122A KR20120043867A (en) | 2010-10-27 | 2010-10-27 | Semiconductor package and method of manufacturing the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20120043867A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130125458A (en) * | 2012-05-09 | 2013-11-19 | 엘지이노텍 주식회사 | Light emitting device package |
-
2010
- 2010-10-27 KR KR1020100105122A patent/KR20120043867A/en not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130125458A (en) * | 2012-05-09 | 2013-11-19 | 엘지이노텍 주식회사 | Light emitting device package |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7646083B2 (en) | I/O connection scheme for QFN leadframe and package structures | |
US9240367B2 (en) | Semiconductor package with cantilever leads | |
US8981575B2 (en) | Semiconductor package structure | |
US7902649B2 (en) | Leadframe for leadless package, structure and manufacturing method using the same | |
US8772089B2 (en) | Chip package structure and manufacturing method thereof | |
TWI574359B (en) | Semiconductor package | |
US20130200507A1 (en) | Two-sided die in a four-sided leadframe based package | |
US20100295160A1 (en) | Quad flat package structure having exposed heat sink, electronic assembly and manufacturing methods thereof | |
US20090206459A1 (en) | Quad flat non-leaded package structure | |
KR20120056624A (en) | Semiconductor package | |
JP5178541B2 (en) | Semiconductor device | |
JP6597499B2 (en) | Semiconductor device and manufacturing method thereof | |
US8471383B2 (en) | Semiconductor package and fabrication method thereof | |
US8587100B2 (en) | Lead frame and semiconductor package using the same | |
US8691630B2 (en) | Semiconductor package structure and manufacturing method thereof | |
US8349655B2 (en) | Method of fabricating a two-sided die in a four-sided leadframe based package | |
US20110062569A1 (en) | Semiconductor device package with down-set leads | |
KR20120043867A (en) | Semiconductor package and method of manufacturing the same | |
JP2007150044A (en) | Semiconductor device | |
JP4994883B2 (en) | Resin-sealed semiconductor device | |
KR101115586B1 (en) | Semiconductor package and method of manufacturing the same | |
JP2013062549A (en) | Semiconductor device manufacturing method | |
US8980690B1 (en) | Lead frame based semiconductor device with routing substrate | |
US20170194235A1 (en) | Lead frame and semiconductor package structure | |
KR20120121251A (en) | Semiconductor package and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
WITN | Withdrawal due to no request for examination |