KR101115586B1 - Semiconductor package and method of manufacturing the same - Google Patents

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KR101115586B1
KR101115586B1 KR1020100118247A KR20100118247A KR101115586B1 KR 101115586 B1 KR101115586 B1 KR 101115586B1 KR 1020100118247 A KR1020100118247 A KR 1020100118247A KR 20100118247 A KR20100118247 A KR 20100118247A KR 101115586 B1 KR101115586 B1 KR 101115586B1
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문승현
이희봉
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하나 마이크론(주)
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Abstract

PURPOSE: A semiconductor package and a method of manufacturing the same are provided to increase radiation efficiency by extending a conductive lead frame. CONSTITUTION: A first semiconductor unit(200) comprises a first lead frame(210), a first semiconductor chip(220), and a first wire(230). The first semiconductor chip is mounted on a first die paddle(212) of the first lead frame. A second semiconductor unit(300) comprises a second lead frame(310), a second semiconductor chip(320), and a second wire(330). The second semiconductor chip is mounted on a second die paddle(312) of the second lead frame. A molding unit(400) molds the first semiconductor chip, a first wire, a second semiconductor chip, and the second wire.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 실장 밀도를 높일 수 있으며, 와이어의 접촉 불량을 감소시켜 수율을 향상시킬 수 있는 반도체 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package and a method for manufacturing the same, which can increase the mounting density and improve the yield by reducing the contact failure of the wire.

최근, 휴대폰 및 태블릿 PC와 같은 모바일 전자기기의 성장에 따라, 크기가 작으면서 성능이 우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에 따라, 반도체 패키지의 개발 방향은 종래의 DIP(Dual In line Package) 형태의 삽입 실장형으로부터 QFN(Quad Flat Non-lead) 형태의 표면 실장형으로 전환되고 있다.Recently, with the growth of mobile electronic devices such as mobile phones and tablet PCs, demand for semiconductor packages having small size and high performance has increased. Accordingly, the development direction of the semiconductor package has been shifted from the conventional DIP (Dual In line Package) insert mounting type to QFN (Quad Flat Non-lead) surface mounting type.

QFN 형태를 가지는 반도체 패키지는 외부와 전기적으로 연결하기 위한 리드가 몰드 아래쪽에서 외부로 돌출되어 있지 않으므로, 크기가 작다는 이점이 있고, 일반적으로, QFN 형태를 가지는 반도체 패키지에서 고용량화 및 다기능화된 반도체 패키지에 대한 요구를 충족시키기 위해 복수의 반도체 칩들이 하나의 다이 패들 상에 적층되고, 각각의 반도체 칩들과 리드가 와이어들에 의해 전기적으로 연결된다.The semiconductor package having the QFN shape has the advantage of being small in size since the lead for electrically connecting with the outside does not protrude from the bottom of the mold. A plurality of semiconductor chips are stacked on one die paddle to meet the demand for a package, and each of the semiconductor chips and leads are electrically connected by wires.

하지만, 최근에는 적층된 반도체 칩들의 두께가 작아지고 있으며, 이에 따라, 반도체 칩들에 각각 연결된 와이어들이 서로 접촉하여 단락(short)되거나 와이어가 반도체 칩 또는 리드로부터 떨어지는 문제점이 있다.However, recently, the thickness of stacked semiconductor chips has been reduced, and accordingly, there is a problem in that wires respectively connected to the semiconductor chips are shorted by contact with each other or the wires fall from the semiconductor chips or leads.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 반도체 칩의 실장 밀도를 증가시킬 수 있고, 수율을 향상시킬 수 있는 반도체 패키지를 제공하는 것이다.Accordingly, the technical problem of the present invention was conceived in this respect, and an object of the present invention is to provide a semiconductor package capable of increasing the mounting density of the semiconductor chip and improving the yield.

본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the semiconductor package.

상기한 본 발명의 목적을 실현하기 위한 일실시예에 따른 반도체 패키지는 제1 반도체 유닛, 제2 반도체 유닛 및 몰딩부를 포함한다. 상기 제1 반도체 유닛은 제1 다이 패들 및 상기 제1 다이 패들과 제1 방향으로 이격되며 일단이 외부로 노출된 제1 리드를 포함하는 제1 리드 프레임, 상기 제1 다이 패들 상에 실장된 제1 반도체 칩, 및 상기 제1 반도체 칩과 상기 제1 리드를 연결하는 제1 와이어를 포함한다. 상기 제2 반도체 유닛은 상기 제1 방향에 수직한 제2 방향으로 상기 제1 반도체 유닛과 마주하고, 제2 다이 패들 및 상기 제2 다이 패들과 상기 제1 방향으로 이격되고 상기 제1 방향으로 연장된 제1 부분 및 상기 제1 부분으로부터 상기 제2 방향으로 연장된 제2 부분을 가지며 일단이 외부로 노출된 제2 리드를 포함하는 제2 리드 프레임, 상기 제2 다이 패들 상에 실장된 제2 반도체 칩, 및 상기 제2 반도체 칩과 상기 제2 리드를 연결하는 제2 와이어를 포함한다. 상기 몰딩부는 상기 제1 리드 프레임 및 상기 제2 리드 프레임 사이에 형성되어 상기 제1 반도체 칩, 상기 제1 와이어, 상기 제2 반도체 칩 및 상기 제2 와이어를 몰딩한다.A semiconductor package according to an embodiment for realizing the above object of the present invention includes a first semiconductor unit, a second semiconductor unit, and a molding part. The first semiconductor unit may include a first lead frame including a first die paddle and a first lead spaced apart from the first die paddle in a first direction and having one end exposed to the outside, and a first lead pad mounted on the first die paddle. And a first wire connecting the first semiconductor chip and the first lead. The second semiconductor unit faces the first semiconductor unit in a second direction perpendicular to the first direction, and is spaced apart from the second die paddle and the second die paddle in the first direction and extends in the first direction. A second lead frame having a first portion and a second portion extending from the first portion in the second direction, the second lead having one end exposed to the outside, a second mounted on the second die paddle And a second wire connecting the second semiconductor chip and the second lead. The molding part is formed between the first lead frame and the second lead frame to mold the first semiconductor chip, the first wire, the second semiconductor chip, and the second wire.

본 발명의 일 실시예에서, 상기 제1 부분이 상기 제1 방향으로 연장된 길이는 상기 제1 리드가 상기 제1 방향으로 연장된 길이보다 길 수 있다.In one embodiment of the present invention, the length of the first portion extending in the first direction may be longer than the length of the first lead extending in the first direction.

본 발명의 일 실시예에서, 상기 제2 부분은 상기 제1 부분의 가장자리로부터 연장될 수 있다.In one embodiment of the invention, the second portion may extend from an edge of the first portion.

본 발명의 일 실시예에서, 상기 제2 부분이 상기 제2 방향으로 연장된 높이는 상기 제1 리드의 높이, 상기 제1 와이어가 형성된 영역의 높이, 상기 제1 부분의 높이 및 상기 제2 와이어가 형성된 영역의 높이를 합친 높이보다 클 수 있다.In one embodiment of the present invention, the height of the second portion extending in the second direction is the height of the first lead, the height of the region where the first wire is formed, the height of the first portion and the second wire The height of the formed region may be greater than the combined height.

본 발명의 일 실시예에서, 상기 제2 부분의 단부는 상기 제1 리드의 측면과 마주할 수 있다.In one embodiment of the invention, the end of the second portion may face the side of the first lead.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 반도체 패키지의 제조 방법에서, 제1 다이 패들 및 상기 제1 다이 패들과 제1 방향으로 이격되며 일단이 외부로 노출된 제1 리드를 포함하는 제1 리드 프레임이 형성되고, 상기 제1 다이 패들 상에 제1 반도체 칩이 실장되며, 상기 제1 반도체 칩과 상기 제1 리드가 제1 와이어로 와이어 본딩되어 제1 반도체 유닛이 형성된다. 제2 다이 패들 및 상기 제2 다이 패들과 상기 제1 방향으로 이격되고 상기 제1 방향으로 연장된 제1 부분 및 상기 제1 부분으로부터 상기 제1 방향과 수직한 제2 방향으로 연장된 제2 부분을 가지며 일단이 외부로 노출된 제2 리드를 포함하는 제2 리드 프레임이 형성되고, 상기 제2 다이 패들 상에 제2 반도체 칩이 실장되며, 상기 제2 반도체 칩과 상기 제2 리드가 제2 와이어로 와이어 본딩되어 제2 반도체 유닛이 형성된다. 상기 제1 반도체 유닛과 상기 제2 방향으로 마주하도록 상기 제2 반도체 유닛이 배치된다. 상기 제1 반도체 칩, 상기 제1 와이어, 상기 제2 반도체 칩 및 상기 제2 와이어가 몰딩된다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor package including a first die paddle and a first lead spaced apart from the first die paddle in a first direction and having one end exposed to the outside. A first lead frame is formed, a first semiconductor chip is mounted on the first die paddle, and the first semiconductor chip and the first lead are wire-bonded with a first wire to form a first semiconductor unit. A second portion of the second paddle and the second die paddle spaced in the first direction and extending in the first direction and a second portion extending in the second direction perpendicular to the first direction from the first portion And a second lead frame including a second lead whose one end is exposed to the outside, a second semiconductor chip is mounted on the second die paddle, and the second semiconductor chip and the second lead are second to each other. The second semiconductor unit is formed by wire bonding with wires. The second semiconductor unit is disposed to face the first semiconductor unit in the second direction. The first semiconductor chip, the first wire, the second semiconductor chip and the second wire are molded.

본 발명의 일 실시예에서, 전에칭(full etching) 방식으로 상기 제1 다이 패들 및 상기 제1 리드가 동일한 높이를 가지도록 상기 제1 리드 프레임이 형성됨으로써 상기 제1 반도체 유닛이 형성될 수 있다.In an embodiment of the present disclosure, the first semiconductor unit may be formed by forming the first lead frame such that the first die paddle and the first lead have the same height in a full etching manner. .

본 발명의 일 실시예에서, 반에칭(half etching) 방식으로 상기 제1 부분이 상기 제2 다이 패들과 동일한 높이를 가지고 상기 제2 부분이 상기 제1 부분보다 높은 높이를 가지도록 상기 제2 리드 프레임이 형성됨으로써 상기 제2 반도체 유닛이 형성될 수 있다.In one embodiment of the present invention, the second lead such that the first portion has the same height as the second die paddle and the second portion has a height higher than the first portion in a half etching manner. The second semiconductor unit may be formed by forming a frame.

이와 같은 반도체 패키지 및 이의 제조 방법에 따르면, 하나의 반도체 패키지에 복수의 반도체 칩들을 실장하므로, 반도체 칩들의 실장 밀도를 증가시킬 수 있다.According to such a semiconductor package and a manufacturing method thereof, since a plurality of semiconductor chips are mounted in one semiconductor package, the mounting density of the semiconductor chips can be increased.

또한, 도전성의 리드 프레임을 연장함으로써 방열 효율을 증가시킬 수 있다.In addition, the heat dissipation efficiency can be increased by extending the conductive lead frame.

또한, 인접한 와이어들끼리의 접촉을 방지하여 와이어에 의한 불량이 제거되므로, 반도체 패키지의 수율을 향상시킬 수 있다.In addition, since the defects caused by the wires are eliminated by preventing the contact between adjacent wires, the yield of the semiconductor package can be improved.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a, 도 2b, 도 2c, 도 2d 및 도 2e는 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
2A, 2B, 2C, 2D, and 2E are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 1.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다. As the inventive concept allows for various changes and numerous modifications, the embodiments will be described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "consist of" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present disclosure does not exclude the existence or the possibility of addition of numbers, steps, operations, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 반도체 패키지(100)는 제1 반도체 유닛(200), 제2 반도체 유닛(300) 및 몰딩부(400)를 포함한다. 상기 반도체 패키지(100)는 리드가 몰드 밑에 형성되는 QFN(Quad Flat Non-Lead) 타입의 반도체 패키지일 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 1, the semiconductor package 100 according to the present exemplary embodiment includes a first semiconductor unit 200, a second semiconductor unit 300, and a molding part 400. The semiconductor package 100 may be a quad flat non-lead (QFN) type semiconductor package in which a lead is formed under a mold, but is not limited thereto.

상기 제1 반도체 유닛(200)은 제1 리드 프레임(210), 제1 반도체 칩(220) 및 제1 와이어들(230)을 포함한다.The first semiconductor unit 200 includes a first lead frame 210, a first semiconductor chip 220, and first wires 230.

상기 제1 리드 프레임(210)은 제1 다이 패들(212) 및 상기 제1 다이 패들(212)과 제1 방향으로 이격되고 상기 제1 다이 패들(212)과 실질적으로 동일한 높이를 가지며 일단이 외부로 노출된 제1 리드들(214)을 가진다. 상기 리드 프레임(210)은 상기 반도체 칩(220)과 함께 반도체 패키지를 구성하는 것으로서, 상기 반도체 칩(220)을 지지하는 동시에, 상기 반도체 칩(220)과 외부회로(예, PCB)를 전기적으로 연결시켜 주는 기능을 한다. 상기 리드 프레임(220)은 구리 또는 니켈 합금과 같은 도전성 물질로 형성될 수 있다.The first lead frame 210 is spaced apart from the first die paddle 212 and the first die paddle 212 in a first direction, has a height substantially equal to that of the first die paddle 212, and has an outer end. Has first leads 214 exposed to. The lead frame 210 constitutes a semiconductor package together with the semiconductor chip 220. The lead frame 210 supports the semiconductor chip 220 and electrically connects the semiconductor chip 220 and an external circuit (eg, a PCB). Function to connect. The lead frame 220 may be formed of a conductive material such as copper or nickel alloy.

상기 제1 반도체 칩(220)은 상기 제1 리드 프레임(210)의 상기제1 다이 패들(212) 상에 실장된다. 구체적으로, 상기 제1 반도체 칩(220)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제1 다이 패들(212)과 마주하여 상기 제1 다이 패들(212) 상에 실장된다. 예를 들면, 상기 제1 반도체 칩(220)은 접착부재(미도시)를 통해 상기 제1 다이 패들(212)에 부착될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.The first semiconductor chip 220 is mounted on the first die paddle 212 of the first lead frame 210. Specifically, the first semiconductor chip 220 has an activation surface on which a circuit pattern is formed and an inactivation surface opposite to the activation surface, and the inactivation surface faces the first die paddle 212 and the first die paddle. Mounted on 212. For example, the first semiconductor chip 220 may be attached to the first die paddle 212 through an adhesive member (not shown), and the adhesive member may be an epoxy having an electrically insulating property. It may be an adhesive tape comprising a material or an adhesive tape comprising a polyimide material.

상기 제1 와이어들(230)은 상기 제1 반도체 칩(220)의 활성화면인 상면과 상기 제1 리드들(214)을 전기적으로 연결한다.The first wires 230 electrically connect the upper surface, which is an activation surface of the first semiconductor chip 220, with the first leads 214.

상기 제2 반도체 유닛(300)은 상기 제1 방향에 수직한 제2 방향으로 상기 제1 반도체 유닛(200)과 마주하고, 제2 리드 프레임(310), 제2 반도체 칩(320) 및 제2 와이어들(330)을 포함한다.The second semiconductor unit 300 faces the first semiconductor unit 200 in a second direction perpendicular to the first direction, and includes a second lead frame 310, a second semiconductor chip 320, and a second Wires 330.

상기 제2 리드 프레임(310)은 제2 다이 패들(312) 및 상기 제2 다이 패들(312)과 제1 방향으로 이격되고 일단이 외부로 노출된 제2 리드들(314)을 가진다.The second lead frame 310 has a second die paddle 312 and second leads 314 spaced apart from the second die paddle 312 in a first direction and one end of which is exposed to the outside.

상기 각각의 제2 리드들(314)은 상기 제1 방향으로 연장되고 상기 제2 다이 패들(312)의 높이와 실질적으로 동일한 제1 높이(H1)를 가진 제1 부분(314a) 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 부분(314a)의 가장자리로부터 연장되어 제2 높이(H2)를 가진 제2 부분(314b)을 가진다. Each of the second leads 314 extends in the first direction and has a first portion 314a and a first height H1 that is substantially equal to the height of the second die paddle 312. Has a second portion 314b extending from an edge of the first portion 314a in a second direction perpendicular to the direction and having a second height H2.

상기 제2 리드들(314)의 제1 부분(314a)이 상기 제1 방향으로 연장된 길이는 상기 제1 리드들(214)이 상기 제1 방향으로 연장된 길이보다 길 수 있다. 또한, 상기 제2 리드들(314)의 제2 부분(314b)이 연장된 상기 제2 높이(H2)는 상기 제1 리드들(214)의 높이, 상기 제1 와이어들(230)이 형성된 영역의 높이, 상기 제1 부분(314a)의 높이 및 상기 제2 와이어들(330)이 형성된 영역의 높이들을 합친 높이보다 크고, 상기 제2 부분(314b)의 단부는 상기 제1 리드들(214)의 측면과 마주하는 것이 바람직하다. 이로써, 상기 마주한 제1 와이어들(230) 및 상기 제2 와이어들(330)의 접촉이 방지되고, 방열 효율이 증가될 수 있다. The length of the first portion 314a of the second leads 314 extending in the first direction may be longer than the length of the first leads 214 extending in the first direction. In addition, the second height H2 from which the second portion 314b of the second leads 314 extends is the height of the first leads 214 and the region where the first wires 230 are formed. Is greater than the sum of the height of the first portion 314a and the height of the region where the second wires 330 are formed, and an end of the second portion 314b is formed by the first leads 214. It is preferable to face the side of the. As a result, contact between the first wires 230 and the second wires 330 may be prevented, and heat dissipation efficiency may be increased.

상기 제2 반도체 칩(320)은 상기 제2 리드 프레임(310)의 상기제2 다이 패들(312) 상에 실장된다. 구체적으로, 상기 제2 반도체 칩(320)은 회로 패턴이 형성된 활성화면 및 상기활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제2 다이 패들(312)과 마주하여 상기 제2 다이 패들(312) 상에 실장된다. 예를 들면, 상기 제2 반도체 칩(320)은 접착 부재(미도시)를 통해 상기 제2 다이 패들(312)에 실장될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.The second semiconductor chip 320 is mounted on the second die paddle 312 of the second lead frame 310. Specifically, the second semiconductor chip 320 has an activation surface on which a circuit pattern is formed and an inactivation surface opposite to the activation surface, and the inactivation surface faces the second die paddle 312 and the second die paddle. 312 is mounted on. For example, the second semiconductor chip 320 may be mounted on the second die paddle 312 through an adhesive member (not shown), and the adhesive member may be an epoxy having an electrically insulating property. It may be an adhesive tape comprising a material or an adhesive tape comprising a polyimide material.

상기 제2 와이어들(330)은 상기 제2 반도체 칩(320)의 활성화면인 상면과 상기 제2 리드들(314)을 전기적으로 연결한다. 상기 제2 와이어들(330)은 상기 제2 리드들(314)의 상기 제1 부분(314a) 또는 상기 제2 부분(314b)에 연결될 수 있다.The second wires 330 electrically connect the upper surface, which is an activation surface of the second semiconductor chip 320, with the second leads 314. The second wires 330 may be connected to the first portion 314a or the second portion 314b of the second leads 314.

상기 몰딩부(440)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제1 반도체 칩(220), 상기 제1 와이어들(230), 상기 제2 반도체 칩(320) 및 상기 제2 와이어들(330)을 내부로 몰딩한다. 예를 들면, 상기 몰딩부(400)는 몰딩 수지를 포함하고, 상기 몰딩 수지로는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다. 상기 몰딩부(400)는 상기 제1 다이 패들(212)과 상기 제1 리드들(214) 사이의 공간, 상기 제2 다이 패들(312)과 상기 제1 리드들(314) 사이의 공간 및상기 제1 리드들(214)과 상기 제2 리드들(314)의 제2 부분(314b) 사이의 공간에 더 형성될 수 있다.The molding part 440 may include the first semiconductor chip 220, the first wires 230, the second semiconductor chip 320, and the second wires in order to prevent internal damage from an external environment. 330 is molded into the interior. For example, the molding part 400 may include a molding resin, and the molding resin may be an epoxy molding compound (EMC). The molding part 400 may include a space between the first die paddle 212 and the first leads 214, a space between the second die paddle 312 and the first leads 314, and the It may be further formed in the space between the first leads 214 and the second portion 314b of the second leads 314.

도 2a, 도 2b, 도 2c, 도 2d 및 도 2e는 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.2A, 2B, 2C, 2D, and 2E are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 1.

도 2a를 참조하면, 상기 제1 다이 패들(212) 및 상기 제1 다이 패들(212)과 제1 방향으로 이격되며 일단이 외부로 노출된 상기 제1 리드들(214)을 가지는 제1 리드 프레임(210)을 형성하고, 상기 제1 다이 패들(212) 상에 상기 제1 반도체 칩(220)을 실장하며, 상기 제1 반도체 칩(220)과 상기 제1 리드들(214)을 상기 제1 와이어들(230)로 와이어 본딩하여 상기 제1 반도체 유닛(200)을 형성한다.Referring to FIG. 2A, a first lead frame having the first die paddle 212 and the first leads 214 spaced apart in a first direction from the first die paddle 212 in a first direction and having one end exposed to the outside Forming a 210, mounting the first semiconductor chip 220 on the first die paddle 212, and mounting the first semiconductor chip 220 and the first leads 214 on the first die paddle 212. The first semiconductor unit 200 is formed by wire bonding the wires 230.

도 2b를 참조하면, 상기 제2 다이 패들(312) 및 상기 제2 다이 패들(312)과 제1 방향으로 이격되며 일단이 외부로 노출된 상기 제2 리드들(314)을 가지는 제2 리드 프레임(310)을 형성한다. 상기 각각의 제2 리드들(314)은, 상기 제1 방향으로 상기 제1 리드들(214)보다 길게 연장되고 상기 제2 다이 패들(312)의 높이와 실질적으로 동일한 제1 높이(H1)를 가진 제1 부분(314a) 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 부분(314a)로부터 연장되어 제2 높이(H2)를 가진 제2 부분(314b)을 가진다. 예를 들면, 반에칭(half etching) 방식으로 상기 제1 부분(314a)이 상기 제2 다이 패들(312)과 동일한 제1 높이(H1)를 가지고 상기 제2 부분(314b)이 상기 제1 부분(314a)보다 높은 제2 높이(H2)를 가지도록 상기 제2 리드 프레임(310)을 형성할 수 있다.Referring to FIG. 2B, a second lead frame having the second die paddle 312 and the second leads 314 spaced apart from the second die paddle 312 in a first direction and having one end exposed to the outside. 310 is formed. Each of the second leads 314 extends longer than the first leads 214 in the first direction and has a first height H1 that is substantially the same as the height of the second die paddle 312. And a second portion 314b having a second height H2 extending from the first portion 314a in a second direction perpendicular to the first direction. For example, the first portion 314a has the same first height H1 as the second die paddle 312 in a half etching manner, and the second portion 314b has the first portion. The second lead frame 310 may be formed to have a second height H2 higher than 314a.

도 2c를 참조하면, 상기 제2 다이 패들(312) 상에 상기 제2 반도체 칩(320)을 실장하고, 상기 제2 반도체 칩(320)과 상기 제2 리드들(314)을 상기 제2 와이어들(330)로 와이어 본딩하여 상기 제2 반도체 유닛(200)을 형성한다.Referring to FIG. 2C, the second semiconductor chip 320 is mounted on the second die paddle 312, and the second semiconductor chip 320 and the second leads 314 are connected to the second wire. The second semiconductor unit 200 is formed by wire bonding with the fields 330.

도 2d를 참조하면, 상기 제1 반도체 유닛(200)과 상기 제2 반도체 유닛(300)이 상기 제2 방향으로 서로 마주하도록 상기 제1 반도체 유닛(200)과 상기 제2 반도체 유닛(300)을 배치한다. 구체적으로, 상기 제1 반도체 칩(220) 및 상기제2 반도체 칩(320)이 서로마주보고, 상기 각각의 제2 리드들(314)에 포함된 제2 부분(314b)의 단부가 상기 제1 리드들(214)의 측면과 마주보도록 상기 제1 반도체 유닛(200)과 상기 제2 반도체 유닛(300)을 배치한다.Referring to FIG. 2D, the first semiconductor unit 200 and the second semiconductor unit 300 are disposed such that the first semiconductor unit 200 and the second semiconductor unit 300 face each other in the second direction. To place. Specifically, the first semiconductor chip 220 and the second semiconductor chip 320 face each other, and an end portion of the second portion 314b included in each of the second leads 314 is the first portion. The first semiconductor unit 200 and the second semiconductor unit 300 are disposed to face side surfaces of the leads 214.

도 2e를 참조하면, 상기 제1 리드 프레임(210) 및 상기 제2 리드 프레임(310) 사이에 상기 몰딩부(400)를 형성하여 상기 제1 반도체 칩(220), 상기 제1 와이어들(230), 상기 제2 반도체 칩(320) 및 상기 제2 와이어들(330)을 내부로 몰딩한다.Referring to FIG. 2E, the molding part 400 is formed between the first lead frame 210 and the second lead frame 310 to form the first semiconductor chip 220 and the first wires 230. ), The second semiconductor chip 320 and the second wires 330 are molded therein.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

본 발명에 따른 반도체 패키지 및 이의 제조 방법은 하나의 반도체 패키지에 복수의 반도체 칩들을 실장하므로, 반도체 칩들의 실장 밀도를 증가시킬 수 있다. Since the semiconductor package and the manufacturing method thereof according to the present invention mount a plurality of semiconductor chips in one semiconductor package, it is possible to increase the mounting density of the semiconductor chips.

또한, 도전성의 리드 프레임을 연장함으로써 방열 효율을 증가시킬 수 있다.In addition, the heat dissipation efficiency can be increased by extending the conductive lead frame.

또한, 인접한 와이어들끼리의 접촉을 방지하여 와이어에 의한 불량이 제거되므로, 반도체 패키지의 수율을 향상시킬 수 있다.In addition, since the defects caused by the wires are eliminated by preventing the contact between adjacent wires, the yield of the semiconductor package can be improved.

100: 반도체 패키지 200, 300: 반도체 유닛
210, 310: 리드 프레임 212, 312: 다이 패들
214, 314: 리드 220, 320: 반도체 칩
230, 330: 와이어 400: 몰딩부 100: semiconductor package 200, 300: semiconductor unit
210, 310: lead frame 212, 312: die paddle
214, 314: lead 220, 320: semiconductor chip
230, 330: wire 400: molding part

Claims (8)

제1 다이 패들 및 상기 제1 다이 패들과 제1 방향으로 이격되며 일단이 외부로 노출된 제1 리드를 포함하는 제1 리드 프레임, 상기 제1 다이 패들 상에 실장된 제1 반도체 칩, 및 상기 제1 반도체 칩과 상기 제1 리드를 연결하는 제1 와이어를 포함하는 제1 반도체 유닛;
상기 제1 방향에 수직한 제2 방향으로 상기 제1 반도체 유닛과 마주하고, 제2 다이 패들 및 상기 제2 다이 패들과 상기 제1 방향으로 이격되고 상기 제1 방향으로 연장된 제1 부분 및 상기 제1 부분으로부터 상기 제2 방향으로 연장된 제2 부분을 가지며 일단이 외부로 노출된 제2 리드를 포함하는 제2 리드 프레임, 상기 제2 다이 패들 상에 실장된 제2 반도체 칩, 및 상기 제2 반도체 칩과 상기 제2 리드를 연결하는 제2 와이어를 포함하는 제2 반도체 유닛; 및
상기 제1 리드 프레임 및 상기 제2 리드 프레임 사이에 형성되어 상기 제1 반도체 칩, 상기 제1 와이어, 상기 제2 반도체 칩 및 상기 제2 와이어를 몰딩하는 몰딩부를 포함하는 반도체 패키지.A first lead frame including a first die paddle and a first lead spaced apart from the first die paddle in a first direction and having one end exposed to the outside, a first semiconductor chip mounted on the first die paddle, and the A first semiconductor unit including a first wire connecting a first semiconductor chip and the first lead;
A first portion facing the first semiconductor unit in a second direction perpendicular to the first direction, spaced in the first direction from the second die paddle and the second die paddle, and extending in the first direction; and A second lead frame having a second portion extending from the first portion in the second direction, the second lead frame including a second lead exposed at an outside thereof, a second semiconductor chip mounted on the second die paddle, and the second lead frame; A second semiconductor unit including a second semiconductor chip and a second wire connecting the second lead; And
And a molding part formed between the first lead frame and the second lead frame to mold the first semiconductor chip, the first wire, the second semiconductor chip, and the second wire. 제1항에 있어서, 상기 제1 부분이 상기 제1 방향으로 연장된 길이는 상기 제1 리드가 상기 제1 방향으로 연장된 길이보다 긴 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein a length of the first portion extending in the first direction is longer than a length of the first lead extending in the first direction. 제2항에 있어서, 상기 제2 부분은 상기 제1 부분의 가장자리로부터 연장되는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 2, wherein the second portion extends from an edge of the first portion. 제3항에 있어서, 상기 제2 부분이 상기 제2 방향으로 연장된 높이는 상기 제1 리드의 높이, 상기 제1 와이어가 형성된 영역의 높이, 상기 제1 부분의 높이 및 상기 제2 와이어가 형성된 영역의 높이를 합친 높이보다 큰 것을 특징으로 하는 반도체 패키지.The height of the first lead, the height of the region where the first wire is formed, the height of the first portion, and the region where the second wire is formed. A semiconductor package, characterized in that greater than the height of the combined height. 제4항에 있어서, 상기 제2 부분의 단부는 상기 제1 리드의 측면과 마주하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 4, wherein an end portion of the second portion faces a side of the first lead. 제1 다이 패들 및 상기 제1 다이 패들과 제1 방향으로 이격되며 일단이 외부로 노출된 제1 리드를 포함하는 제1 리드 프레임을 형성하고, 상기 제1 다이 패들 상에 제1 반도체 칩을 실장하며, 상기 제1 반도체 칩과 상기 제1 리드를 제1 와이어로 와이어 본딩하여 제1 반도체 유닛을 형성하는 단계;
제2 다이 패들 및 상기 제2 다이 패들과 상기 제1 방향으로 이격되고 상기 제1 방향으로 연장된 제1 부분 및 상기 제1 부분으로부터 상기 제1 방향과 수직한 제2 방향으로 연장된 제2 부분을 가지며 일단이 외부로 노출된 제2 리드를 포함하는 제2 리드 프레임을 형성하고, 상기 제2 다이 패들 상에 제2 반도체 칩을 실장하며, 상기 제2 반도체 칩과 상기 제2 리드를 제2 와이어로 와이어 본딩하여 제2 반도체 유닛을 형성하는 단계;
상기 제1 반도체 유닛과 상기 제2 방향으로 마주하도록 상기 제2 반도체 유닛을 배치하는 단계; 및
상기 제1 반도체 칩, 상기 제1 와이어, 상기 제2 반도체 칩 및 상기 제2 와이어를 몰딩하는 단계를 포함하는 반도체 패키지의 제조 방법.Forming a first lead frame including a first die paddle and a first lead spaced apart from the first die paddle in a first direction and having one end exposed to the outside, and mounting a first semiconductor chip on the first die paddle Forming a first semiconductor unit by wire bonding the first semiconductor chip and the first lead with a first wire;
A second portion of the second paddle and the second die paddle spaced in the first direction and extending in the first direction and a second portion extending in the second direction perpendicular to the first direction from the first portion A second lead frame including a second lead whose one end is exposed to the outside, a second semiconductor chip is mounted on the second die paddle, and the second semiconductor chip and the second lead are second Wire bonding with wires to form a second semiconductor unit;
Disposing the second semiconductor unit to face the first semiconductor unit in the second direction; And
Molding the first semiconductor chip, the first wire, the second semiconductor chip, and the second wire. 제6항에 있어서, 상기 제1 반도체 유닛을 형성하는 단계는 전에칭(full etching) 방식으로 상기 제1 다이 패들 및 상기 제1 리드가 동일한 높이를 가지도록 상기 제1 리드 프레임을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 6, wherein the forming of the first semiconductor unit comprises forming the first lead frame such that the first die paddle and the first lead have the same height in a full etching manner. Method for producing a semiconductor package comprising a. 제6항에 있어서, 상기 제2 반도체 유닛을 형성하는 단계는 반에칭(half etching) 방식으로 상기 제1 부분이 상기 제2 다이 패들과 동일한 높이를 가지고 상기 제2 부분이 상기 제1 부분보다 높은 높이를 가지도록 상기 제2 리드 프레임을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.


The method of claim 6, wherein the forming of the second semiconductor unit is performed by half etching, wherein the first portion has the same height as the second die paddle, and the second portion is higher than the first portion. Forming the second lead frame to have a height.


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