KR20120056624A - Semiconductor package - Google Patents

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KR20120056624A
KR20120056624A KR1020100118251A KR20100118251A KR20120056624A KR 20120056624 A KR20120056624 A KR 20120056624A KR 1020100118251 A KR1020100118251 A KR 1020100118251A KR 20100118251 A KR20100118251 A KR 20100118251A KR 20120056624 A KR20120056624 A KR 20120056624A
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semiconductor package
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semiconductor
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semiconductor chip
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KR1020100118251A
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김동희
문승현
전미선
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하나 마이크론(주)
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
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Abstract

PURPOSE: A semiconductor package is provided to improve the yield of a semiconductor package by eliminating defects caused by a wire by preventing adjacent wires from being contacted. CONSTITUTION: A first lead frame(210) includes a first die paddle(212) and a first lead(214). A first semiconductor chip(220) is mounted on the first die paddle of a first lead frame. A first wire(230) electrically connects an upper side of the first semiconductor chip and first leads. A second lead frame(310) includes a second die paddle(312) and a second lead(314). A second semiconductor chip(320) is mounted on the second die paddle of a second lead frame. A second wire(330) electrically connects the upper side of the second semiconductor chip and second leads.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 실장 밀도를 높일 수 있으며, 와이어의 접촉 불량을 감소시켜 수율을 향상시킬 수 있는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of increasing the mounting density and improving the yield by reducing contact defects of the wire.

최근, 휴대폰 및 태블릿 PC와 같은 모바일 전자기기의 성장에 따라, 크기가 작으면서 성능이 우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에 따라, 반도체 패키지의 개발 방향은 종래의 DIP(Dual In line Package) 형태의 삽입 실장형으로부터 QFN(Quad Flat Non-lead) 형태의 표면 실장형으로 전환되고 있다.Recently, with the growth of mobile electronic devices such as mobile phones and tablet PCs, demand for semiconductor packages having small size and high performance has increased. Accordingly, the development direction of the semiconductor package has been shifted from the conventional DIP (Dual In line Package) insert mounting type to QFN (Quad Flat Non-lead) surface mounting type.

QFN 형태를 가지는 반도체 패키지는 외부와 전기적으로 연결하기 위한 리드가 몰드 아래쪽에서 외부로 돌출되어 있지 않으므로, 크기가 작다는 이점이 있고, 일반적으로, QFN 형태를 가지는 반도체 패키지에서 고용량화 및 다기능화된 반도체 패키지에 대한 요구를 충족시키기 위해 복수의 반도체 칩들이 하나의 다이 패들 상에 적층되고, 각각의 반도체 칩들과 리드가 와이어들에 의해 전기적으로 연결된다.The semiconductor package having the QFN shape has the advantage of being small in size since the lead for electrically connecting with the outside does not protrude from the bottom of the mold. A plurality of semiconductor chips are stacked on one die paddle to meet the demand for a package, and each of the semiconductor chips and leads are electrically connected by wires.

하지만, 최근에는 적층된 반도체 칩들의 두께가 작아지고 있으며, 이에 따라, 반도체 칩들에 각각 연결된 와이어들이 서로 접촉하여 단락(short)되거나 와이어가 반도체 칩 또는 리드로부터 떨어지는 문제점이 있다.However, recently, the thickness of stacked semiconductor chips has been reduced, and accordingly, there is a problem in that wires respectively connected to the semiconductor chips are shorted by contact with each other or the wires fall from the semiconductor chips or leads.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 반도체 칩의 실장 밀도를 증가시킬 수 있고, 수율을 향상시킬 수 있는 반도체 패키지를 제공하는 것이다.Accordingly, the technical problem of the present invention was conceived in this respect, and an object of the present invention is to provide a semiconductor package capable of increasing the mounting density of the semiconductor chip and improving the yield.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지는 제1 반도체 패키지 및 제2 반도체 패키지를 포함한다. 상기 제1 반도체 패키지는 제1 다이 패들 및 상기 제1 다이 패들과 제1 방향으로 이격되며 일단이 외부로 노출된 제1 리드를 포함하는 제1 리드 프레임, 상기 제1 다이 패들 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩과 상기 제1 리드를 연결하는 제1 와이어, 및 상기 제1 리드 프레임 상에 형성되어 상기 제1 반도체 칩 및 상기 제1 와이어를 몰딩하는 제1 몰딩부를 포함한다. 상기 제2 반도체 패키지는 상기 제1 방향에 수직한 제2 방향으로 상기 제1 반도체 패키지와 마주하여 상기 제1 반도체 패키지에 적층되고, 제2 다이 패들 및 상기 제2 다이 패들과 상기 제1 방향으로 이격되며 일단이 외부로 노출된 제2 리드를 포함하는 제2 리드 프레임, 상기 제2 다이 패들 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩과 상기 제2 리드를 연결하는 제2 와이어, 및 상기 제2 리드 프레임 상에 형성되어 상기 제2 반도체 칩 및 상기 제2 와이어를 몰딩하는 제2 몰딩부를 포함한다.A semiconductor package according to an embodiment for realizing the above object of the present invention includes a first semiconductor package and a second semiconductor package. The first semiconductor package may include a first lead frame including a first die paddle and a first lead spaced apart from the first die paddle in a first direction, and having one end exposed to the outside, and a first lead pad mounted on the first die paddle. A first semiconductor chip, a first wire connecting the first semiconductor chip and the first lead, and a first molding part formed on the first lead frame to mold the first semiconductor chip and the first wire. . The second semiconductor package is stacked on the first semiconductor package to face the first semiconductor package in a second direction perpendicular to the first direction, and to the second die paddle and the second die paddle in the first direction. A second lead frame including a second lead spaced apart and exposed to the outside, a second semiconductor chip mounted on the second die paddle, a second wire connecting the second semiconductor chip and the second lead; And a second molding part formed on the second lead frame to mold the second semiconductor chip and the second wire.

본 발명의 일 실시예에서, 상기 제1 반도체 패키지는 상기 제1 리드에 연결된 제1 연결부를 포함하고, 상기 제2 반도체 패키지는 상기 제2 리드 및 상기 제1 연결부에 연결된 제2 연결부를 포함할 수 있다.In an embodiment, the first semiconductor package includes a first connection portion connected to the first lead, and the second semiconductor package includes a second connection portion connected to the second lead and the first connection portion. Can be.

본 발명의 일 실시예에서, 상기 제1 및 제2 연결부들은 에폭시 물질을 포함할 수 있다.In one embodiment of the present invention, the first and second connections may comprise an epoxy material.

본 발명의 일 실시예에서, 상기 제1 및 제2 연결부들은 상기 제1 및 제2 몰딩부들을 관통할 수 있다.In one embodiment of the present invention, the first and second connecting portions may penetrate the first and second molding portions.

본 발명의 일 실시예에서, 제1 및 제2 연결부들은 도전성 물질을 포함할 수 있다. In one embodiment of the invention, the first and second connections may comprise a conductive material.

본 발명의 일 실시예에서, 상기 제1 리드 및 상기 제2 리드는 상기 제2 방향으로 연장되어 서로 접촉할 수 있다.In one embodiment of the present invention, the first lead and the second lead may extend in the second direction to contact each other.

이와 같은 반도체 패키지에 따르면, 하나의 반도체 패키지에 복수의 반도체 칩들을 실장하므로, 반도체 칩들의 실장 밀도를 증가시킬 수 있다.According to such a semiconductor package, since a plurality of semiconductor chips are mounted in one semiconductor package, the mounting density of the semiconductor chips can be increased.

또한, 복수의 다이 패들들 및 연장된 리드들로 인해 열 방출을 향상시킬 수 있다.In addition, the heat dissipation can be improved due to the plurality of die paddles and the extended leads.

또한, 인접한 와이어들끼리의 접촉을 방지하여 와이어에 의한 불량이 제거되므로, 반도체 패키지의 수율을 향상시킬 수 있다.In addition, since the defects caused by the wires are eliminated by preventing the contact between adjacent wires, the yield of the semiconductor package can be improved.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다. As the inventive concept allows for various changes and numerous modifications, the embodiments will be described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "consist of" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present disclosure does not exclude the existence or the possibility of addition of numbers, steps, operations, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 반도체 패키지(100)는 제1 반도체 패키지(200) 및 제2 반도체 패키지(300)를 포함하고, 상기 제1 반도체 패키지(200) 및 상기 제2 반도체 패키지(300)는 리드가 몰드 밑에 형성되는 QFN(Quad Flat Non-Lead) 타입의 반도체 패키지일 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 1, the semiconductor package 100 according to the present exemplary embodiment may include a first semiconductor package 200 and a second semiconductor package 300, and may include the first semiconductor package 200 and the second semiconductor package. The 300 may be a quad flat non-lead (QFN) type semiconductor package in which a lead is formed under a mold, but is not limited thereto.

상기 제1 반도체 패키지(200)는 제1 리드 프레임(210), 제1 반도체 칩(220), 제1 와이어들(230), 제1 몰딩부(240) 및 제1 연결부들(250)을 포함한다.The first semiconductor package 200 includes a first lead frame 210, a first semiconductor chip 220, first wires 230, a first molding part 240, and first connecting parts 250. do.

상기 제1 리드 프레임(210)은 제1 다이 패들(212) 및 상기 제1 다이 패들(212)과 제1 방향으로 이격되고 일단이 외부로 노출된 제1 리드들(214)을 가진다. 상기 리드 프레임(210)은 상기 반도체 칩(220)과 함께 반도체 패키지를 구성하는 것으로서, 상기 반도체 칩(220)을 지지하는 동시에, 상기 반도체 칩(220)과 외부회로(예, PCB)를 전기적으로 연결시켜 주는 기능을 한다. 상기 리드 프레임(220)은 구리 또는 니켈 합금과 같은 도전성 물질로 형성될 수 있다.The first lead frame 210 has a first die paddle 212 and first leads 214 spaced apart from the first die paddle 212 in a first direction and exposed at one end thereof to the outside. The lead frame 210 constitutes a semiconductor package together with the semiconductor chip 220. The lead frame 210 supports the semiconductor chip 220 and electrically connects the semiconductor chip 220 and an external circuit (eg, a PCB). Function to connect. The lead frame 220 may be formed of a conductive material such as copper or nickel alloy.

상기 제1 반도체 칩(220)은 상기 제1 리드 프레임(210)의 상기제1 다이 패들(212) 상에 실장된다. 구체적으로, 상기 제1 반도체 칩(220)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제1 다이 패들(212)과 마주하여 상기 제1 다이 패들(212) 상에 실장된다. 예를 들면, 상기 제1 반도체 칩(220)은 접착 부재(미도시)를 통해 상기 제1 다이 패들(212)에 부착될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.The first semiconductor chip 220 is mounted on the first die paddle 212 of the first lead frame 210. Specifically, the first semiconductor chip 220 has an activation surface on which a circuit pattern is formed and an inactivation surface opposite to the activation surface, and the inactivation surface faces the first die paddle 212 and the first die paddle. Mounted on 212. For example, the first semiconductor chip 220 may be attached to the first die paddle 212 through an adhesive member (not shown), and the adhesive member may be an epoxy having an electrically insulating property. It may be an adhesive tape comprising a material or an adhesive tape comprising a polyimide material.

상기 제1 와이어들(230)은 상기 제1 반도체 칩(220)의 활성화면인 상면과 상기 제1 리드들(214)을 전기적으로 연결한다.The first wires 230 electrically connect the upper surface, which is an activation surface of the first semiconductor chip 220, with the first leads 214.

상기 제1 몰딩부(240)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제1 반도체 칩(220) 및 상기 제1 와이어들(230)을 내부로 몰딩한다. 예를 들면, 상기 제1 몰딩부(240)는 몰딩 수지를 포함하고, 상기 몰딩 수지로는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.The first molding part 240 molds the first semiconductor chip 220 and the first wires 230 to prevent internal damage from an external environment. For example, the first molding part 240 may include a molding resin, and the molding resin may be an epoxy molding compound (EMC).

상기 제1 연결부들(250)은 상기 제1 리드들(214)에 연결되고, 상기 제1 방향에 수직한 제2 방향으로 상기 제1 몰딩부(240)를 관통한다.The first connecting parts 250 are connected to the first leads 214 and penetrate the first molding part 240 in a second direction perpendicular to the first direction.

상기 제2 반도체 패키지(300)는 상기 제2 방향으로 상기 제1 반도체 패키지(200)와 마주하여 상기 제1 반도체 패키지(200)에 적층되고, 제2 리드 프레임(310), 제2 반도체 칩(320), 제2 와이어들(330), 제2 몰딩부(340) 및 제2 연결부들(350)을 포함한다.The second semiconductor package 300 is stacked on the first semiconductor package 200 to face the first semiconductor package 200 in the second direction, and includes a second lead frame 310 and a second semiconductor chip ( 320, second wires 330, second molding part 340, and second connection parts 350.

상기 제2 리드 프레임(310)은 제2 다이 패들(312) 및 상기 제2 다이 패들(312)과 제1 방향으로 이격되고 일단이 외부로 노출된 제2 리드들(314)을 가진다.The second lead frame 310 has a second die paddle 312 and second leads 314 spaced apart from the second die paddle 312 in a first direction and one end of which is exposed to the outside.

상기 제2 반도체 칩(320)은 상기 제2 리드 프레임(310)의 상기 제2 다이 패들(312) 상에 실장된다. 구체적으로, 상기 제2 반도체 칩(320)은 회로 패턴이 형성된 활성화면 및 상기활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제2 다이 패들(312)과 마주하여 상기 제2 다이 패들(312) 상에 실장된다. 예를 들면, 상기 제2 반도체 칩(320)은 접착 부재(미도시)를 통해 상기 제2 다이 패들(312)에 실장될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.The second semiconductor chip 320 is mounted on the second die paddle 312 of the second lead frame 310. Specifically, the second semiconductor chip 320 has an activation surface on which a circuit pattern is formed and an inactivation surface opposite to the activation surface, and the inactivation surface faces the second die paddle 312 and the second die paddle. 312 is mounted on. For example, the second semiconductor chip 320 may be mounted on the second die paddle 312 through an adhesive member (not shown), and the adhesive member may be an epoxy having an electrically insulating property. It may be an adhesive tape comprising a material or an adhesive tape comprising a polyimide material.

상기 제2 와이어들(330)은 상기 제2 반도체 칩(320)의 활성화면인 상면과 상기 제2 리드들(314)을 전기적으로 연결한다.The second wires 330 electrically connect the upper surface, which is an activation surface of the second semiconductor chip 320, with the second leads 314.

상기 제2 몰딩부(340)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제2 반도체 칩(320) 및 상기 제2 와이어들(330)을 내부로 몰딩하고, 상기 제1 몰딩부(240)와 일체로 형성될 수 있다.The second molding part 340 molds the second semiconductor chip 320 and the second wires 330 therein to prevent the internal damage from the external environment, and the first molding part 240. It can be formed integrally with.

상기 제2 연결부들(350)은 상기 제2 리드들(314)에 연결되고, 상기 제2 방향으로 상기 제2 몰딩부(340)를 관통하여 상기 제1 연결부들(340)에 연결된다.The second connectors 350 are connected to the second leads 314, and are connected to the first connectors 340 through the second molding part 340 in the second direction.

상기 제1 및 제2 연결부들(250, 350)은 일체로 형성될 수 있고, 에폭시 물질로 형성될 수 있으며, 실시예에 따라, 상기 제1 리드들(214) 및 상기 제2 리드들(314)을 전기적으로 연결하기 위해, 상기 에폭시 물질은 도전성 물질을 포함할 수 있다. The first and second connectors 250 and 350 may be integrally formed, and may be formed of an epoxy material. According to an embodiment, the first leads 214 and the second leads 314 may be formed. In order to electrically connect), the epoxy material may include a conductive material.

도 1에 도시된 반도체 패키지의 제조 방법을 설명하면, 상기 제1 다이 패들(212) 및 상기 제1 다이 패들(212)과 제1 방향으로 이격되며 일단이 외부로 노출된 상기 제1 리드들(214)을 가지는 제1 리드 프레임(210)을 형성한다. 상기 제1 다이 패들(212)에 상기 제1 반도체 칩(220)을 실장한다. 상기 제1 반도체 칩(220)과 상기 제1 리드들(214)을 상기 제1 와이어들(230)로 와이어 본딩한다. 상기 제1 리드들(214) 상에 상기 제1 연결부들(250)을 형성한다. 상기 제1 반도체 칩(220), 상기 제1 와이어들(230) 및 상기 제1 연결부들(250)을 내부로 몰딩하여 상기 제1 반도체 패키지(200)를 형성한다. 상기 제1 반도체 패키지(200)의 형성 방법과 실질적으로 동일하게 상기 제2 반도체 패키지(300)를 형성하여 상기 제1 방향과 수직한 제2 방향으로 상기 제1 반도체 패키지(200)와 마주하도록 상기 제2 반도체 패키지(300)를 상기 제1 반도체 패키지(200)에 적층한다. Referring to the method of manufacturing the semiconductor package illustrated in FIG. 1, the first leads may be spaced apart from the first die paddle 212 and the first die paddle 212 in a first direction and exposed to the outside. A first lead frame 210 having a 214 is formed. The first semiconductor chip 220 is mounted on the first die paddle 212. The first semiconductor chip 220 and the first leads 214 are wire bonded to the first wires 230. The first connectors 250 are formed on the first leads 214. The first semiconductor package 220 is formed by molding the first semiconductor chip 220, the first wires 230, and the first connectors 250. The second semiconductor package 300 is formed in substantially the same manner as the method of forming the first semiconductor package 200 to face the first semiconductor package 200 in a second direction perpendicular to the first direction. The second semiconductor package 300 is stacked on the first semiconductor package 200.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.2 is a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention.

도 2를 참조하면, 본 다른 실시예에 따른 반도체 패키지(600)는 제1 반도체 패키지(700) 및 제2 반도체 패키지(800)를 포함하고, 상기 제1 반도체 패키지(700) 및 상기 제2 반도체 패키지(800)는 QFN(Quad Flat Non-Lead) 타입의 반도체 패키지일 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 2, the semiconductor package 600 according to another embodiment includes a first semiconductor package 700 and a second semiconductor package 800, and the first semiconductor package 700 and the second semiconductor. The package 800 may be a quad flat non-lead (QFN) type semiconductor package, but is not limited thereto.

상기 제1 반도체 패키지(700)는 제1 리드 프레임(710), 제1 반도체 칩(720), 제1 와이어들(730) 및 제7 몰딩부(740)를 포함한다.The first semiconductor package 700 includes a first lead frame 710, a first semiconductor chip 720, first wires 730, and a seventh molding part 740.

상기 제1 리드 프레임(710)은 제1 다이 패들(712) 및 상기 제1 다이 패들(712)과 제1 방향으로 이격되고 일단이 외부로 노출된 제1 리드들(714)을 가진다. 상기 각각의 제1 리드들(714)은 상기 제1 방향으로 연장하고 상기 제1 다이 패들(712)의 높이와 실질적으로 동일한 제1 높이(H1)를 가진 제1 부분(714a) 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 부분(714a)으로부터 연장되어 제2 높이(H2)를 가진 제2 부분(714b)을 가질 수 있다. The first lead frame 710 has a first die paddle 712 and first leads 714 spaced apart from the first die paddle 712 in a first direction and one end of which is exposed to the outside. Each of the first leads 714 extends in the first direction and has a first height 714a and a first height H1 that is substantially equal to the height of the first die paddle 712. It may have a second portion 714b extending from the first portion 714a in a second direction perpendicular to the direction and having a second height H2.

상기 제1 반도체 칩(720)은 상기 제1 리드 프레임(710)의 상기제1 다이 패들(712) 상에 실장된다.The first semiconductor chip 720 is mounted on the first die paddle 712 of the first lead frame 710.

상기 제1 와이어들(730)은 상기 제1 반도체 칩(720)의 활성화면인 상면과 상기 제1 리드들(714)을 전기적으로 연결한다.The first wires 730 electrically connect the upper surface, which is an activation surface of the first semiconductor chip 720, with the first leads 714.

상기 제1 몰딩부(740)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제1 반도체 칩(720) 및 상기 제1 와이어들(730)을 내부로 몰딩한다.The first molding part 740 molds the first semiconductor chip 720 and the first wires 730 to prevent the internal damage from the external environment.

상기 제2 반도체 패키지(800)는 상기 제1 방향에 수직한 제2 방향으로 상기 제1 반도체 패키지(700)와 마주하여 상기 제1 반도체 패키지(700)에 적층되고, 제2 리드 프레임(810), 제2 반도체 칩(820), 제2 와이어들(830) 및 제2 몰딩부(840)를 포함한다.The second semiconductor package 800 is stacked on the first semiconductor package 700 to face the first semiconductor package 700 in a second direction perpendicular to the first direction, and a second lead frame 810. , A second semiconductor chip 820, second wires 830, and a second molding part 840.

상기 제2 리드 프레임(810)은 제2 다이 패들(812) 및 상기 제2 다이 패들(812)과 제1 방향으로 이격되고 일단이 외부로 노출된 제2 리드들(814)을 가진다. 상기 각각의 제2 리드들(814)은 상기 제1 방향으로 연장하고 상기 제2 다이 패들(814)의 높이와 실질적으로 동일한 제3 높이(H3)를 가진 제3 부분(814a) 및 상기 제1 방향과 수직한 제2 방향으로 상기 제3 부분(814a)으로부터 연장되어 제4 높이(H4)를 가진 제4 부분(814b)을 가질 수 있다. The second lead frame 810 has a second die paddle 812 and second leads 814 spaced apart in the first direction from the second die paddle 812 in one end thereof and exposed to the outside. Each of the second leads 814 extends in the first direction and has a third portion 814a and the first portion having a third height H3 that is substantially equal to the height of the second die paddle 814. It may have a fourth portion 814b extending from the third portion 814a in a second direction perpendicular to the direction and having a fourth height H4.

상기 제2 반도체 칩(820)은 상기 제2 리드 프레임(810)의 상기 제2 다이 패들(812) 상에 실장된다.The second semiconductor chip 820 is mounted on the second die paddle 812 of the second lead frame 810.

상기 제2 와이어들(830)은 상기 제2 반도체 칩(820)의 활성화면인 상면과 상기 제2 리드들(814)을 전기적으로 연결한다.The second wires 830 electrically connect the upper surface, which is an activation surface of the second semiconductor chip 820, with the second leads 814.

상기 제2 몰딩부(840)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제2 반도체 칩(820) 및 상기제2 와이어들(830)을 내부로 몰딩한다.The second molding part 840 molds the second semiconductor chip 820 and the second wires 830 therein to prevent internal damage from an external environment.

상기 제1 리드들(714)의 제2 부분(714b)과 상기 제2 리드들(814)의 제4 부분(814b)은 접촉하여 상기 제1 리드들(714) 및 상기 제2 리드들(814)은 연결되고, 이 경우, 상기 제1 와이어들(730)과 상기 제2 와이어들(830)의 접촉을 방지하기 위해, 상기 제2 부분(714b)의 제2 높이(H2)는 상기 제1 와이어들(730)이 형성된 높이보다 높고 상기 제4 부분(814b)의 제4 높이(H4)는 상기 제2 와이어들(830)이 형성된 높이보다 높은 것이 바람직하다.The second part 714b of the first leads 714 and the fourth part 814b of the second leads 814 are in contact with each other so that the first leads 714 and the second leads 814 are in contact with each other. ) Is connected, and in this case, to prevent contact between the first wires 730 and the second wires 830, the second height H2 of the second portion 714b is equal to the first height. Preferably, the height of the wires 730 is higher than the height at which the wires 730 are formed and the fourth height H4 of the fourth portion 814b is higher than the height at which the second wires 830 are formed.

본 실시예에서는 상기 제1 리드들(714)이 제1 높이(H1)를 가진 제1 부분(714a) 및 제2 높이(H2)를 가진 상기 제2 부분(714b)으로 이루어지고, 상기 제2 리드들(814)이 제3 높이(H3)를 가진 제3 부분(814a) 및 제4 높이(H2)를 가진 제4 부분(814b)으로 이루어지는 것만을 설명하였으나, 이와 달리 상기 제1 리드들(714)은 상기 제2 높이(H2)로 균일한 높이를 가지고 상기 제2 리드들(814)은 상기 제4 높이(H4)로 균일한 높이를 가질 수 있다.In the present embodiment, the first leads 714 are made up of a first portion 714a having a first height H1 and the second portion 714b having a second height H2, and the second portion 714b. Although only the leads 814 are formed of a third portion 814a having a third height H3 and a fourth portion 814b having a fourth height H2, the first leads ( 714 may have a uniform height as the second height H2, and the second leads 814 may have a uniform height as the fourth height H4.

도 2에 도시된 반도체 패키지의 제조 방법을 설명하면, 상기 제1 다이 패들(712) 및 상기 제1 다이 패들(712)과 제1 방향으로 이격되며 일단이 외부로 노출된 상기 제1 리드들(714)을 가지는 제1 리드 프레임(710)을 형성한다. 상기 제1 리드들(714)은 상기 제1 높이(H1)를 가진 제1 부분(714a)과 상기 제2 높이(H2)를 가진 제2 부분(714b)으로 이루어지며, 예를 들면, 반에칭(half etching) 방식으로 상기 제1 부분(714a)과 상기 제2 부분(714b)을 포함하는 상기 제1 리드들(714)을 형성할 수 있다. 상기 제1 다이 패들(712)에 상기 제1 반도체 칩(720)을 실장한다. 상기 제1 반도체 칩(720)과 상기 제1 리드들(714)을 상기 제1 와이어들(730)로 와이어 본딩한다. 상기 제1 반도체 칩(720) 및 상기 제1 와이어들(730)을 내부로 몰딩하여 상기 제1 반도체 패키지(700)를 형성한다. 상기 몰딩 과정에서 상기 이격된 제1 리드들(714)에 의해 형성된 공간에도 몰딩될 수 있다. 상기 제1 반도체 패키지(700)의 형성 방법과 실질적으로 동일하게 상기 제2 반도체 패키지(800)를 형성하여 상기 제1 방향과 수직한 제2 방향으로 상기 제1 반도체 패키지(700)와 마주하도록 상기 제2 반도체 패키지(800)를 상기 제1 반도체 패키지(700)에 적층한다. 구체적으로, 상기 제1 리드들(714)의 제2 부분(714b)과 상기 제2 리드들(814)의 제4 부분(814b)이 접촉하도록 상기 제1 반도체 패키지(700)에 상기 제2 반도체 패키지(800)를 적층한다.Referring to the method of manufacturing the semiconductor package illustrated in FIG. 2, the first leads may be spaced apart from the first die paddle 712 and the first die paddle 712 in a first direction and exposed to the outside. A first lead frame 710 having 714 is formed. The first leads 714 are composed of a first portion 714a having the first height H1 and a second portion 714b having the second height H2, for example semi-etching. The first leads 714 including the first portion 714a and the second portion 714b may be formed by a half etching method. The first semiconductor chip 720 is mounted on the first die paddle 712. The first semiconductor chip 720 and the first leads 714 are wire bonded to the first wires 730. The first semiconductor package 720 is formed by molding the first semiconductor chip 720 and the first wires 730 therein. In the molding process, the spaces formed by the spaced first leads 714 may be molded. The second semiconductor package 800 is formed in substantially the same manner as the method of forming the first semiconductor package 700 to face the first semiconductor package 700 in a second direction perpendicular to the first direction. A second semiconductor package 800 is stacked on the first semiconductor package 700. Specifically, the second semiconductor is in contact with the first semiconductor package 700 such that the second portion 714b of the first leads 714 and the fourth portion 814b of the second leads 814 are in contact with each other. The package 800 is stacked.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

본 발명에 따른 반도체 패키지는 하나의 반도체 패키지에 복수의 반도체 칩들을 실장하므로, 반도체 칩들의 실장 밀도를 증가시킬 수 있다. The semiconductor package according to the present invention mounts a plurality of semiconductor chips in one semiconductor package, thereby increasing the mounting density of the semiconductor chips.

또한, 복수의 다이 패들들 및 연장된 리드들로 인해 열 방출을 향상시킬 수 있다.In addition, the heat dissipation can be improved due to the plurality of die paddles and the extended leads.

또한, 인접한 와이어들끼리의 접촉을 방지하여 와이어에 의한 불량이 제거되므로, 반도체 패키지의 수율을 향상시킬 수 있다.In addition, since the defects caused by the wires are eliminated by preventing the contact between adjacent wires, the yield of the semiconductor package can be improved.

100, 200, 300, 600, 700, 800: 반도체 패키지
210, 310, 710, 810: 리드 프레임
212, 312, 712, 812: 다이 패들
214, 314, 714, 814: 리드
220, 320, 720, 820: 반도체 칩
230, 330, 730, 830: 와이어
240, 340, 740, 840: 몰딩부
250, 350: 연결부100, 200, 300, 600, 700, 800: semiconductor package
210, 310, 710, 810: lead frame
212, 312, 712, 812: die paddle
214, 314, 714, 814: leads
220, 320, 720, 820: semiconductor chip
230, 330, 730, 830: wire
240, 340, 740, 840: molding part
250, 350: connection

Claims (6)

제1 다이 패들 및 상기 제1 다이 패들과 제1 방향으로 이격되며 일단이 외부로 노출된 제1 리드를 포함하는 제1 리드 프레임, 상기 제1 다이 패들 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩과 상기 제1 리드를 연결하는 제1 와이어, 및 상기 제1 리드 프레임 상에 형성되어 상기 제1 반도체 칩 및 상기 제1 와이어를 몰딩하는 제1 몰딩부를 포함하는 제1 반도체 패키지; 및
상기 제1 방향에 수직한 제2 방향으로 상기 제1 반도체 패키지와 마주하여 상기 제1 반도체 패키지에 적층되고, 제2 다이 패들 및 상기 제2 다이 패들과 상기 제1 방향으로 이격되며 일단이 외부로 노출된 제2 리드를 포함하는 제2 리드 프레임, 상기 제2 다이 패들 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩과 상기 제2 리드를 연결하는 제2 와이어, 및 상기 제2 리드 프레임 상에 형성되어 상기 제2 반도체 칩 및 상기 제2 와이어를 몰딩하는 제2 몰딩부를 포함하는 제2 반도체 패키지를 포함하는 반도체 패키지.A first lead frame including a first die paddle and a first lead spaced apart from the first die paddle in a first direction and having one end exposed to the outside; a first semiconductor chip mounted on the first die paddle; A first semiconductor package including a first wire connecting a first semiconductor chip and the first lead, and a first molding part formed on the first lead frame to mold the first semiconductor chip and the first wire; And
The first semiconductor package is stacked on the first semiconductor package to face the first semiconductor package in a second direction perpendicular to the first direction, and is spaced apart from the second die paddle and the second die paddle in the first direction. A second lead frame including an exposed second lead, a second semiconductor chip mounted on the second die paddle, a second wire connecting the second semiconductor chip and the second lead, and the second lead frame And a second semiconductor package formed on the second semiconductor chip, the second semiconductor package including a second molding part molding the second semiconductor chip and the second wire. 제1항에 있어서, 상기 제1 반도체 패키지는 상기 제1 리드에 연결된 제1 연결부를 포함하고, 상기 제2 반도체 패키지는 상기 제2 리드 및 상기 제1 연결부에 연결된 제2 연결부를 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the first semiconductor package includes a first connector connected to the first lead, and the second semiconductor package includes a second connector connected to the second lead and the first connector. Semiconductor package. 제2항에 있어서, 상기 제1 및 제2 연결부들은 에폭시 물질을 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 2, wherein the first and second connections comprise an epoxy material. 제2항에 있어서, 상기 제1 및 제2 연결부들은 상기 제1 및 제2 몰딩부들을 관통하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 2, wherein the first and second connectors penetrate the first and second molding parts. 제2항에 있어서, 상기 제1 및 제2 연결부들은 도전성 물질을 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 2, wherein the first and second connectors comprise a conductive material. 제1항에 있어서, 상기 제1 리드 및 상기 제2 리드는 상기 제2 방향으로 연장되어 서로 접촉하는 것을 특징으로 하는 반도체 패키지.


The semiconductor package of claim 1, wherein the first lead and the second lead extend in the second direction to contact each other.


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