KR20080085453A - Semiconductor package and manufacturing method thereof - Google Patents

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Abstract

A semiconductor package and a method for manufacturing the same are provided to easily manufacture high pin counts of four or more rows by forming a land in a hole with copper. A die pad(121) of a copper foil is formed on a center of a lead frame. A semiconductor chip(140) is adhered to the die pad. Plural copper foiled wire bonding pads(130) are arranged at an outer circumference of the die pad in a matrix form. The semiconductor chip is attached to the die pad. A conductive wire(170) connects an electrode terminal of the semiconductor chip to the wire bonding pad. A molding(150) gap-fills the semiconductor chip, the die pad, the wire bonding pad, and a wire with an epoxy molding compound. An insulating film(110) is arranged on a lower surface of the copper foiled lead frame. The insulating film is attached to the die pad and the wire bonding pads. A hole is formed on a surface of the insulating film so that a part of the lower surface of the wire bonding pad is exposed. The hole of the insulating film is processed by using a laser drilling manner.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}

도 1은 종래 반도체 패키지 회로기판에 대한 개략적인 도면,1 is a schematic view of a conventional semiconductor package circuit board,

도 2는 본 발명에 따른 반도체 패키지에 대한 제1 실시 예를 보여주는 단면도,2 is a cross-sectional view showing a first embodiment of a semiconductor package according to the present invention;

도 3은 본 발명에 따른 반도체 패키지의 회로기판에 대한 도면,3 is a view of a circuit board of a semiconductor package according to the present invention;

도 4는 본 발명에 따른 반도체 패키지의 제1 실시 예에 대한 제작 과정을 보여주는 도면,4 is a view illustrating a manufacturing process of a first embodiment of a semiconductor package according to the present invention;

도 5는 본 발명에 따른 반도체 패키지에 대한 제2 실시 예를 보여주는 단면도,5 is a sectional view showing a second embodiment of a semiconductor package according to the present invention;

도 6은 본 발명에 따른 반도체 패키지의 제2 실시 예에 대한 제작 과정을 보여주는 도면이다.6 is a view illustrating a manufacturing process of a second embodiment of a semiconductor package according to the present invention.

*** 도면의 주요 부분에 대한 부호의 설명 *** *** Explanation of symbols for the main parts of the drawing ***

1 : 내열성 테이프 2 : 다이패드1: heat resistant tape 2: die pad

3 : 와이어본딩패드 4 4 : 반도체 칩3: wire bonding pad 4 4: semiconductor chip

5 : 몰딩 6 : 와이어5: molding 6: wire

10 : 회로기판 4 11 : 회로기판 하부10: circuit board 4 11: lower part of the circuit board

12 : 회로기판 상부 4 20 : 반도체 패키지12: upper circuit board 4 20: semiconductor package

100 : High Pin 구조의 반도체 패키지 100: high pin semiconductor package

110 : 필름 111 : 레이저홀 110 film 111 laser hole

120 : 리드 프레임(동판) 121 : 다이패드 120: lead frame (copper plate) 121: die pad

130 : 와이어본딩패드 140 : 반도체 칩 130: wire bonding pad 140: semiconductor chip

150 : 몰딩 160 : 도금랜드 150: molding 160: plating land

161 : 솔더랜드 170 : 와이어161: solder land 170: wire

본 발명은 반도체 패키지 회로기판의 제조 방법에 관한 것으로, 특히 QFN 패키지의 회로기판 제조 공정에 있어서 High Pin 구조를 형성하기 위하여 회로기판의 동판에 부착된 베이스필름 부분만 레이저드릴링 방식에 의하여 홀 가공을 하고 상기 홀에 구리로 랜드를 형성함으로써 High Pin QFN 구조를 갖도록 하는 회로기판과 이를 포함하는 반도체 패키지의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor package circuit board. In particular, in the process of manufacturing a QFN package, only a portion of the base film attached to the copper plate of the circuit board is formed by laser drilling to form a high pin structure. The present invention relates to a circuit board having a high pin QFN structure by forming lands in copper in the holes, and a method of manufacturing a semiconductor package including the same.

일반적으로 반도체 패키지용 회로기판이라 함은 반도체 칩이 실장되어 회로 신호를 칩으로 인가하고, 칩으로부터 처리된 신호를 외부로 전달하는 역할을 하는 부품이며, 반도체 메모리, 비메모리, 휴대폰 및 디스플레이용 FPCB(Flexible Printed Circuit Board) 등에 적용될 수 있다.In general, a semiconductor package circuit board is a component in which a semiconductor chip is mounted to apply a circuit signal to the chip and transfer the processed signal from the chip to the outside. FPCB for semiconductor memory, non-memory, mobile phones and displays It can be applied to (Flexible Printed Circuit Board).

최근, 개인용 컴퓨터나 RF Device를 이용한 핸드폰 등의 휴대용(Potable) 기 기와 같은 전자제품군이 소형화의 추세로 나아감에 따라 반도체 패키징 분야에서도 소형화, 고용량화 및 다기능화된 반도체 패키지에 대한 요구가 증가하고 있다. 이러한 요구에 부흥하여 반도체 패키지는 쓰루 홀(Through Hole) 타입에서 표면 실장(Surface Mount) 타입으로 변화되고 있다.Recently, as electronic product groups such as portable devices such as personal computers or mobile phones using RF devices have progressed in miniaturization, there is an increasing demand for miniaturization, high capacity, and multifunctional semiconductor packages in the semiconductor packaging field. In response to these demands, semiconductor packages are changing from a through hole type to a surface mount type.

상기 표면실장 타입은 대표적으로 BGA(Ball Grid Array), FBGA(Fine Ball Grid Array), QFP(Quad Flat Pakage), QFN(Quad Flad No-lead), LGA(Land Grid Array) 등이 있으며, 이들은 패키지의 크기를 줄이면서 실장 밀도를 높이기 위하여 '스택 기술'과 접목되어 멀티 칩 패키지(Multi-Chip Package)의 형태로 발전하고 있다.The surface mount types typically include ball grid array (BGA), fine ball grid array (FBGA), quad flat pakage (QFP), quad flad no-lead (QFN), and land grid array (LGA). In order to increase the mounting density while reducing the size of the chip, it is being developed in the form of a multi-chip package by combining with a 'stack technology'.

도 1은 종래 QFN 구조의 반도체 패키지 회로기판에 대한 개략적인 도면이다.1 is a schematic diagram of a semiconductor package circuit board of a conventional QFN structure.

도시된 바와 같이, 종래의 QFN 구조의 반도체 패키지(20)의 제작에 있어서는 특히 High Pin 구조를 가진 회로기판(10)을 형성하기 위해서는 에칭하기 전에 상기 회로기판(10)의 후면에 내열성 테이프(1)를 부착한 후에 에칭 가공함으로써 복수의 배열된 와이어본딩패드(3) 및 다이패드(2)를 구성한다.As shown, in the fabrication of the semiconductor package 20 of the conventional QFN structure, in particular, in order to form the circuit board 10 having the high pin structure, a heat-resistant tape (1) is formed on the rear surface of the circuit board 10 before etching. ) And a plurality of arranged wire bonding pads 3 and die pads 2 are formed by etching.

또한, 종래 QFN 구조의 반도체 패키지(20)는 리드 프레임(1)을 에칭하여 중심부에 형성되도록 하며 주변부를 따라 형성된 복수의 전극단자(미도시)를 갖는 다이패드(2)와, 상기 다이패드(2)의 주위에 형성되어 외부와 전기적 연결을 위한 복수의 와이어본딩패드(3)와, 상기 다이패드(2)에 접착부재를 개재하여 비활성면이 상기 다이패드(2)에 접착되는 반도체 칩(4)과, 상기 반도체 칩(4)의 활성면과 상기 복수의 와이어본딩패드(3)를 전기적으로 연결하는 복수의 도전성의 와이어(6), 및 상기 반도체 칩(4)과 복수의 와이어(6)를 외부환경으로부터 내부의 손상을 방지하기 위해 에폭시 몰딩 컴파운드(EMC, Epoxy Mold Compound) 재료를 사용한 몰딩(5)으로 구성되는데, 회로기판(10, Substrate)의 제조 방법은 금속의 원소재를 에칭한 후에 도금(Plating) 공정으로 회로기판(10)을 완성한다.In addition, the conventional QFN structure semiconductor package 20 has a die pad (2) having a plurality of electrode terminals (not shown) formed along the periphery and to be formed in the center by etching the lead frame (1), the die pad ( 2) a semiconductor chip which is formed around the plurality of wire bonding pads 3 for electrical connection with the outside, and the inactive surface is adhered to the die pad 2 through an adhesive member on the die pad 2; 4), a plurality of conductive wires 6 electrically connecting the active surface of the semiconductor chip 4 to the plurality of wire bonding pads 3, and the semiconductor chip 4 and the plurality of wires 6 ) Is composed of molding (5) using epoxy molding compound (EMC) material to prevent internal damage from the external environment. The method of manufacturing the circuit board 10 (substrate) is to etch the raw material of the metal After the plating (Plating) process to the circuit board 10 The Castle.

그런데, 상기 후면에 부착하는 테이프(1)는 고가이어서 비용이 많이 들고, 몰딩 공정 후에 상기 테이프(1)를 제거하여야 하는데 이때 잔사가 발생하는 문제점과 몰딩 공정 후에 단자가 에폭시 몰딩 컴파운드(EMC)와 분리될 위험이 있다.However, the tape 1 attached to the rear surface is expensive and expensive, and the tape 1 needs to be removed after the molding process, in which case a residue occurs and the terminal is formed after the molding process with the epoxy molding compound (EMC). There is a risk of separation.

또한, LGA(Land Grid Array) 패키지나 Rigid 기판의 Reel-to-Reel 제조방식에 사용하기 위하여 종래의 QFN 구조의 패키지 제조방식은 High Pin을 만들기 위해 기존 리드 프레임 상에서 바로 에칭하게 되면 리드 단자들이 이탈하는 부분이 발생하는 문제점이 있다.In addition, the conventional QFN structured package manufacturing method for use in LGA (Land Grid Array) package or Rield board reel-to-reel manufacturing method is that the lead terminals are separated when directly etched on the existing lead frame to make high pin. There is a problem that occurs.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, High Pin QFN 패키지의 회로 제조 시에 있어서 기존의 테이프 부착 방식에 비해 패키지 조립 후 안정적인 구조를 갖도록 하는 제조방법을 제공하는 데 목적이 있다.The present invention is to solve the above problems, an object of the present invention is to provide a manufacturing method to have a stable structure after assembling the package compared to the conventional tape attachment method in the circuit manufacturing of the High Pin QFN package.

또한, 본 발명은 High Pin QFN 패키지의 회로 제조 시에 있어서 에칭 후에 단자가 이탈하지 않으면서 손 쉽게 High Pin 구조를 만들 수 있도록 하는 High Pin QFN 패키지 제조방법을 제공하는 데 목적이 있다.In addition, an object of the present invention is to provide a manufacturing method of a high pin QFN package, which makes it easy to make a high pin structure without leaving the terminal after etching during the circuit manufacturing of the high pin QFN package.

상기 목적을 달성하기 위하여 본 발명에 따른 High Pin QFN 반도체 패키지 는, 동박의 리드 프레임을 이용한 반도체 패키지에 있어서, 상기 리드 프레임의 중심부에 형성되며 반도체 칩이 접착되는 동박의 다이패드와; 상기 다이패드의 외곽에 행렬을 이루어 배열되는 다수개의 동박의 와이어본딩패드와; 상기 다이패드에 부착되는 반도체 칩과; 상기 반도체 칩의 전극단자와 상기 와이어본딩패드를 연결하는 전도성의 와이어와; 상기 반도체 칩, 다이패드, 와이어본딩패드 및 와이어를 에폭시 몰딩 컴파운드(EMC)로 채우는 몰딩; 및 상기 동박의 리드 프레임의 저면에 배치되며 상기 다이패드와 상기 와이어 본딩 패드들과 부착되는 절연성 필름;으로 구성되고, 상기 와이어본딩 패드의 저면 일부가 노출되도록 상기 절연성 필름 일면에 홀이 형성된 것을 특징으로 한다.In order to achieve the above object, a High Pin QFN semiconductor package according to the present invention comprises: a semiconductor package using a lead frame of copper foil, the die pad of copper foil being formed at the center of the lead frame and bonded with a semiconductor chip; Wire bonding pads of a plurality of copper foils arranged in a matrix on the outside of the die pad; A semiconductor chip attached to the die pad; A conductive wire connecting the electrode terminal of the semiconductor chip to the wire bonding pad; Molding to fill the semiconductor chip, the die pad, the wire bonding pad, and the wire with an epoxy molding compound (EMC); And an insulating film disposed on a bottom surface of the lead frame of the copper foil and attached to the die pad and the wire bonding pads, wherein a hole is formed on one surface of the insulating film to expose a portion of the bottom surface of the wire bonding pad. It is done.

바람직하게는, 상기 절연성 필름의 홀은 레이저드릴링 방식을 이용하여 홀이 가공된 것을 특징으로 한다.Preferably, the hole of the insulating film is characterized in that the hole is processed using a laser drilling method.

바람직하게는, 상기 와어어본딩 패드의 노출된 저면부에 구리를 도금 공정하여 도금랜드를 형성시킨 것을 특징으로 한다.Preferably, the plating land is formed by plating copper on an exposed bottom portion of the wire bonding pad.

바람직하게는, 상기 와이어 본딩 패드의 노출된 저면부에 전도성의 솔더 페이스트를 사용하여 솔더랜드가 형성된 것을 특징으로 한다.Preferably, the solder land is formed by using a conductive solder paste on the exposed bottom portion of the wire bonding pad.

또한, 반도체 패키지 제조 공정에 있어서, 동박의 리드 프레임에 절연성 재질의 필름을 부착한 회로기판을 준비하는 (a)단계; 상기 필름에 레이저 드릴링을 하여 홀을 형성하는 (b)단계; 상기 홀에 구리 도금하여 랜드를 형성하는 (c)단계; 상기 동박의 리드 프레임에 에칭하여 다이패드와 다수의 와이어본딩패드를 형성하는 (d)단계; 및 상기 다이패드에 반도체 칩을 부착하여 상기 와이어본딩패드과 전 도성의 와이어를 연결하고 에폭시 몰딩 컴파운드로 몰딩을 형성하는 (e)단계;를 포함하여 구성하는 것을 특징으로 한다.In the semiconductor package manufacturing process, the step of (a) preparing a circuit board having an insulating film attached to the lead frame of the copper foil; (B) forming a hole by laser drilling the film; (C) forming a land by copper plating the hole; Etching (d) the lead frame of the copper foil to form a die pad and a plurality of wire bonding pads; And (e) attaching a semiconductor chip to the die pad to connect the wire bonding pad and the conductive wire to form a molding with an epoxy molding compound.

그리고, 반도체 패키지 제조 공정에 있어서, 동박의 리드 프레임에 절연성 재질의 필름을 부착한 회로기판을 준비하는 (a)단계; 상기 필름에 레이저 드릴링을 하여 홀을 형성하는 (b)단계; 상기 동박의 리드 프레임에 에칭하여 다이패드와 다수의 와이어본딩패드를 형성하는 (c)단계; 상기 다이패드에 반도체 칩을 부착하여 상기 와이어본딩패드과 전도성의 와이어를 연결하고 에폭시 몰딩 컴파운드로 몰딩을 형성하는 (d)단계; 및 상기 레이저홀에 솔더 페이스트를 채워 랜드를 형성하는 (e)단계;를 포함하여 구성하는 것을 특징으로 한다.In the semiconductor package manufacturing process, (a) preparing a circuit board having an insulating film attached to a lead frame of copper foil; (B) forming a hole by laser drilling the film; Etching (c) the lead frame of the copper foil to form a die pad and a plurality of wire bonding pads; Attaching a semiconductor chip to the die pad to connect the wire bonding pad to a conductive wire and forming molding with an epoxy molding compound; And (e) forming a land by filling solder paste in the laser hole.

이하, 첨부도면을 참조하여 본 발명에 따른 High Pin QFN 구조의 반도체 패키지와 그 제조 방법에 있어서의 바람직한 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment in the semiconductor package of the high pin QFN structure and its manufacturing method according to the present invention.

도 2는 본 발명에 따른 High Pin QFN 반도체 패키지에 대한 제1 실시 예를 보여주는 단면도이다.2 is a cross-sectional view illustrating a first embodiment of a high pin QFN semiconductor package according to the present invention.

도시한 바와 같이 본 발명에 따른 High Pin QFN 반도체 패키지(100)는, 동박의 리드 프레임에 절연성 재질의 필름을 부착하여 구성한 회로기판의 하부 중심부에 위치하는 동박의 다이패드(121)와, 상기 다이패드(121)의 외곽 주위에 행렬을 이루어 배열되는 다수개의 동박의 와이어본딩패드(130)와, 상기 다이패드(121)에 부착되는 반도체 칩(140)과, 상기 반도체 칩(140)의 전극단자(미도시)와 상기 와이어본딩패드(121)를 연결하는 복수 개의 전도성 와이어(170)와, 상기 반도체 칩(140), 다이패드(121), 와이어본딩패드(130) 및 와이어(170)를 에폭시 몰딩 컴파 운드(EMC)로 채우는 몰딩(150), 및 상기 필름(110)에 행렬로 배열되어 상기 와이어본딩패드(130)에 1:1로 대응하여 배치되고 상기 다이패드에는 다수 개가 대응하여 배치되는 랜드(160, 이하 '도금랜드'라 한다.)를 포함하여 구성된다.As illustrated, the High Pin QFN semiconductor package 100 according to the present invention includes a die pad 121 of copper foil located at a lower center of a circuit board formed by attaching an insulating film to a lead frame of copper foil, and the die. A plurality of copper foil wire bonding pads 130 arranged in a matrix around the pad 121, a semiconductor chip 140 attached to the die pad 121, and electrode terminals of the semiconductor chip 140. (Not shown) a plurality of conductive wires 170 connecting the wire bonding pads 121, the semiconductor chip 140, the die pads 121, the wire bonding pads 130, and the wires 170 may be epoxy. Molding 150 is filled with a molding compound (EMC), and arranged in a matrix on the film 110 in a one-to-one correspondence to the wire bonding pad 130 and a plurality of die pads correspondingly disposed Including lands (hereinafter referred to as 'plating lands') It is composed.

상기 다이패드(121) 및 와이어본딩패드(130)는 동박의 리드 프레임을 에칭하여 형성하며 다이패드(121)의 외곽 주위에 행렬을 이루어 배열되는 다수 개의 동박으로 리드 프레임(120)의 에칭으로 형성되며, 상기 다이패드(121)에는 반도체 칩(140)이 부착된다. 이하, 본 발명의 High Pin QFN 패키지의 회로기판을 중심으로 구분하여 구성을 설명한다.The die pad 121 and the wire bonding pad 130 are formed by etching a lead frame of copper foil, and are formed by etching the lead frame 120 with a plurality of copper foils arranged in a matrix around the outer edge of the die pad 121. The semiconductor chip 140 is attached to the die pad 121. Hereinafter, the configuration of the circuit board of the High Pin QFN package according to the present invention will be described.

도 3은 본 발명에 따른 반도체 패키지의 회로기판에 대한 도면이다.3 is a view of a circuit board of a semiconductor package according to the present invention.

도시한 바와 같이 본 발명에 따른 반도체 패키지의 회로기판(10)은 회로기판 하부(11)와 회로기판 상부(12)로 구성된다.As shown, the circuit board 10 of the semiconductor package according to the present invention includes a circuit board lower part 11 and a circuit board upper part 12.

상기 회로기판 하부(11)는 중심부에 위치하여 반도체 칩(140)이 접착되는 동박의 다이패드(121)와, 상기 다이패드(121)의 외곽 주위에 행렬을 이루어 배열되는 다수개의 동박의 와이어본딩패드(130) 및 에폭시 몰딩 컴파운드(EMC)로 채우는 몰딩(150)으로 구성된다.The circuit board lower portion 11 is located at the center of the die pad 121 of the copper foil to which the semiconductor chip 140 is bonded, and wire bonding of a plurality of copper foils arranged in a matrix around the periphery of the die pad 121. Pad 130 and molding 150 filled with epoxy molding compound (EMC).

또한, 상기 회로기판 상부(12)는 상기 회로기판 하부(11)의 와이어본딩패드(130)에 1:1로 대응하도록 배치되고 상기 다이패드(121)에는 다수 개가 대응하도록 배치되어 동박의 리드 프레임에 부착된 절연성 재질의 필름 부분에 레이저드릴링 방식을 이용한 레이저홀을 가공하며 상기 레이저홀에 도전성 금속의 랜드를 형성한 다수 개의 도금랜드(160)가 절연성 재질의 필름(110)에 행렬을 이루어 배열된 다.In addition, the upper portion of the circuit board 12 is disposed to correspond to the wire bonding pad 130 of the lower portion 11 of the circuit board 1: 1, and the plurality of die pads 121 are arranged to correspond to the lead frame of the copper foil Laser holes are processed in the film portion of the insulating material attached to the laser drilling method, and a plurality of plating lands 160 having a land of conductive metal formed in the laser hole are arranged in a matrix on the film 110 of the insulating material. do.

이때, 상기 다이패드(121)는 그 대응하여 부착되는 다수의 도금랜드(160)를 통하여 외부의 인쇄회로기판(PCB)과 접촉을 가능하게 함으로써 그로 인하여 외부로 반도체 칩(14)의 열 방산이나 전기적 특성을 향상시킬 수 있는 효과가 있다.At this time, the die pad 121 allows contact with an external printed circuit board (PCB) through a plurality of plating lands 160 correspondingly attached thereto, thereby dissipating heat to the outside of the semiconductor chip 14. There is an effect that can improve the electrical properties.

상기 회로기판 하부(11) 및 상부(12)는 구조의 설명 상의 편리에 의한 구분이며, 본 발명에 따른 High Pin QFN 반도체 패키지(100)를 제조할 경우에는 처음에 준비하는 원소재인 절연성 재질의 필름(110)에 구리를 입힌 동박 적층판(CCL)의 상·하부이다.The lower and upper parts of the circuit board 11 are divided by convenience in the description of the structure, and when the high pin QFN semiconductor package 100 according to the present invention is manufactured, it is made of an insulating material which is a raw material prepared first. It is an upper part and a lower part of the copper foil laminated board (CCL) which coated the film 110 with copper.

또한 상기 필름(110)은 일반적으로 폴리이미드 수지, 폴리에스테르 수지 등을 주재료로 이용하여 절연성을 갖는다.In addition, the film 110 generally has insulation by using a polyimide resin, a polyester resin, or the like as a main material.

도 4는 본 발명에 따른 High Pin QFN 반도체 패키지의 제1 실시 예에 대한 제작 과정을 보여주는 도면이다.4 is a view illustrating a manufacturing process of a first embodiment of a high pin QFN semiconductor package according to the present invention.

도시한 바와 같이 본 발명에 따른 High Pin QFN 패키지(100)의 제작 과정은, 동박의 리드 프레임(120)에 절연성 재질의 필름(110)을 부착한 회로기판(10)을 준비하는 (a)단계; 상기 필름(110)에 레이저드릴링을 하여 레이저홀(111)을 형성하는 (b)단계; 상기 레이저홀(111)에 구리를 채우고 구리 도금하여 도금랜드(160)를 형성하는 (c)단계; 상기 동박의 리드 프레임(120)을 에칭하여 다이패드(121)와 다수의 와이어본딩패드(130)를 형성하는 (d)단계; 상기 다이패드(121)에 반도체 칩(140)을 부착하여 상기 와이어본딩패드(130)과 전도성의 와이어(170)를 연결하고 에폭시 몰딩 컴파운드로 몰딩(150)을 형성하는 (e)단계;를 포함하여 이루어진다.As shown in the drawing, the manufacturing process of the high pin QFN package 100 according to the present invention includes preparing a circuit board 10 having an insulating film 110 attached to a lead frame 120 of copper foil. ; (B) forming a laser hole 111 by laser drilling the film 110; (C) forming a plating land 160 by filling copper in the laser hole 111 and copper plating; Etching (d) the lead frame 120 of the copper foil to form a die pad 121 and a plurality of wire bonding pads 130; (E) attaching the semiconductor chip 140 to the die pad 121 to connect the wire bonding pad 130 and the conductive wire 170 to form a molding 150 with an epoxy molding compound. It is done by

상술하면, 상기 (a)단계는 앞서 언급하였듯이 일반의 반도체 패키지를 제조하는 경우와 마찬가지로 본 발명에 따른 High Pin QFN 반도체 패키지(100)를 제조할 경우에 처음에 준비하는 원소재인 절연성 재질의 필름에 구리를 입힌 동박 적층판(CCL)을 준비하는 단계이다. 이때, 상기 동박의 리드 프레임(120)에 부착된 절연성 재질의 필름(110)은 레진(Resin)을 사용하여 구성할 수도 있다.In detail, in the step (a), as described above, in the case of manufacturing the high pin QFN semiconductor package 100 according to the present invention, as in the case of manufacturing a general semiconductor package, the film of insulating material, which is a raw material that is initially prepared. It is a step of preparing the copper clad laminated board (CCL) coated with copper. At this time, the insulating film 110 attached to the lead frame 120 of the copper foil may be configured using a resin (Resin).

상기 (b)단계는 상기 절연성 재질의 필름(110)이 동박의 리드 프레임(120)에 부착되어 있는 상태에서 상기 필름(110) 부분에만 레이저드릴링(Laser Drilling) 가공을 하여 홀(Hole, 이하 '레이저홀'이라 한다.)을 만든다.In the step (b), a laser drilling process is performed only on the film 110 in a state in which the insulating film 110 is attached to the lead frame 120 of copper foil. Laser hole).

이후, 상기 (c)단계에서는 상기 (b)단계에서 가공한 레이저홀(111)에는 구리를 채우게 되고 그 부분에 구리도금(Cu Plating)을 하여 보조 금속층을 형성함으로써 도금랜드(160)를 형성시킨다.Subsequently, in step (c), the laser hole 111 processed in step (b) is filled with copper and copper plating (Cu Plating) is formed on the portion to form an auxiliary metal layer to form the plating land 160. .

상기 (d)단계는 상기 동박의 리드 프레임(120)을 에칭하여 다이패드(121)와 다수의 와이어본딩패드(130)를 형성하는데, 상기 (c)단계에서 형성한 도금랜드(160)는 상기 동박의 리드 프레임(120)에 부착되어 있는 상기 필름(110)과 더불어 더욱 결속력 있게 부착되어 상기 동박의 리드 프레임(120)을 에칭하여 다이패드(121)와 High Pin을 이루는 다수의 와이어본딩패드(130)를 형성하여도 상기 다수의 와이어본딩패드(130)가 이탈하지 않고 고착될 수 있다.In the step (d), the lead frame 120 of the copper foil is etched to form a die pad 121 and a plurality of wire bonding pads 130. The plating land 160 formed in the step (c) is the A plurality of wire bonding pads are attached together with the film 110 attached to the lead frame 120 of copper foil to form a high pin with the die pad 121 by etching the lead frame 120 of the copper foil. Even if the 130 is formed, the plurality of wire bonding pads 130 may be fixed without being separated.

또한, 상기 (d)단계와 같은 방법에 의하여 반도체 칩(140)의 주위를 따라 복수열, 복수행으로 배열되도록 할 수 있게 되어 즉, 4열 이상의 High Pin Count를 손 쉽게 제작할 수 있게 된다.In addition, it is possible to arrange a plurality of rows and a plurality of rows along the periphery of the semiconductor chip 140 by the same method as in step (d), that is, it is possible to easily produce a high pin count of four or more columns.

상기 (e)단계는 소형·박형의 수지밀봉형 반도체 패키지의 제조 과정에 흔히 사용되는 방법으로, 상기 다이패드(121)에 반도체 칩(140)을 부착하고, 상기 반도체 칩(140)의 전극단자(미도시)와 상기 각각의 와이어본딩패드(130)를 전기적으로 연결하기 위한 다수개의 전도성 와이어(170)를 사용하여 접속하며, 상기 반도체 칩(140) 및 와이어(170)를 포함하는 영역에 절연성의 에폭시 몰딩 컴파운드(EMC)를 사용하여 외부환경으로부터 보호하도록 몰딩(150)을 형성한다.Step (e) is a method commonly used in manufacturing a small and thin resin-sealed semiconductor package. The semiconductor chip 140 is attached to the die pad 121 and the electrode terminal of the semiconductor chip 140 is attached. (Not shown) are connected using a plurality of conductive wires 170 for electrically connecting the wire bonding pads 130 to each other, and are insulated in an area including the semiconductor chip 140 and the wires 170. The molding 150 is formed to protect from the external environment using an epoxy molding compound (EMC).

도 5는 본 발명에 따른 High Pin QFN 반도체 패키지에 대한 제2 실시 예를 보여주는 단면도이다.5 is a cross-sectional view illustrating a second embodiment of a high pin QFN semiconductor package according to the present invention.

도시한 바와 같이 본 발명에 따른 High Pin QFN 반도체 패키지(100)는, 동박의 리드 프레임에 절연성 재질의 필름을 부착하여 구성한 회로기판의 하부 중심부에 위치하는 동박의 다이패드(121)와, 상기 다이패드(121)의 외곽 주위에 행렬을 이루어 배열되는 다수개의 동박의 와이어본딩패드(130)와, 상기 다이패드(121)에 부착되는 반도체 칩(140)과, 상기 반도체 칩(140)의 전극단자(미도시)와 상기 와이어본딩패드(121)를 연결하는 복수 개의 전도성 와이어(170)와, 상기 반도체 칩(140), 다이패드(121), 와이어본딩패드(130) 및 와이어(170)를 에폭시 몰딩 컴파운드(EMC)로 채우는 몰딩(150), 및 상기 필름(110)에 행렬로 배열되어 상기 와이어본딩패드(130)에 1:1로 대응하여 배치되고 상기 다이패드에는 다수 개가 대응하여 배치되는 랜드(161, 이하 '솔더랜드'라 한다.)를 포함하여 구성된다.As illustrated, the High Pin QFN semiconductor package 100 according to the present invention includes a die pad 121 of copper foil located at a lower center of a circuit board formed by attaching an insulating film to a lead frame of copper foil, and the die. A plurality of copper foil wire bonding pads 130 arranged in a matrix around the pad 121, a semiconductor chip 140 attached to the die pad 121, and electrode terminals of the semiconductor chip 140. (Not shown) a plurality of conductive wires 170 connecting the wire bonding pads 121, the semiconductor chip 140, the die pads 121, the wire bonding pads 130, and the wires 170 may be epoxy. Molding 150 filled with a molding compound (EMC), and lands arranged in a matrix on the film 110 in a one-to-one correspondence with the wire bonding pads 130 and a plurality of lands corresponding to the die pads. (161, hereinafter referred to as 'Solderland') It is sex.

상기 다이패드(121) 및 와이어본딩패드(130)는 동박의 리드 프레임을 에칭하여 형성하며 다이패드(121)의 외곽 주위에 행렬을 이루어 배열되는 다수 개의 동박 으로 리드 프레임(120)의 에칭으로 형성되며, 상기 다이패드(121)에는 반도체 칩(140)이 부착된다. The die pad 121 and the wire bonding pad 130 are formed by etching a lead frame of copper foil, and are formed by etching the lead frame 120 with a plurality of copper foils arranged in a matrix around the outer edge of the die pad 121. The semiconductor chip 140 is attached to the die pad 121.

도 6은 본 발명에 따른 High Pin QFN 반도체 패키지의 제2 실시 예에 대한 제작 과정을 보여주는 도면이다.6 is a view illustrating a manufacturing process of a second embodiment of the high pin QFN semiconductor package according to the present invention.

도시한 바와 같이 본 발명에 따른 High Pin QFN 패키지(100)의 제작 과정은,동박의 리드 프레임(120)에 절연성 재질의 필름(110)을 부착한 회로기판(10)을 준비하는 (a)단계; 상기 필름(110)에 레이저드릴링을 하여 레이저홀(111)을 형성하는 (b)단계; 상기 동박의 리드 프레임(120)을 에칭하여 다이패드(121)와 다수의 와이어본딩패드(130)를 형성하는 (c)단계; 상기 다이패드(121)에 반도체 칩(140)을 부착하여 상기 와이어본딩패드(130)와 전도성의 와이어(170)를 연결하고 에폭시 몰딩 컴파운드로 몰딩(150)을 형성하는 (d)단계; 및 상기 레이저홀(111)에 솔더 페이스트를 채워 솔더랜드(161)를 형성하는 (e)단계;를 포함하여 이루어진다.As shown in the drawing, the manufacturing process of the high pin QFN package 100 according to the present invention comprises the steps of: (a) preparing a circuit board 10 having an insulating film 110 attached to a lead frame 120 of copper foil. ; (B) forming a laser hole 111 by laser drilling the film 110; Etching (c) the lead frame 120 of the copper foil to form a die pad 121 and a plurality of wire bonding pads 130; Attaching the semiconductor chip 140 to the die pad 121 to connect the wire bonding pad 130 and the conductive wire 170 to form a molding 150 with an epoxy molding compound; And (e) filling a solder paste in the laser hole 111 to form a solder land 161.

상술하면, 상기 (a)단계는 앞서 언급하였듯이 제1 실시 예와 동일하다.In detail, step (a) is the same as the first embodiment as mentioned above.

즉, 원소재인 절연성 재질의 필름(110)에 구리를 입힌 동박 적층판(CCL)을 준비하는 단계이다. 이때, 상기 동박의 리드 프레임(120)에 부착된 절연성 재질의 필름(110)은 레진(Resin)을 사용하여 구성할 수도 있다.That is, it is a step of preparing a copper clad laminate (CCL) coated with copper on the insulating film 110 of the raw material. At this time, the insulating film 110 attached to the lead frame 120 of the copper foil may be configured using a resin (Resin).

상기 (b)단계는 상기 절연성 재질의 필름(110)이 동박의 리드 프레임(120)에 부착되어 있는 상태에서 상기 필름(110) 부분에만 레이저드릴링(Laser Drilling) 가공을 하여 레이저홀(111)을 만든다.In the step (b), the laser hole 111 is subjected to laser drilling only on the film 110 in a state where the insulating film 110 is attached to the lead frame 120 of the copper foil. Make.

이후, 상기 (c)단계에서는 상기 레이저홀(111)을 만든 후 바로 동박의 리드 프레임(120)을 에칭하여 다이패드(121)와 다수의 와이어본딩패드(130)를 형성한다.Thereafter, in step (c), the lead frame 120 of the copper foil is etched immediately after the laser hole 111 is formed to form the die pad 121 and the plurality of wire bonding pads 130.

상기 (d)단계는 소형·박형의 수지밀봉형 반도체 패키지의 제조 과정에 흔히 사용되는 방법으로, 상기 다이패드(121)에 반도체 칩(140)을 부착하고, 상기 반도체 칩(140)의 전극단자(미도시)와 상기 각각의 와이어본딩패드(130)를 전기적으로 연결하기 위한 다수개의 전도성 와이어(170)를 사용하여 접속하며, 상기 반도체 칩(140) 및 와이어(170)를 포함하는 영역에 절연성의 에폭시 몰딩 컴파운드(EMC)를 사용하여 외부환경으로부터 보호하도록 몰딩(150)을 형성한다.Step (d) is a method commonly used in manufacturing a small and thin resin-sealed semiconductor package. The semiconductor chip 140 is attached to the die pad 121, and an electrode terminal of the semiconductor chip 140 is attached. (Not shown) are connected using a plurality of conductive wires 170 for electrically connecting the wire bonding pads 130 to each other, and are insulated in an area including the semiconductor chip 140 and the wires 170. The molding 150 is formed to protect from the external environment using an epoxy molding compound (EMC).

상기 (d)단계에서 상기 (b)단계에서 가공한 레이저홀(111)에 솔더 페이스트를 채워 솔더랜드(161)을 형성시킨다. 이때 상기 솔더랜드는 다른 금속의 전기전도성의 페이스트를 사용하여 구성할 수도 있다.In the step (d), the solder land is filled with the laser paste 111 processed in the step (b) to form the solder land 161. In this case, the solder land may be configured by using an electrically conductive paste of another metal.

본 발명의 제2 실시 예는 회로기판(10) 제조 공정을 최소화하여 제조 비용을 최소화하기 위한 구조이다. 특히 상기 패키지의 랜드(161, 즉 '솔더랜드'를 지칭한다.)를 보통 회로기판(10)에서 구성하나, 본 발명의 제2 실시 예는 조립공정에서 몰딩을 한 후 전도성 페이스트를 이용하여 구성하는 것이 특징이다. The second embodiment of the present invention is a structure for minimizing the manufacturing cost by minimizing the manufacturing process of the circuit board 10. In particular, the land (161, ie, 'solderland' of the package) of the package is usually configured on the circuit board 10, but the second embodiment of the present invention is formed by using a conductive paste after molding in the assembly process It is characteristic.

그러나 본 발명의 권리범위는 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니며, 당해 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환 변형 및 변경이 가능하므로 본 발명의 권리범위는 이후에서 기재하는 특허청구범위에 기재된 사항에 따라서 해석되어야 할 것이다.However, the scope of the present invention is not limited to the above-described embodiments and the accompanying drawings, and those skilled in the art may make various substitutions and modifications and changes without departing from the technical spirit of the present invention. Therefore, the scope of the present invention will be construed according to the matter described in the claims to be described later.

본 발명은 LGA(Land Grid Array) 패키지나 Rigid 기판의 Reel-to-Reel 제조 방식에 사용할 수 있는 것으로 High Pin QFN 반도체 패키지의 회로 제조 시에 있어서 회로기판의 동판에 베이스필름을 부착하고 상기 베이스필름 부분만 레이저드릴링 방식에 의하여 홀을 가공하여 상기 홀에 구리로 단자(Land)를 형성함으로써 회로기판에서 단자가 더 안정적인 패키지 구조를 형성할 수 있는 효과가 있다.The present invention can be used in a reel-to-reel manufacturing method of a LGA (Land Grid Array) package or a Rigid substrate. In manufacturing a circuit of a high pin QFN semiconductor package, a base film is attached to a copper plate of a circuit board and the base film is By processing only the portion by laser drilling method to form a terminal (Land) with copper in the hole, there is an effect that the terminal can form a more stable package structure on the circuit board.

또한, 본 발명은 회로기판의 동판에 베이스필름을 부착하고 상기 베이스필름 부분만 레이저드릴링 방식에 의하여 홀을 가공하여 상기 홀에 구리로 단자(Land)를 형성함으로써 금속만을 이용하여 에칭하는 제조 방법에 비해 4열 이상의 High Pin Count를 손 쉽게 제작할 수 있는 효과가 있다. In addition, the present invention is attached to the base plate on the copper plate of the circuit board and the only method of manufacturing the etching process using only metal by forming a hole (Land) with copper in the hole by processing the hole by laser drilling method. Compared with 4 rows, High Pin Count can be produced easily.

Claims (6)

동박의 리드 프레임을 이용한 반도체 패키지에 있어서,In the semiconductor package using the lead frame of copper foil, 상기 리드 프레임의 중심부에 형성되며 반도체 칩이 접착되는 동박의 다이패드와;A die pad of copper foil formed at the center of the lead frame and to which a semiconductor chip is bonded; 상기 다이패드의 외곽에 행렬을 이루어 배열되는 다수개의 동박의 와이어본딩패드와;Wire bonding pads of a plurality of copper foils arranged in a matrix on the outside of the die pad; 상기 다이패드에 부착되는 반도체 칩과; A semiconductor chip attached to the die pad; 상기 반도체 칩의 전극단자와 상기 와이어본딩패드를 연결하는 전도성의 와이어와;A conductive wire connecting the electrode terminal of the semiconductor chip to the wire bonding pad; 상기 반도체 칩, 다이패드, 와이어본딩패드 및 와이어를 에폭시 몰딩 컴파운드(EMC)로 채우는 몰딩; 및Molding to fill the semiconductor chip, the die pad, the wire bonding pad, and the wire with an epoxy molding compound (EMC); And 상기 동박의 리드 프레임의 저면에 배치되며 상기 다이패드와 상기 와이어 본딩 패드들과 부착되는 절연성 필름;으로 구성되고, An insulating film disposed on a bottom surface of the lead frame of the copper foil and attached to the die pad and the wire bonding pads; 상기 와이어본딩 패드의 저면 일부가 노출되도록 상기 절연성 필름 일면에 홀이 형성된 것을 특징으로 하는 반도체 패키지The semiconductor package, characterized in that a hole is formed on one surface of the insulating film so that a portion of the bottom surface of the wire bonding pad is exposed 제1항에 있어서,The method of claim 1, 상기 절연성 필름의 홀은 레이저드릴링 방식을 이용하여 홀이 가공된 것을 특징으로 하는 반도체 패키지.The hole of the insulating film is a semiconductor package, characterized in that the hole is processed using a laser drilling method. 제 1항에 있어서,The method of claim 1, 상기 와어어본딩 패드의 노출된 저면부에 구리를 도금 공정하여 도금랜드를 형성시킨 것을 특징으로 하는 반도체 패키지.The semiconductor package, characterized in that the plating land is formed by plating copper on the exposed bottom portion of the wire bonding pad. 제 1항에 있어서,The method of claim 1, 상기 와이어 본딩 패드의 노출된 저면부에 전도성의 솔더 페이스트를 사용하여 솔더랜드가 형성된 것을 특징으로 하는 반도체 패키지.And a solder land is formed on the exposed bottom surface of the wire bonding pad by using a conductive solder paste. 반도체 패키지 제조 공정에 있어서,In the semiconductor package manufacturing process, 동박의 리드 프레임에 절연성 재질의 필름을 부착한 회로기판을 준비하는 (a)단계;(A) preparing a circuit board having an insulating film attached to a lead frame of copper foil; 상기 필름에 레이저 드릴링을 하여 홀을 형성하는 (b)단계;(B) forming a hole by laser drilling the film; 상기 홀에 구리 도금하여 랜드를 형성하는 (c)단계;(C) forming a land by copper plating the hole; 상기 동박의 리드 프레임에 에칭하여 다이패드와 다수의 와이어본딩패드를 형성하는 (d)단계; 및Etching (d) the lead frame of the copper foil to form a die pad and a plurality of wire bonding pads; And 상기 다이패드에 반도체 칩을 부착하여 상기 와이어본딩패드과 전도성의 와이어를 연결하고 에폭시 몰딩 컴파운드로 몰딩을 형성하는 (e)단계;를 포함하여 구성하는 것을 특징으로 하는 반도체 패키지 제조 방법.(E) attaching a semiconductor chip to the die pad to connect the wire bonding pad and the conductive wire and forming a molding with an epoxy molding compound. 반도체 패키지 제조 공정에 있어서,In the semiconductor package manufacturing process, 동박의 리드 프레임에 절연성 재질의 필름을 부착한 회로기판을 준비하는 (a)단계;(A) preparing a circuit board having an insulating film attached to a lead frame of copper foil; 상기 필름에 레이저 드릴링을 하여 홀을 형성하는 (b)단계;(B) forming a hole by laser drilling the film; 상기 동박의 리드 프레임에 에칭하여 다이패드와 다수의 와이어본딩패드를 형성하는 (c)단계;Etching (c) the lead frame of the copper foil to form a die pad and a plurality of wire bonding pads; 상기 다이패드에 반도체 칩을 부착하여 상기 와이어본딩패드과 전도성의 와이어를 연결하고 에폭시 몰딩 컴파운드로 몰딩을 형성하는 (d)단계; 및Attaching a semiconductor chip to the die pad to connect the wire bonding pad and the conductive wire to form a molding with an epoxy molding compound; And 상기 레이저홀에 솔더 페이스트를 채워 랜드를 형성하는 (e)단계;를 포함하여 구성하는 것을 특징으로 하는 반도체 패키지 제조 방법.And (e) forming a land by filling solder paste in the laser hole.
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KR101481248B1 (en) * 2010-04-30 2015-01-09 유보틱 인텔릭츄얼 프라퍼티 컴퍼니 리미티드 Semiconductor package configured to electrically couple to printed circuit board and method of providing the same

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