KR20120043421A - 태양전지 및 이의 제조방법 - Google Patents

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송남규
박민
장연익
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Abstract

태양전지는 제1 도전형의 반도체기판, 상기 반도체기판 위에 구비되는 제1 비정질 실리콘 박막층, 및 상기 제1 비정질 실리콘 박막층 위에 구비되는 제2 도전형의 제2 비정질 실리콘 박막층을 포함한다. 또한, 상기 제1 비정질 실리콘 박막층은 제1 진성 실리콘 박막층, 상기 제1 진성 실리콘 박막층을 사이에 두고 상기 반도체기판과 마주하는 제2 진성 실리콘 박막층, 및 상기 제1 진성 실리콘 박막층 및 상기 제2 진성 실리콘 박막층 사이에 개재되는 제1 저농도 실리콘 박막층을 포함한다. 상기 제1 저농도 실리콘 박막층은 도펀트로 도핑되어 상기 제1 비정질 실리콘 박막층의 저항을 감소시키고, 그 결과, 상기 태양전지의 전류밀도가 향상되어 상기 태양전지의 광전변환효율이 향상될 수 있다.

Description

태양전지 및 이의 제조방법{SOLAR CELL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 태양전지 및 이의 제조방법에 관한 것으로, 보다 상세하게는, 광전변환효율이 향상된 태양전지 및 이의 제조방법에 관한 것이다.
태양전지는 광에너지를 전기에너지로 변환하는 소자로, 태양전지는 외부로부터 제공되는 광의 에너지를 흡수하여 광전효과를 일으키는 반도체층을 포함한다. 일반적으로, 상기 반도체층은 P형 반도체 및 상기 P형 반도체와 접합된 N형 반도체층을 포함하거나, P형 반도체, N형 반도체 및 상기 P형 반도체와 상기 N형 반도체 사이에 개재되는 진성 반도체층을 포함한다.
한편, 태양전지에 있어서 상기 태양전지가 생성하는 전력량은 상기 태양전지의 광전변환효율과 관련되며, 상기 전력량을 증가시키기 위해서 상기 광전변환효율을 향상시키는 방안이 연구되고 있다.
본 발명의 일 목적은 광전변환효율이 향상된 태양전지를 제공하는 데 있다.
본 발명의 다른 목적은 광전변환효율이 향상된 태양전지의 제조방법을 제공하는 데 있다.
상기한 일 목적을 달성하기 위해서, 태양전지는 제1 도전형의 반도체기판, 상기 반도체기판 위에 구비되는 제1 비정질 실리콘 박막층, 및 상기 제1 비정질 실리콘 박막층 위에 구비되는 제2 도전형의 제2 비정질 실리콘 박막층을 포함한다.
또한, 상기 제1 비정질 실리콘 박막층은 제1 진성 실리콘 박막층, 상기 제1 진성 실리콘 박막층을 사이에 두고 상기 반도체기판과 마주하는 제2 진성 실리콘 박막층, 및 상기 제1 진성 실리콘 박막층 및 상기 제2 진성 실리콘 박막층 사이에 개재되는 상기 제2 도전형의 제1 저농도 실리콘 박막층을 포함한다.
상기한 다른 목적을 달성하기 위한 태양전지의 제조방법은 다음과 같다. 제1 도전형의 반도체 기판의 제1 표면 위에 제1 비정질 실리콘 박막층을 형성하고, 그리고, 상기 제1 비정질 실리콘 박막층 위에 제2 도전형의 제2 비정질 실리콘 박막층을 형성한다.
또한, 상기 제1 비정질 실리콘 박막층을 형성하는 방법은 다음과 같다. 상기 제1 표면 위에 제1 진성 실리콘 박막층을 형성하고, 상기 제1 진성 실리콘 박막층 위에 상기 제2 도전형의 제1 저농도 실리콘 박막층을 형성하고, 그리고, 상기 제1 저농도 실리콘 박막층 위에 제2 진성 실리콘 박막층을 형성한다.
상기한 다른 목적을 달성하기 위한 태양전지의 다른 제조방법은 다음과 같다.
제1 도전형의 반도체 기판의 제1 표면 위에 제1 비정질 실리콘 박막층을 형성하고, 그리고, 상기 제1 비정질 실리콘 박막층 위에 제2 도전형의 제2 비정질 실리콘 박막층을 형성한다.
또한, 상기 제1 비정질 실리콘 박막층을 형성하는 방법은 다음과 같다. 상기 제1 표면 위에 소스 진성 실리콘 박막층을 형성하고, 상기 소스 진성 실리콘 박막층의 표면으로부터 일정 깊이까지 도펀트를 주입하여 상기 소스진성 실리콘 박막층을 상기 도펀트가 주입된 제1 저농도 실리콘 박막층 및 상기 제1 저농도 실리콘 박막층의 하부에 위치하는 제1 진성 실리콘 박막층으로 구분하고, 그리고, 상기 제1 저농도 실리콘 박막층 위에 제2 진성 실리콘 박막층을 형성한다.
이와 같은 태양전지 및 이의 제조방법에 따르면, P형 반도체 및 N형 반도체 사이에 개재되는 비정질 실리콘 박막층의 저항은 상기 비정질 실리콘 박막층의 내부에 구비되는 저농도 실리콘 박막층에 의해 감소될 수 있다. 따라서, 태양전지의 전류밀도(current density)가 증가되어 광전변환효율을 향상시킬 수 있다. 또한, 상기 비정질 실리콘 박막층의 두께를 감소시키지 않아도 되므로, 이로 인한 태양전지의 개방전압(open circuit voltage)의 손실을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양전지의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 태양전지의 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 태양전지의 단면도이다.
도 4a 내지 도 4f는 도 2에 도시된 태양전지의 제1 비정질 실리콘 박막층 및 제3 비정질 실리콘 박막층을 형성하는 방법을 나타내는 도면들이다.
도 5a 및 도 5b는 또 다른 실시예에 따른 도 2에 도시된 태양전지의 제1 진성 실리콘 박막층 및 제1 저농도 실리콘 박막층을 형성하는 방법을 나타내는 도면들이다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 상기한 본 발명의 목적, 특징 및 효과는 첨부된 도면과 관련된 실시예들을 통해서 용이하게 이해될 것이다. 다만 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것이다. 따라서 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 한편, 하기 실시예와 함께 제시된 도면은 명확한 설명을 위해서 다소 간략화되거나 과장된 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 태양전지의 단면도이다.
도 1을 참조하면, 태양전지(100)는 N형의 반도체기판(10), 제1 비정질 실리콘 박막층(20), P형의 제2 비정질 실리콘 박막층(30), 제1 도전층(40), 제1 전극(75), 제3 비정질 실리콘 박막층(50), 제4 비정질 실리콘 박막층(60), 제2 도전층(70) 및 제2 전극(80)을 포함한다.
상기 반도체기판(10), 상기 제1 비정질 실리콘 박막층(20), 상기 제2 비정질 실리콘 박막층(30)은 외부로부터 제공되는 광의 에너지를 흡수하여 광전효과를 일으킨다. 그 결과, 상기 광전효과에 의해 전자 및 정공이 발생되고, 상기 전자 및 상기 정공은 상기 반도체기판(10) 및 상기 제2 비정질 실리콘 박막층(30)이 형성하는 PN접합에 따라 발생된 전계에 의해 상기 전자는 상기 반도체기판(10) 측으로 이동하고, 상기 정공은 상기 제2 비정질 실리콘 박막층(30) 측으로 이동한다. 그 결과, 상기 제1 전극(75) 및 상기 제2 전극(80)이 서로 다른 극성들을 갖게 되면, 상기 전자는 상기 제1 전극(75) 및 상기 제2 전극(80)과 전기적으로 연결된 외부 전기회로(미도시) 측으로 제공될 수 있다.
한편, 도 1에 도시되는 실시예에서는, 상기 반도체기판(10)이 N형이고, 상기 제2 비정질 실리콘 박막층(30)이 P형이나, 이 실시예와 달리, 상기 반도체기판(10)이 P형이고, 상기 제2 비정질 실리콘 박막층(30)이 N형일 수도 있다.
또한, 도 1에 도시되는 실시예에서는, 상기 반도체기판(10)은 단결정 실리콘을 포함할 수 있으나, 이 실시예와 달리, 상기 반도체기판(10)은 다결정 실리콘 또는 비결정질 실리콘을 포함하는 기판일 수도 있다.
그리고 도 1에서는 이해를 돕기 위해 상기 반도체기판(10)을 제외하고, 상기 반도체 기판(10)에 적층된 실리콘 박막층들의 두께가 동일하게 도시되었으나, 이에 한정되는 것은 아니고, 실제로 상기 실리콘 박막층들은 각각 다른 두께를 가질 수 있다. 일 예로, 제1 진성 실리콘 박막층(21), 제1 저농도 실리콘 박막층(23) 및 제2 진성 실리콘 박막층(25)을 포함하는 상기 제1 비정질 실리콘 박막층(20)과 상기 제4 비정질 실리콘 박막층(50)은 실질적으로 동일한 두께를 가질 수 있다.
상기 제1 비정질 실리콘 박막층(20)은 상기 반도체기판(10) 및 상기 제2 비정질 실리콘 박막층(30) 사이에 개재된다. 상기 제1 비정질 실리콘 박막층(20)은 제1 진성 실리콘 박막층(21), 제1 저농도 실리콘 박막층(23) 및 제2 진성 실리콘 박막층(25)을 포함한다. 도 1에 도시되는 실시예에 있어서, 상기 제1 진성 실리콘 박막층(21)은 진성 비결정질 실리콘을 포함하여 상기 반도체기판(10) 위에 구비되고, 상기 제2 진성 실리콘 박막층(25)은 진성 비결정질 실리콘을 포함하여 상기 제2 비정질 실리콘 박막층(30) 하부에 구비되고, 상기 제1 저농도 실리콘 박막층(23)은 상기 제1 진성 실리콘 박막층(21) 및 상기 제2 진성 실리콘 박막층(25) 사이에 개재된다.
도 1에 도시되는 실시예에 있어서, 상기 제1 저농도 실리콘 박막층(23)의 제1 두께(D1)는 약 5옹스트롬 내지 30옹스트롬일 수 있다. 또한, 상기 제1 비정질 실리콘 박막층(20)의 제2 두께(D2)는 상기 제1 두께(D1)보다 크고, 상기 제2 두께(D2)는 20옹스트롬 내지 100옹스트롬일 수 있다.
일반적으로, 상기 반도체기판(10)이 단결정 실리콘을 포함하고, 상기 제2 비정질 실리콘 박막층(30)이 비결정질 실리콘을 포함하는 경우에, 상기 단결정 실리콘 및 상기 비결정질 실리콘 사이의 계면 위에 형성되는 있는 미결합손(dangling bond)에 의해 발생되는 결함밀도(defect density)가 상기 태양전지(100)의 광전변환효율을 저하시킬 수 있다. 하지만, 도 1에 도시되는 실시예에서는, 상기 제1 비정질 실리콘 박막층(20)은 상기 반도체기판(10) 및 상기 제2 비정질 실리콘 박막층(30)과 일대일 대응하여 접촉하는 상기 제1 진성 실리콘 박막층(21) 및 상기 제2 진성 실리콘 박막층(25)을 포함하므로, 그 결과, 상기 제1 및 제2 진성 실리콘 박막층들(21,25)에 의해 상기 결함밀도가 감소되어 상기 태양전지(100)의 광전변환효율이 증가될 수 있다.
상기 제1 저농도 실리콘 박막층(23)은 상기 제1 진성 실리콘 박막층(21) 및 상기 제2 진성 실리콘 박막층(25) 사이에 개재되어 상기 제1 비정질 실리콘 박막층(20) 및 상기 제2 비정질 실리콘 박막층(30) 간의 제1 계면(35)과 이격된다. 도 1에 도시되는 실시예와 같이, 상기 반도체기판(10)이 N형의 특성을 갖고, 상기 제2 비정질 실리콘 박막층(30)이 P형의 특성을 갖는 경우에, 상기 제1 저농도 실리콘 박막층(23)은 P형 특성을 갖는다.
또한, 상기 제1 저농도 실리콘 박막층(23)의 도펀트 농도는 상기 제2 비정질 실리콘 박막층(30)의 도펀트 농도보다 작다. 보다 상세하게는, 상기 제1 저농도 실리콘 박막층(23) 및 상기 제2 비정질 실리콘 박막층(30) 각각이 보론 같은 P형 도펀트들로 도핑되는 경우에, 상기 제1 저농도 실리콘 박막층(23)의 도펀트 농도는 약 5×1018 atoms/cm3 내지 약 5×1020 atoms/cm3일 수 있고, 상기 제2 비정질 실리콘 박막층(30)의 도펀트 농도는 약 1×1021 atoms/cm3일 수 있다.
일반적으로, P형 반도체층, N형 반도체층 및 상기 P형 반도체층과 상기 N형 반도체층 사이에 개재된 진성 실리콘 박막층을 포함하는 태양전지에 있어서, 상기 진성 실리콘 박막층의 두께가 증가할수록, 상기 태양전지의 개방전압(Open Circuit Voltage)을 향상시킬 수 있는 캐리어의 라이프타임(lifetime)이 증가되어 상기 태양전지의 광전변환효율이 향상될 수 있다. 하지만, 상기 진성 실리콘 박막층은 상기 P형 반도체층 및 상기 N형 반도체층보다 큰 저항을 가지므로, 이에 따라, 상기 진성 실리콘 박막층의 두께가 증가할수록, 상기 태양전지의 전류밀도가 감소될 수 있다.
그러나 도 1의 실시예에 따르면, 상기 제1 비정질 실리콘 박막층(20)은 P형 도펀트로 도핑된 상기 제1 저농도 실리콘 박막층(23)을 포함하므로, 상기 제1 비정질 실리콘 박막층(20)이 상기 제1 진성 실리콘 박막층(21) 및 상기 제2 진성 실리콘 박막층(25)으로만 이루어진 경우보다 상기 제1 비정질 실리콘 박막층(20)의 저항이 감소된다. 그 결과, 상기 태양전지(100)의 전류밀도가 증가된다. 또한, 상기 제1 비정질 실리콘 박막층(20)의 저항을 감소시키기 위해 상기 제1 및 제2 진성 실리콘 박막층들(21,25)의 두께를 감소시키지 않아도 되므로, 상기 개방전압의 손실을 방지할 수 있다.
예컨대, 상기 태양전지(100)가 상기 제1 저농도 실리콘 박막층(23)을 포함하지 않고, 상기 제1 및 제2 비정질 실리콘 박막층들(21, 25)만을 포함하는 경우에, 상기 태양전지(100)의 전류밀도는 약 34.5mA/cm2이고, 상기 태양전지(100)의 충진율, 소위, 필팩터(fill factor)는 약 71.8%이고, 상기 태양전지의 광전변환효율은 약 16.84%이다. 하지만, 본 발명의 실시예와 같이, 상기 태양전지(100)가 상기 제1 저농도 실리콘 박막층(23), 상기 제1 및 제2 비정질 실리콘 박막층들(21, 25)을 포함하는 경우에, 상기 제1 및 제2 비정질 실리콘 박막층들(21, 25)의 두께와 관련된 상기 개방전압은 앞서 설명한 본 발명의 비교예에 따른 태양전지가 갖는 개방전압과 일정할 수 있으나, 상기 태양전지(100)의 전류밀도는 약 34.7mA/cm2로 향상되고, 상기 필팩터는 72.9%로 향상되고, 상기 광전변환효율은 약 17.18%로 향상될 수 있다.
상기 제2 비정질 실리콘 박막층(30)은 상기 제1 비정질 실리콘 박막층(20) 위에 구비된다. 도 1에 도시되는 실시예에서는, 상기 제2 비정질 실리콘 박막층(30)은 보론과 같은 P형도펀트로 도핑된 비결정질 실리콘을 포함하여 P형 반도체의 특성을 가질 수 있다.
상기 제2 비정질 실리콘 박막층(30) 위에는 상기 제1 도전층(40)이 구비된다. 도 1에 도시되는 실시예에서는, 외부의 광이 상기 반도체기판(10), 상기 제1 비정질 실리콘 박막층(20) 및 상기 제2 비정질 실리콘 박막층(30) 측으로 용이하게 제공되도록 상기 제1 도전층(40)은 인듐틴옥사이드 또는 인듐징크옥사이드 같은 투명한 도전체로 형성될 수 있다. 상기 제3 비정질 실리콘 박막층(50)은 상기 반도체기판(10)의 배면에 구비되어 상기 반도체기판(10)을 사이에 두고 상기 제1 비정질 실리콘 박막층(20)과 마주한다. 상기 제3 비정질 실리콘 박막층(30)은 진성 비결정질 실리콘을 포함한다. 따라서, 상기 제3 비정질 실리콘 박막층(50)은 상기 반도체기판(10) 및 상기 제4 비정질 실리콘 박막층(60) 사이의 결함밀도를 감소시켜 상기 태양전지(100)의 광전변환효율을 향상시킬 수 있다. 일 예로, 상기 제3 비정질 실리콘 박막층(50)은 20옹스트롬 내지 100옹스트롬의 두께를 가질 수 있다.
상기 제4 비정질 실리콘 박막층(60)은 상기 제3 비정질 실리콘 박막층(50)을 사이에 두고 상기 반도체기판(10)과 마주한다. 도 2에 도시되는 실시예에 있어서, 상기 제4 비정질 실리콘 박막층(60)은 상기 반도체기판(10) 보다 인(phosphorus, P)과 같은 N형 도펀트를 더 포함하는 N+형의 비결정질 실리콘을 포함할 수 있고, 그 결과, 상기 제4 비정질 실리콘 박막층(60)은 전자의 수집을 향상시키는 후면 전계(Back surface filed, BSF)로서 작용할 수 있다.
상기 제2 도전층(70)은 상기 제4 비정질 실리콘 박막층(60) 위에 구비된다. 도 1에 도시되는 실시예에 있어서, 상기 제2 도전층(70)은, 상기 제1 도전층(40)과 같이, 투명한 도전체로 형성될 수 있다. 하지만, 도 1에 도시되는 실시예와 달리, 외부의 광이 상기 반도체기판(10), 상기 제1 비정질 실리콘 박막층(20) 및 상기 제2 비정질 실리콘 박막층(30)에서 재흡수되는 것을 증가시키기 위하여 상기 제2 도전층(70)은 알루미늄 같은 금속 물질을 포함할 수도 있다.
상기 제1 전극(75)은 상기 제1 도전층(40) 위에 구비되어 상기 제1 도전층(40)과 전기적으로 연결되고, 상기 제2 전극(80)은 상기 제2 도전층(70) 위에 구비되어 상기 제2 도전층(70)과 전기적으로 연결된다. 상기 제1 전극(75) 및 상기 제2 전극(80)은 외부 회로(미도시)와 전기적으로 연결될 수 있고, 그 결과, 상기 태양전지(100)에서 발생된 전류는 상기 제1 및 제2 전극들(75,80)을 통해 상기 외부 회로 측으로 제공될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 태양전지의 단면도이다. 도 2에 도시된 태양전지(101)는 도 1에 도시된 실시예와 다르게 상기 제3 비정질 실리콘 박막층(50)이 복수의 실리콘 박막층(53)을 포함한다.
따라서, 도 2를 설명함에 있어서, 상기 제3 비정질 실리콘 박막층(50)에 대해 주로 설명하고, 앞서 도 1을 참조하여 설명된 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 2를 참조하면, 상기 태양전지(101)는 반도체기판(10), 제1 비정질 실리콘 박막층(20), 제2 비정질 실리콘 박막층(30), 제1 도전층(40), 제1 전극(75), 제3 비정질 실리콘 박막층(50), 제4 비정질 실리콘 박막층(60), 제2 도전층(70), 및 제2 전극(80)을 포함한다.
또한, 상기 제1 비정질 실리콘 박막층(20)은 제1 진성 실리콘 박막층(21), 제1 저농도 실리콘 박막층(23) 및 제2 진성 실리콘 박막층(25)을 포함한다. 도 2에 도시되는 실시예에 있어서, 상기 반도체기판(10)은 N형의 단결정 실리콘을 포함하고, 상기 제2 비정질 실리콘 박막층(30) 및 상기 제1 저농도 실리콘 박막층(23) 각각은 P형의 비결정질 실리콘을 포함하고, 상기 제1 및 제2 진성 실리콘 박막층들(21, 25) 각각은 진성의 비결정질 실리콘을 포함할 수 있다.
상기 제3 비정질 실리콘 박막층(50)은 제3 진성 실리콘 박막층(51), 제4 진성 실리콘 박막층(55) 및 상기 제3 진성 실리콘 박막층 (51)과 상기 제4 진성 실리콘 박막층(55) 사이에 개재되는 제2 저농도 실리콘 박막층(53)을 포함한다. 상기 제3 및 제4 진성 실리콘 박막층들(51, 55)은, 앞서 도 1을 참조하여 설명한 제 3 비정질 실리콘 박막층과 같이 상기 반도체기판(10) 및 상기 제4 비정질 실리콘 박막층(60) 사이의 결함밀도를 감소시켜 상기 태양전지(101)의 광전변환효율을 향상시킬 수 있다.
또한, 상기 제2 저농도 실리콘 박막층(53)은 상기 제3 진성 실리콘 박막층(51) 및 상기 제4 진성 실리콘 박막층(55) 사이에 개재되어 상기 제3 비정질 실리콘 박막층(50) 및 상기 제4 비정질 실리콘 박막층(60) 간의 제2 계면(65)과 이격된다. 도 2에 도시되는 실시예에서는 상기 반도체기판(10)이 N형반도체의 특성을 갖고, 상기 제4 비정질 실리콘 박막층(60)이 N+형 반도체의 특성을 갖는 경우에, 상기 제2 저농도 실리콘 박막층(53)은 N형 특성을 갖는다.
한편, 상기 제2 저농도 실리콘 박막층(53)의 도펀트 농도는 상기 제2 비정질 실리콘 박막층(30)의 도펀트농도 또는 상기 제4 비정질 실리콘 박막층(60)의 도펀트농도보다 작다. 보다 상세하게는, 상기 제2 저농도 실리콘 박막층(53) 및 상기 제4 비정질 실리콘 박막층(60) 각각이 인(phosphorus, P) 과 같은 N형 도펀트로 도핑되어 N형 특성을 갖는 경우에, 상기 제2 저농도 실리콘 박막층(53)의 도펀트 농도는 약 5×1018 atoms/cm3 내지 약 5×1020 atoms/cm3일 수 있고, 상기 제2 비정질 실리콘 박막층(30) 또는 상기 제4 비정질 실리콘 박막층(60) 각각의 도펀트 농도는 약 1×1021 atoms/cm3일 수 있다.
한편, 상기 제2 저농도 실리콘 박막층(53)의 두께는 상기 제1 저농도 실리콘 박막층(53)의 제1 두께(D1)와 마찬가지로 약 5옹스트롬 내지 30옹스트롬일 수 있다. 또한, 상기 제3 비정질 실리콘 박막층(20)의 두께는 상기 제1 비정질 실리콘 박막층(20)의 제2 두께(D2)와 마찬가지로 상기 제2 저농도 실리콘 박막층(53)의 두께보다 크고, 20옹스트롬 내지 100옹스트롬일 수 있다.
상술한 바와 같이, 상기 제3 비정질 실리콘 박막층(50)이 상기 제2 저농도 실리콘 박막층(53)을 포함하는 경우에, 상기 제3 비정질 실리콘 박막층(50)이 상기 제3 진성 실리콘 박막층(51) 및 상기 제4 진성 실리콘 박막층(55)으로만 이루어진 경우보다, 상기 제2 저농도 실리콘 박막층(53) 내에 도핑된 도펀트들에 의해 상기 제3 비정질 실리콘 박막층(50)의 저항이 감소될 수 있다.
그 결과, 앞서 도 1을 참조하여 제1 저농도 실리콘 박막층(도 1의 23)와 관련된 설명과 유사하게, 상기 제3 및 제4 진성 실리콘 박막층들(51, 55)의 두께를 감소시키지 않고도 상기 제3 비정질 실리콘 박막층(50)의 저항을 감소시킬 수 있으므로, 상기 태양전지의 개방전압의 손실을 방지할 수 있다.
도 3는 본 발명의 또 다른 실시예에 따른 태양전지의 단면도이다. 도 3에 도시된 태양전지(102)는 상기 제1 비정질 실리콘 박막층(20)이 단일층으로 형성되고, 상기 제4 비정질 실리콘 박막층(50)이 도 2와 동일하게 복수의 층을 포함한다.
따라서, 도 3를 설명함에 있어서, 상기 제2 비정질 실리콘 박막층(20) 및 상기 제4 비정질 실리콘 박막층(50)에 대해 주로 설명한다. 또한, 앞서 도 2를 참조하여 설명된 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 3을 참조하면, 상기 태양전지(102)는 반도체기판(10), 제1 비정질 실리콘 박막층(20), 제2 비정질 실리콘 박막층(30), 제1 도전층(40), 제1 전극(75), 제3 비정질 실리콘 박막층(50), 제4 비정질 실리콘 박막층(60), 제2 도전층(70), 및 제2 전극(80)을 포함한다.
상기 제1 비정질 실리콘 박막층(20)은 상기 반도체기판(10) 위에 형성된다. 상기 제1 비정질 실리콘 박막층(20)은 진성 비결정질 실리콘을 포함하고, 상기 반도체기판(10)과 상기 제2 비정질 실리콘 박막층(30) 사이의 결함밀도를 감소시켜 상기 태양전지(100)의 광전변환효율을 향상시킬 수 있다. 일 예로, 상기 제1 비정질 실리콘 박막층(20)은 20옹스트롬 내지 100옹스트롬의 두께를 가질 수 있다
상기 제3 비정질 실리콘 박막층(50)은 제3 진성 실리콘 박막층(51), 제4 진성 실리콘 박막층(55) 및 상기 제3 진성 실리콘 박막층 (51)과 상기 제4 진성 실리콘 박막층(55) 사이에 개재되는 제2 저농도 실리콘 박막층(53)을 포함한다. 도 2에 도시되는 실시예와 같이, 상기 반도체기판(10)이 N형반도체의 특성을 갖고, 상기 제4 비정질 실리콘 박막층(60)이 N+형 반도체의 특성을 갖는 경우에, 상기 제2 저농도 실리콘 박막층(53)은 N형 특성을 갖는다.
한편, 상기 제2 저농도 실리콘 박막층(53)의 두께는 상기 제1 저농도 실리콘 박막층(53)의 제1 두께(D1)와 마찬가지로 약 5옹스트롬 내지 30옹스트롬일 수 있다. 또한, 상기 제3 비정질 실리콘 박막층(20)의 두께는 상기 제1 비정질 실리콘 박막층(20)의 제2 두께(D2)와 마찬가지로 상기 제2 저농도 실리콘 박막층(53)의 두께보다 크고, 20옹스트롬 내지 100옹스트롬일 수 있다.
도 3에 도시된 실시예에 따르면, 상기 제3 비정질 실리콘 박막층(50)이 상기 제2 저농도 실리콘 박막층(53)을 포함하므로, 상기 제2 저농도 실리콘 박막층(53) 내에 도핑된 도펀트들에 의해 상기 제3 비정질 실리콘 박막층(50)의 저항이 감소될 수 있다. 따라서, 상기 태양전지(102)의 전류밀도를 향상시킬 수 있고, 그 결과 상기 태양전지(102)의 광전변환효율을 증가시킬 수 있다.
또한, 상기 제3 비정질 실리콘 박막층(50)의 저항을 감소시키기 위해, 상기 태양전지(102)의 상기 제3 및 제4 진성 실리콘 박막층들(51, 55)의 두께를 감소시키지 않아도 된다. 따라서, 상기 태양전지(102)의 개방전압의 손실을 방지할 수 있다.
도 4a 내지 도 4f는 도 2에 도시된 태양전지의 제1 비정질 실리콘 박막층 및 제3 비정질 실리콘 박막층을 형성하는 방법을 나타내는 도면들이다. 한편, 도 4a 내지 도 4f를 설명함에 있어서, 앞서 도 1 및 도 2를 참조하여 설명된 구성요소들에 대해서는 도면부호를 병기하고, 상기 구성요소들에 대한 중복된 설명은 생략된다.
도 4a를 참조하면, 플라즈마 화학기상증착장치(plasma enhanced chemical vapor deposition equipment, 이하 PECVD장치)(200)는 내부에 수용공간을 갖는 챔버(210), 전원부(220), 방전전극(230), 플라즈마 발생부(250), 가스 주입구(240), 가스 배출구(270), 기판 지지대(260) 및 가열부재(265)를 포함한다.
상기 전원부(220)는 전원라인(221)을 통해 상기 플라즈마 발생부(250) 내부에 수용된 상기 방전전극(230)과 전기적으로 연결되고, 그 결과, 상기 방전전극(230)은 상기 전원부(220)로부터 고주파전원(radio frequency power)을 제공받을 수 있다. 상기 플라즈마 발생부(250)는 상기 가스주입구(240)와 연결되어 상기 가수주입구(240)를 통해 제1 반응가스(G1)를 제공받는다.
상기 플라즈마 발생부(250) 측으로 제공된 상기 제1 반응가스(G1)는 상기 고주파전원에 의해 플라즈마 상태가 되어 상기 반도체기판(10) 상에 증착되는 제1 증착원(S1)이 되고, 상기 제1 증착원(S1)은 상기 플라즈마 발생부(250)에 형성된 가스 토출구(251)를 통해 상기 반도체기판(10) 측으로 제공될 수 있다.
상기 기판 지지대(260)는 상기 반도체기판(10)을 지지하고, 상기 가열장치(265)는 상기 기판 지지대(260) 내부에 수용되어, 상기 반도체기판(10) 위에 상기 증착원(S1)이 증착되는 동안에, 상기 반도체기판(10)을 가열시켜 상기 증착원(S1)이 상기 반도체기판(10) 위에 증착되는 것을 용이하게 한다. 또한, 상기 챔버(210) 내에 수용된 반응가스들은 상기 가스배출구(270)를 통해 외부로 배출될 수 있다.
한편, 도 4a는 상기 PECVD장치(200)을 이용하여 상기 반도체기판(10) 상에 제1 진성 실리콘 박막층(21)을 형성하는 공정을 나타낸다. 도 3a에 도시되는 실시예에서는, 상기 반도체기판(10) 상에 상기 제1 진성 실리콘 박막층(21)을 형성하기 위해 사용되는 상기 제1 반응가스(G1)는 사일렌가스(SiH4) 및 수소가스(H2)를 포함할 수 있고, 상기 플라즈마 발생부(250) 측으로 제공되는 상기 사일렌가스 및 상기 수소가스의 유량비는 대략적으로 1:4일 수 있다. 보다 상세하게는, 약 20옹스트롬의 두께를 갖도록 상기 제1 진성 실리콘 박막층(21)을 형성하기 위하여 상기 사일렌가스는 100sccm(Standard Cubic Centimeter per Minute)으로 약 20초 동안 상기 플라즈마 발생부(250) 측으로 제공될 수 있고, 상기 수소가스는 400sccm으로 약 20초 동안 상기 플라즈마 발생부(250) 측으로 제공될 수 있다.
상술한 바와 같이, 상기 플라즈마 발생부(250) 측으로 상기 제1 반응가스(G1)가 제공되면, 상기 제1 반응가스(G1)는 상기 방전전극(230)에 의해 플라즈마 상태가 되어 상기 제1 증착원(S1)이 형성되고, 상기 제1 증착원(S1)은 상기 반도체기판(10) 위에 증착되어 제1 진성 실리콘 박막층(21)이 형성된다.
도 4b를 참조하면, 반도체기판(10) 위에 제1 진성 실리콘 박막층(21)을 형성한 이후에, 도 4a를 참조하여 설명한 제1 반응가스(G1) 외에 제2 반응가스(G2)를 플라즈마 발생부(250) 측으로 더 제공한다.
도 4b에 도시되는 실시예에 있어서, 상기 제2 반응가스(G2)는 육수소화보론가스(B2H6 gas)를 포함할 수 있다. 또한, 상기 제1 반응가스(G1)에 있어서, 사일렌가스가 약 100sccm의 유량으로 상기 플라즈마 발생부(250) 측으로 제공되고, 수소가스가 약 400sccm의 유량으로 상기 플라즈마 발생부(250) 측으로 제공되는 경우에, 상기 제2 반응가스(G2)는 약 1sccm의 유량으로 상기 제1 반응가스(G1)와 동시에 상기 플라즈마 발생부(250) 측으로 제공될 수 있다.
상술한 바와 같이, 상기 플라즈마 발생부(250) 측으로 제공된 제1 및 제2 반응가스들(G1, G2)이 플라즈마 상태가 되어 제2 증착원(S2)이 형성되고, 그 결과, 상기 제2 증착원(S2)은 가스토출구(251)를 통해 제1 진성 실리콘 박막층(21) 위에 증착되어 제1 저농도 실리콘 박막층(23)이 형성된다. 또한, 상술한 바와 같이, 상기 제2 반응가스(G2)는 약 1sccm의 유량으로 상기 플라즈마 발생부(250) 측으로 제공되는 경우에, 상기 제1 저농도 실리콘 박막층(23)은 약 1옹스트롬/sec 속도로 형성될 수 있다. 따라서, 상기 제1 저농도 실리콘 박막층(23)을 약 5 옹스트롬 내지 30 옹스트롬 두께로 용이하게 형성할 수 있다.
한편, 도 4a를 참조하여 설명된 제1 진성 실리콘 박막층(21)을 형성하는 공정을 제1 공정이라고 정의하고, 도 4b를 참조하여 설명된 제1 저농도 실리콘 박막층(23)을 형성하는 공정을 제2 공정이라고 정의하면, 상기 제1 공정 및 상기 제2 공정은 연속적으로 진행될 수 있다. 상기 제1 공정 및 상기 제2 공정이 연속적으로 진행되는 이유는 다음과 같다.
먼저, 상기 제1 공정 및 상기 제2 공정이 진행되는 동안에, 전원부(220)는 온-오프의 반복없이, 지속적으로 온 상태로 유지되어 상기 방전전극(230) 측으로 고주파전원을 제공한다. 따라서, 상기 제1 공정이 종료된 시점 및 상기 제2 공정이 시작되는 시점 사이에 상기 전원부(220)가 오프 상태 없이 지속적으로 온 상태로 유지되어 상기 제1 공정 및 상기 제2 공정 사이에 상기 제1 진성 실리콘 박막층(21) 및 상기 제1 저농도 실리콘 박막층(23)을 형성하는 데 소요되는 시간의 지연을 방지할 수 있다.
다음, 상기 제1 공정이 완료된 후, 상기 제1 반응가스(G1)가 상기 플라즈마 발생부(250) 측으로 지속하여 공급된다. 즉, 상기 제1 공정 및 상기 제2 공정이 진행되는 동안에도 상기 제1 반응가스(G1)는 지속적으로 상기 플라즈마 발생부(250) 측으로 제공된다. 또한, 상기 제2 공정이 진행되는 시점부터 상기 제2 반응가스(G2)가 상기 플라즈마 발생부(250) 측으로 상기 제1 반응가스(G1)와 동시에 제공된다. 따라서, 상기 플라즈마 발생부(250) 측으로 제공되는 가스를 조절하여 상기 반도체기판(10) 위에 상기 제1 진성 실리콘 박막층(21) 및 상기 제1 저농도 실리콘 박막층(23)을 연속적으로 형성할 수 있고, 그 결과, 상기 제1 진성 실리콘 박막층(21) 및 상기 제1 저농도 실리콘 박막층(23)을 형성하는 데 소요되는 시간의 지연을 방지할 수 있다.
도 4c를 참조하면, 반도체기판(10) 위에 제1 진성 실리콘 박막층(21) 및 제1 저농도 실리콘 박막층(23)을 형성한 이후에, 도 4a를 참조하여 설명된 제1 진성 실리콘 박막층(21)을 형성하는 방법과 동일하게, 제1 반응가스(G1)를 플라즈마 발생부(250) 측으로 제공하여 상기 제1 저농도 실리콘 박막층(23) 위에 제2 진성 실리콘 박막층(25)을 형성한다.
한편, 도 4b를 다시 참조하면, 상기 제2 진성 실리콘 박막층(25)을 형성하는 공정을 제3 공정이라고 정의하면, 앞서 도 4b를 참조하여 설명한 제2 공정은 상기 제3 공정과 연속적으로 진행될 수 있다. 즉, 상기 제2 공정 및 상기 제3 공정이 진행되는 동안, 전원부(220)는 지속적으로 방전전극(230) 측으로 고주파전원을 제공하여 상기 제2 공정 및 상기 제3 공정이 진행되는 동안에 상기 전원부(220)는 지속적으로 온 상태가 된다.
또한, 상기 제2 공정이 완료된 후, 상기 제1 반응가스(G1)가 상기 플라즈마 발생부(250) 측으로 제공되는 것이 중단되지 않고, 상기 제2 공정 및 상기 제3 공정이 진행되는 동안에 상기 제1 반응가스(G1)는 지속적으로 상기 플라즈마 발생부(250) 측으로 제공된다. 또한, 상기 제2 공정이 진행되는 순간부터 상기 제2 반응가스(G2)가 상기 플라즈마 발생부(250) 측으로 제공되기 시작하고, 상기 제3 공정이 진행되는 시점부터 상기 제2 반응가스(G2)가 상기 플라즈마 발생부(250) 측으로 제공되는 것이 중단된다. 따라서, 상기 플라즈마 발생부(250) 측으로 제공되는 가스를 조절하여 상기 반도체기판(10) 위에 상기 제1 저농도 실리콘 박막층(23) 및 상기 제2 진성 실리콘 박막층(25)을 연속적으로 형성할 수 있고, 그 결과, 상기 제2 공정 및 상기 제3 공정 사이에 상기 제1 저농도 실리콘 박막층(23) 및 상기 제2 진성 실리콘 박막층(25)을 형성하는 데 소요되는 시간의 지연을 방지할 수 있다.
한편, 도 4b를 참조하여 설명한 바와 같이, 제1 공정 및 제2 공정은 연속적으로 진행되고, 도 4c를 참조하여 설명한 바와 같이, 제2 공정 및 제3 공정은 연속적으로 진행된다. 따라서, 상기 제1 공정, 상기 제2 공정, 및 상기 제3 공정은 연속적으로 진행될 수 있어 상기 제1 진성 실리콘 박막층(21), 상기 제1 저농도 실리콘 박막층(23) 및 상기 제2 진성 실리콘 박막층(25)을 형성하는 데 소요되는 시간의 지연을 방지할 수 있다.
한편, 도 4a, 도 4b 및 도 4c를 참조하여 상기 제1 진성 실리콘 박막층(21), 상기 제1 저농도 실리콘 박막층(23), 및 상기 제2 진성 실리콘 박막층(25)을 형성하는 방법을 제1 방법이라고 정의하면, 상기 제1 방법과 다른 제2 방법으로 상기 제1 진성 실리콘 박막층(21), 상기 제1 저농도 실리콘 박막층(23), 및 상기 제2 진성 실리콘 박막층(25)을 형성할 수도 있다. 상기 제2 방법은 다음과 같다.
우선, 도 3a를 참조하여 설명된 방법으로 상기 반도체기판(100) 위에 상기 제1 진성 실리콘 박막층(21)을 형성한 후에, 상기 전원부(220)를 오프시킨다. 그 이후에, 상기 전원부(220)가 오프된 상태에서 상기 제1 및 제2 반응가스들(G1,G2)을 상기 플라즈마 발생부(250) 측으로 제공한다. 그 이후에, 상기 전원부(220)를 온 시키면, 상기 플라즈마 발생부(250)는 상기 제1 및 제2 반응가스들(G1,G2)을 플라즈마 상태로 변환시켜, 상기 제1 진성 실리콘 박막층(21) 위에 상기 제1 저농도 실리콘 박막층(23)이 형성될 수 있다.
도 3d를 참조하면, 반도체기판(10) 위에 제1 진성 실리콘 박막층(21), 제1 저농도 실리콘 박막층(23) 및 제2 진성 실리콘 박막층(25)을 형성한 후에, 상기 제2 진성 실리콘 박막층(25)이 기판 지지대(260)에 접촉하도록 상기 반도체기판(10)의 배면을 노출시킨다. 그 이후에, 도 3a를 참조하여 설명한 방법과 동일하게, 제1 반응가스(G1)를 이용하여 상기 반도체기판(10)의 배면 위에 제3 진성 실리콘 박막층(51)을 형성한다.
도 3e를 참조하면, 반도체기판(10) 위에 제3 진성 실리콘 박막층(51)을 형성한 후에, 제1 반응가스(G1) 외에 제3 반응가스(G3)를 플라즈마 발생부(250) 측으로 더 제공한다.
도 3e에 도시되는 실시예에 있어서, 상기 제3 반응가스(G3)는 삼수소화인(PH3)가스를 포함할 수 있다. 또한, 상기 제1 반응가스(G1)에 있어서, 사일렌가스(silane gas)가 약 100sccm의 유량으로 상기 플라즈마 발생부(250) 측으로 제공되고, 수소가스가 약 400sccm의 유량으로 상기 플라즈마 발생부(250) 측으로 제공되는 경우에, 상기 제3 반응가스(G3)는 약 1sccm의 유량으로 상기 플라즈마 발생부(250) 측으로 제공될 수 있다.
상기 플라즈마 발생부(250) 측으로 제공된 상기 제1 및 제3 반응가스들(G1,G3)은 플라즈마 상태가 되어 제3 증착원(S3)이 형성된다. 그 결과, 상기 제3 증착원(S3)은 제3 진성 실리콘 박막층(51) 상에 증착되어 제2 저농도 실리콘 박막층(53)이 형성된다.
도 4f를 참조하면, 반도체기판(10)의 배면 위에 제3 진성 실리콘 박막층(51) 및 제2 저농도 실리콘 박막층(53)을 순차적으로 형성한 후에, 도 3d를 참조하여 상기 제3 진성 실리콘 박막층(51)을 형성하는 방법과 동일하게, 제1 반응가스(G1)를 이용하여 상기 제2 저농도 실리콘 박막층(53) 위에 제4 진성 실리콘 박막층(55)을 형성한다.
한편, 도 4d를 참조하여 설명한 상기 제3 진성 실리콘 박막층(51)을 형성하는 공정을 제4 공정으로 정의하고, 도 4e를 참조하여 설명한 제2 저농도 실리콘 박막층(53)을 형성하는 공정을 제5 공정으로 정의하고, 도 4f를 참조하여 설명한 제4 진성 실리콘 박막층(55)을 형성하는 공정을 제6 공정으로 정의하면, 앞서 도 4a 내지 도 4c들을 참조하여 설명된 제1 공정, 제2 공정 및 제3 공정이 연속적으로 진행되는 것과 같이, 상기 제4 공정, 제5 공정 및 제6 공정은 지연되는 시간 없이 연속적으로 진행될 수 있다.
한편, 도면으로 도시되지 않았으나, 제1 비정질 실리콘 박막층(20) 위에 제2 비정질 실리콘 박막층(도 2의 30), 제1 도전층(도 2의 40) 및 제1 전극(도 2의 75)을 순차적으로 형성하고, 제3 비정질 실리콘 박막층(50) 위에 제4 비정질 실리콘 박막층(도 2의 60), 제2 도전층(도 2의 70) 및 제2 전극(도 2의 80)을 순차적으로 형성하여 태양전지(도 2의 101)를 완성할 수 있다.
도 5a 및 도 5b는 또 다른 실시예에 따른 도 2에 도시된 태양전지의 제1 비정질 실리콘 박막층 및 제1 저농도 실리콘 박막층을 형성하는 방법을 나타내는 도면들이다.
도 5a 및 도 5b를 참조하면, 도 4a를 참조하여 설명된 PECVD장치(200)를 이용하여 반도체기판(10) 위에 소스 진성 실리콘 박막층(22)을 형성한다. 상기 소스 진성 실리콘 박막층(22)을 형성하는 방법은 도 3a를 참조하여 설명된 제1 비정질 실리콘 박막층(도 3a의 21)을 형성하는 방법과 동일하나, 상기 소스 진성 실리콘 박막층(22)은 상기 제1 비정질 실리콘 박막층보다 두껍게 형성된다.
그 이후에, 플라즈마 발생부(250) 측으로 제4 반응가스(G4)를 제공한다. 도 4b에 도시되는 실시예에 따르면, 상기 제4 반응가스(G4)는 수소(H2) 및 육수소화보론(B2H6)을 포함할 수 있다. 상기 플라즈마 발생부(250) 측으로 제공된 상기 제4 반응가스(G4)가 플라즈마 상태가 되면, 보론 이온들이 외부로 노출된 소스 진성 실리콘 박막층(22)의 표면과 반응하고, 그 결과, 상기 소스 진성 실리콘 박막층(22)의 표면으로부터 일정 깊이까지 상기 소스 진성 실리콘 박막층(22)이 보론 이온들로 도핑된다.
상술한, 상기 소스 진성 실리콘 박막층(22)을 도핑하는 공정이 완료된 이후에, 상기 소스 진성 실리콘 박막층(22)은 상기 보론 이온이 도핑된 영역으로 정의되는 제1 저농도 실리콘 박막층(23) 및 상기 보론 이온이 도핑되지 않은 영역으로 정의되는 제1 진성 실리콘 박막층(21)으로 구분될 수 있다.
상술한 상기 제1 진성 실리콘 박막층(21) 및 상기 제1 저농도 실리콘 박막층(23)의 형성 방법에 따르면, 상기 소스 진성 실리콘 박막층 (22)의 두께는 상기 제1 진성 실리콘 박막층(21) 의 두께 및 상기 제1 저농도 실리콘 박막층(23)의 두께의 합과 동일하다. 또한, 상기 소스 진성 실리콘 박막층(22) 및 상기 제1 진성 실리콘 박막층(21)은 서로 동일한 진성 반도체 성질을 가지나, 상기 소스 진성 실리콘 박막층(22)의 일부는 도펀트로 도핑된 상기 제1 저농도 실리콘 박막층(23)으로 변환되므로, 상기 제1 저농도 실리콘 박막층(23)의 두께는 상기 소스 진성 실리콘 박막층(22)의 두께보다 작다.
또한, 도 4a 및 도 4b를 참조하여 설명된 상기 제1 진성 실리콘 박막층(21) 및 상기 제1 저농도 실리콘 박막층(23)의 형성방법과 같이, 제3 진성 실리콘 박막층(도 2의 51) 및 제2 저농도 실리콘 박막층(도 2의 53)을 형성할 수도 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 반도체 기판
20: 제1 비정질 실리콘 박막층
21: 제1 비정질 실리콘 박막층
23: 제1 저농도 실리콘 박막층
25: 제2 진성 실리콘 박막층
30: 제2 비정질 실리콘 박막층
40: 제1 도전층 75: 제1 전극
50: 제3 비정질 실리콘 박막층
51: 제3 진성 실리콘 박막층
53: 제2 저농도 실리콘 박막층
55: 제4 진성 실리콘 박막층
60: 제4 비정질 실리콘 박막층
70: 제2 도전층
80: 제2 전극 100: 태양전지

Claims (19)

  1. 제1 도전형의 반도체기판;
    상기 반도체기판 위에 구비되는 제1 비정질 실리콘 박막층; 및
    상기 제1 비정질 실리콘 박막층 위에 구비되고, 제2 도전형의 제2 비정질 실리콘 박막층을 포함하고,
    상기 제1 비정질 실리콘 박막층은,
    제1 비정질 실리콘 박막층;
    상기 제1 비정질 실리콘 박막층을 사이에 두고 상기 반도체기판과 마주하는 제2 진성 실리콘 박막층; 및
    상기 제1 비정질 실리콘 박막층 및 상기 제2 진성 실리콘 박막층 사이에 개재되는 상기 제2 도전형의 제1 저농도 실리콘 박막층을 포함하는 것을 특징으로 하는 태양전지.
  2. 제 1 항에 있어서,
    상기 반도체기판을 사이에 두고 상기 제1 비정질 실리콘 박막층과 마주하는 제3 비정질 실리콘 박막층; 및
    상기 제3 비정질 실리콘 박막층을 사이에 두고 상기 반도체기판과 마주하는 상기 제1 도전형의 제4 비정질 실리콘 박막층을 더 포함하고,
    상기 제3 비정질 실리콘 박막층은,
    제3 진성 실리콘 박막층;
    상기 제3 진성 실리콘 박막층 및 상기 제4 비정질 실리콘 박막층 사이에 개재되는 제4 진성 실리콘 박막층; 및
    상기 제3 진성 실리콘 박막층및 상기 제4 진성 실리콘 박막층 사이에 개재되는 상기 제1 도전형의 제2 저농도 실리콘 박막층을 포함하는 것을 특징으로 하는 태양전지.
  3. 제 2 항에 있어서, 상기 제1 저농도 실리콘 박막층 및 상기 제2 저농도 실리콘 박막층 각각의 도펀트 농도는 상기 제2 비정질 실리콘 박막층의 도펀트 농도 및 상기 제4 비정질 실리콘 박막층의 도펀트 농도보다 작은 것을 특징으로 하는 태양전지.
  4. 제 3 항에 있어서, 상기 제1 저농도 실리콘 박막층 및 상기 제2 저농도 실리콘 박막층 각각의 도펀트 농도는 5×1018 atoms/cm3 내지 5×1020 atoms/cm3인 것을 특징으로 하는 태양전지.
  5. 제 3 항에 있어서, 상기 제4 비정질 실리콘 박막층의 도펀트 농도는 상기 반도체기판의 도펀트 농도보다 큰 것을 특징으로 하는 태양전지.
  6. 제 5 항에 있어서, 상기 반도체기판은 N형 결정질 실리콘을 포함하고, 상기 제2 비정질 실리콘 박막층은 P형 비결정질 실리콘을 포함하고, 상기 제4 비정질 실리콘 박막층은 N형 비결정질 실리콘을 포함하고, 상기 제1 저농도 실리콘 박막층은 P형 비결정질 실리콘을 포함하고, 상기 제2 저농도 실리콘 박막층은 N형 비결정질 실리콘을 포함하는 것을 특징으로 하는 태양전지.
  7. 제 5 항에 있어서, 상기 반도체기판은 P형 결정질 실리콘을 포함하고, 상기 제2 비정질 실리콘 박막층은 N형 비결정질 실리콘을 포함하고, 상기 제4 비정질 실리콘 박막층은 P형 비결정질 실리콘을 포함하고, 상기 제1 저농도 실리콘 박막층은 N형 비결정질 실리콘을 포함하고, 상기 제2 저농도 실리콘 박막층은 P형 비결정질 실리콘을 포함하는 것을 특징으로 하는 태양전지.
  8. 제 2 항에 있어서, 상기 제1 저농도 실리콘 박막층 및 상기 제2 저농도 실리콘 박막층 각각의 두께는 5옹스트롬 내지 30옹스트롬인 것을 특징으로 하는 태양전지.
  9. 제 1 항에 있어서,
    상기 제2 비정질 실리콘 박막층을 사이에 두고 상기 제1 비정질 실리콘 박막층과 마주하는 제1 도전층;
    상기 제1 도전층과 전기적으로 연결되는 제1 전극;
    상기 제4 비정질 실리콘 박막층을 사이에 두고 상기 제3 비정질 실리콘 박막층과 마주하는 제2 도전층; 및
    상기 제2 도전층과 전기적으로 연결되는 제2 전극을 더 포함하는 것을 특징으로 하는 태양전지.
  10. 제1 도전형의 반도체 기판의 제1 표면 위에 제1 비정질 실리콘 박막층을 형성하는 단계; 및
    상기 제1 비정질 실리콘 박막층 위에 제2 도전형의 제2 비정질 실리콘 박막층을 형성하는 단계를 포함하고,
    상기 제1 비정질 실리콘 반도체층을 형성하는 단계는,
    상기 제1 표면 위에 제1 진성 실리콘 박막층을 형성하는 단계;
    상기 제1 진성 실리콘 박막층 위에 상기 제2 도전형의 제1 저농도 실리콘 박막층을 형성하는 단계; 및
    상기 제1 저농도 실리콘 박막층 위에 제2 진성 실리콘 박막층을 형성하는 단계를 포함하는 것을 특징으로 하는 태양전지의 제조방법.
  11. 제 10 항에 있어서,
    상기 제1 표면과 마주하는 제2 표면 위에 제3 비정질 실리콘 박막층을 형성하는 단계; 및
    상기 제3 비정질 실리콘 박막층 위에 제4 비정질 실리콘 박막층을 형성하는 단계를 더 포함하고,
    상기 제3 비정질 실리콘 박막층을 형성하는 단계는,
    상기 제2 표면 위에 제3 진성 실리콘 박막층을 형성하는 단계;
    상기 제3 진성 실리콘 박막층 위에 상기 제1 도전형의 제2 저농도 실리콘 박막층을 형성하는 단계; 및
    상기 제2 저농도 실리콘 박막층 위에 제4 진성 실리콘 박막층을 형성하는 단계를 포함하는 것을 특징으로 하는 태양전지의 제조방법.
  12. 제 11 항에 있어서, 상기 제1 저농도 실리콘 박막층은 제1 도펀트를 이용하여 제1 농도로 도핑되고, 상기 제2 저농도 실리콘 박막층은 제2 도펀트를 이용하여 제2 농도로 도핑되고, 상기 제2 비정질 실리콘 박막층 및 상기 제4 비정질 실리콘 박막층 각각은 상기 제1 농도 및 상기 제2 농도보다 큰 농도로 도핑되는 것을 특징으로 하는 태양전지의 제조방법.
  13. 제 12 항에 있어서, 상기 제1 농도 및 상기 제2 농도 각각은 5×1018 atoms/cm3 내지 5×1020 atoms/cm3인 것을 특징으로 하는 태양전지의 제조방법.
  14. 제 12 항에 있어서, 상기 제1 비정질 실리콘 박막층은 화학기상증착장치 측으로 제1 반응가스 및 상기 제2 반응가스 중 적어도 어느 하나를 제공하여 형성되고, 상기 제1 진성 실리콘 박막층, 상기 제1 저농도 실리콘 박막층, 및 상기 제2 진성 실리콘 박막층이 형성되는 동안에 상기 화학기상증착장치 측으로 상기 제1 반응가스가 제공되고, 상기 제1 저농도 실리콘 박막층이 형성되는 동안에 상기 화학기상증착장치 측으로 상기 제2 반응가스가 더 제공되는 것을 특징으로 하는 태양전지의 제조방법.
  15. 제 14 항에 있어서, 상기 제3 비정질 실리콘 박막층은 화학기상증착장치 측으로 상기 제1 반응가스 및 제3 반응가스 중 적어도 어느 하나를 제공하여 형성되고, 상기 제3 진성 실리콘 박막층, 상기 제2 저농도 실리콘 박막층, 및 상기 제4 진성 실리콘 박막층이 형성되는 동안에 상기 화학기상증착장치 측으로 상기 제1 반응가스가 제공되고, 상기 제2 저농도 실리콘 박막층이 형성되는 동안에 상기 화학기상증착장치 측으로 상기 제3 반응가스가 더 제공되는 것을 특징으로 하는 태양전지의 제조방법.
  16. 제 15 항에 있어서, 상기 화학기상증착장치는 플라즈마 화학기상증착장치이고, 상기 반도체기판은 N형이고, 상기 제1 반응가스는 사일렌가스(SiH4) 및 수소가스(H2)를 포함하고, 상기 제2 반응가스는 P형 도펀트를 포함하고, 상기 제3 반응가스는 N형 도펀트를 포함하고, 상기 제1 저농도 실리콘 박막층을 형성할 때, 상기 화학기상증착장치 측으로 제공되는 상기 사일렌가스의 유량, 상기 수소가스의 유량, 및 상기 제2 반응가스의 유량비는 약 100:400:1이고, 상기 제2 저농도 실리콘 박막층을 형성할 때, 상기 화학기장증착장치 측으로 제공되는 상기 사일렌가스의 유량, 상기 수소가스의 유량, 및 상기 제3 반응가스의 유량비는 약 100:400:1인 것을 특징으로 하는 태양전지의 제조방법.
  17. 제1 도전형의 반도체 기판 위에 제1 비정질 실리콘 박막층을 형성하는 단계; 및
    상기 제1 비정질 실리콘 박막층 위에 제2 도전형의 제2 비정질 실리콘 박막층을 형성하는 단계를 포함하고,
    상기 제1 비정질 실리콘 박막층을 형성하는 단계는,
    상기 반도체기판 위에 소스 진성 실리콘 박막층을 형성하는 단계;
    상기 소스 진성 실리콘 박막층의 표면으로부터 일정 깊이까지 도펀트를 주입하여 상기 소스 진성 실리콘 박막층을 상기 도펀트가 주입된 저농도 실리콘 박막층 및 상기 저농도 실리콘 박막층의 하부에 위치하는 제1 진성 실리콘 박막층으로 구분하는 단계; 및
    상기 저농도 실리콘 박막층 위에 제2 진성 실리콘 박막층을 형성하는 단계를 포함하는 것을 특징으로 하는 태양전지의 제조방법.
  18. 제 17 항에 있어서, 상기 저농도 실리콘 박막층은 상기 제2 비정질 실리콘 박막층보다 작은 농도로 도핑되는 것을 특징으로 하는 태양전지의 제조방법.
  19. 제 18 항에 있어서, 상기 저농도 실리콘 박막층의 도핑된 농도는 5×1018 atoms/cm3 내지 5×1020 atoms/cm3인 것을 특징으로 하는 태양전지의 제조방법.
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