KR20120040540A - 발광 소자 - Google Patents

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KR20120040540A
KR20120040540A KR1020100102015A KR20100102015A KR20120040540A KR 20120040540 A KR20120040540 A KR 20120040540A KR 1020100102015 A KR1020100102015 A KR 1020100102015A KR 20100102015 A KR20100102015 A KR 20100102015A KR 20120040540 A KR20120040540 A KR 20120040540A
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임우식
송준오
김명수
추성호
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엘지이노텍 주식회사
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Abstract

본 발명은 발광소자에 관한 것이다. 본 발명에 따른 발광소자는, 기판과,기판상에 배치되며 개구면을 가지는 제1 도전성 반도체층과, 제1 도전성 반도체층 상에 배치되는 활성층과, 활성층 상에 배치되는 제2 도전성 반도체층과, 제1 도전성 반도체층의 개구면 상에 배치되는 제1 전극과, 제2 도전성 반도체층 상에 배치되는 제2 금속층과, 제2 금속층 상의 일부영역을 노출시키면서, 제2 도전성 반도체층 상에 배치되는 투광성전극층과, 노출된 제2 금속층과 접하도록 배치되면서 제2 금속층의 면적과 같거나 제2 금속층의 면적보다 작은 면적을 갖는 제2 전극을 포함한다. 이에 의해, 공정상 불량을 감소시키며, 신뢰성을 향상시키고, 발광 효율을 증가시킬 수 있다.

Description

발광 소자{Light emitting device}
실시예는 전류를 차단하는 금속층을 구비한 발광 소자에 관한 것이다.
LED(Light Emitting Diode:발광 소자)는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시키는 소자로, 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화 기기 등에 사용되고 있으며, 점차 사용영역이 넓어지고 있는 추세이다.
한편, 발광 소자의 광효율인 외부양자효율은 내부양자효율과 광추출효율의 곱에 의해 결정되며, 내부 양자효율은 반도체의 품질과 전류주입의 효율에 의해 결정된다. 발광 소자에서 질화갈륨(GaN)과 공기와의 굴절률 차이로 인한 내부 전반사에 의해 광추출효율이 감소한다. 광추출효율을 높이기 위해 수직형 발광 소자가 개발되었으며, 표면의 요철을 형성시키는 방법, 반사판을 이용하는 방법 등이 개발되었다.
전류가 반도체층 일부로만 흐르게 되는 것을 방지하게 위하여 전류제한층(CBL : Current Blocking Layer)을 구비할 수도 있다. 다만, 기존의 전류제한층의 경우, 이산화규소(SiO2)로 구성되어 투명전극층과의 결합에 문제점이 있다.
또한, 이산화규소(SiO2)로 구성된 막을 형성하는 방법인 PECVD를 사용하는 경우, 수소를 함유하게 되어 소자의 신뢰성이 떨어지는 문제점이 있다.
따라서, 본 발명의 목적은, 전류를 차단하는 금속층을 포함하는 발광소자를 제공하는 데에 있다.
상술한 과제를 해결하기 위한 본 발명의 실시예에 따른 발광소자는, 기판과,기판상에 배치되며 개구면을 가지는 제1 도전성 반도체층과, 제1 도전성 반도체층 상에 배치되는 활성층과, 활성층 상에 배치되는 제2 도전성 반도체층과, 제1 도전성 반도체층의 개구면 상에 배치되는 제1 전극과, 제2 도전성 반도체층 상에 배치되는 제2 금속층과, 제2 금속층 상의 일부영역을 노출시키면서, 제2 도전성 반도체층 상에 배치되는 투광성전극층과, 노출된 제2 금속층과 접하도록 배치되면서 제2 금속층의 면적과 같거나 제2 금속층의 면적보다 작은 면적을 갖는 제2 전극을 포함한다.
실시예에 따르면, pGaN보다 일함수가 낮은 소정의 금속을 이용한 제1 및제2 금속층을 pGaN과 nGaN에 사용함으로써, pGaN과 제2 금속층간의 관계에서 직렬다이오드를 형성함으로써, P형 전극에서 소정 금속부분으로 전류가 흐를 수 없게 하여, 전류제한층(CBL:Current Blocking Layer)의 역할을 함과 동시에, 투명전극과 결합시의 공정문제도 극복할 수 있는 장점이 있다.
투명전극과 종래의 이산화규소(SiO2)등의 절연성물질로 구성된 전류제한층과의 결합 시, 스트레스 문제에 의하여 막이 깨진다는 문제점이 있었으나, 금속으로 구성되어 전류를 차단하는 제2 금속층을 결합함으로써, 결합 시 공정불량상의 문제를 해결할 수 있다.
또한, PECVD로 형성되는 이산화규소(SiO2)로 이루어진 기존의 전류제한층의 경우, 공정상 수소가 함유되어 소자 신뢰성에 문제가 있는 바, 소정의 금속으로 이루어진 제2 금속층을 구비함으로써 이러한 문제를 해결할 수 있다.
또한, 소정의 금속으로 이루어진 제1 및 제2 금속층을 구비함으로써, 생성된 빛이 제1 및 제2 금속층에 반사되어, 발광효율을 높일 수 있는 장점이 있다.
도 1(a)는 실시예에 따른 발광 소자의 단면도이며, 도 1(b)는 도 1(a)에 도시된 발광 소자의 평면도이다.
도 2는 실시예에 따른 투광성 반도체층에서의 전류의 흐름을 도시한 도이다.
도 3은 실시예에 따른 빛의 반사과정을 도시한 도이다.
도 4는 소정의 금속과 제2 도전성 반도체층의 결합 과정을 도시한 도이다.
도 5(a) 내지 도 5(c)는 전압인가시, 에너지 준위와 에너지 장벽의 높이를 도시한 도이다.
실시예에 대한 설명에서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴이나 타 구조물의 "위(on)"에, "아래(under)"에, 상측(upper)에, 또는 하측(lower)에 형성되는 것으로 기재되는 경우에 있어, "위(on)", "아래(under)", 상측(upper), 및 하측(lower)은 "직접(directly)" 또는 "다른 층, 또는 구조물을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다.
도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장, 생략되거나 또는 개략적으로 도시되었다. 또한 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
이하에서는, 실시예를 첨부된 도 1 내지 도 5를 참조하여 보다 상세하게 설명한다.
도 1(a)는 실시예에 따른 발광 소자의 단면을 도시한 단면도이며, 도 1(b)는 도 1(a)에 도시된 발광 소자의 평면도이다.
우선 도 1(a)를 참조하여 설명하면, 발광 소자(100)는 기판(110), 제1 도전성 반도체층(120), 제1 전극(122), 활성층(130), 제2 도전성 반도체층(140), 제2 전극(142), 투광성전극층(150), 제2 금속층(160) 및 제1 금속층(170)을 포함할 수 있다.
기판(110)은 광 투과적 성질을 가지는 것으로 사파이어(Al2O3)와 같은 반도체층과는 다른 이종기판 또는 GaN과 같은 동종기판일 수 있으며, ZnO, Si, GaP, InP, GaAs로 이루어진 군에서 선택될 수 있다. 또한, 사파이어(Al2O3) 기판에 비해 열전도성이 큰 SiC 기판일 수 있으나 이에 한정되는 것은 아니다. 또한, 이러한 기판(110)의 상면에는 요철 패턴이 형성될 수 있다.
도시하지는 않았으나, 기판(110) 상에는 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴이 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수 있다. 상기 버퍼층 또는 언도프드 반도체층은 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
기판(110)상에 버퍼층(미도시) 및 언도프드 반도체층이 모두 형성 될 수 있고, 또는 어느 하나의 층만 형성되거나 두 층이 모두 제거되는 구조로 형성될 수 있으며, 이러한 구조에 대해 한정되지 않는다.
제1 도전성 반도체층(120)은 n형 반도체층으로 구현될 수 있으며, 활성층(130)에 전자를 제공할 수 있다. 제1 도전성 반도체층(120)은 n형 반도체층으로만 형성되거나, n형 반도체층 아래에 언도프트 반도체층(미도시)을 더 포함할 수 있으나, 이에 대해 한정하지는 않는다.
예를 들어, n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
언도프트 반도체층(미도시)은 n형 반도체층의 결정성 향상을 위해 형성되는 층으로, n형 도펀트가 도핑되지 않아 n형 반도체층에 비해 낮은 전기전도성을 갖는 것을 제외하고는 n형 반도체층과 같다.
예컨대, 버퍼층(미도시) 상에 NH3와 트리메탈 갈륨(TMGa)을 공급하여, 소정 두께로 언도프드 반도체층이 형성된다.
기판(110)상에 버퍼층(미도시) 및 언도프드 반도체층(미도시)이 모두 형성될 수 있고, 또는 어느 하나의 층만 형성되거나 두 층이 모두 제거되는 구조로 형성될 수도 있으며, 이러한 구조에 대해 한정되지는 않는다.
한편, 제1 도전성 반도체층(120)은 NH3, TMGa, Si와 같은 n형 도펀트를 포함한 사일렌(SiH4) 가스를 공급하여 형성할 수 있으며, 다층막으로 형성할 수 있고, 클래드층이 더 포함될 수 있다.
또한, 제1 도전성 반도체층(120)상에는 활성층(130)이 형성될 수 있다. 활성층(130)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(130)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well)로 형성될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
제2 도전성 반도체층(140)은 상술한 활성층(130)에 정공을 주입하며, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 발광 구조층(180)은 제2 도전성 반도체층(140) 상부에 N형 반도체층 또는 P형 반도체층을 포함할 수 있다. 이에 따라 발광 구조층(180)은 P-N 접합, N-P 접합, P-N-P 접합 및 N-P-N 접합 구조 중 적어도 하나를 포함할 수 있다.
실시예에서는 발광 구조층(180)이 n형 도펀트를 포함하는 n형 질화물 반도체층과, n형 질화물 반도체층 상부에 형성된 활성층과, 활성층 상부에 p형 도펀트를 포함하는 p형 질화물 반도체층을 포함하는 것을 중심으로 설명하였으나 이에 대해 한정하지는 않으며, 발광 구조층(180)의 적층 구조 및 재질은 다양하게 변형 가능하다
상술한 제1 도전성 반도체층(120), 활성층(130) 및 제2 도전성 반도체층(140)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
활성층(130)과 제2 도전성 반도체층(140)은 일부가 제거되어 제1 도전성 반도체층(120)의 일부가 노출되고, 노출된 제1 도전성 반도체층(120) 상면에는 티탄(Ti) 등으로 이루어지는 제1 전극(122)이 형성될 수 있다.
제1 도전성 반도체층(120)과 제1 전극(122)사이에는 소정의 금속으로 구성된 제1 금속층(170)이 위치한다. 바람직하게는 제1 금속층(170)은 알루미늄(Al) 또는 알루미늄(Al)합금으로 구성될 수 있다. 제1 금속층(170)은 제1 도전성 반도체층(120)과 오믹접촉(ohmic contact)을 형성할 수 있다. 제1 금속층(170)이 제1 도전성 반도체층(120) 상부의 일부분에 위치함에 따라, 활성층(130)에서 방출되는 빛이 제1 금속층(170)의 상부에 형성되는 제1 전극(122)으로 흡수되는 것을 방지할 수 있다. 즉, 제1 금속층(170)은 제1 전극(122)으로 흡수되는 빛을 반사하여, 발광 소자의 광추출효율을 증가시킬 수 있다.
또한, 제2 도전성 반도체층(140) 상에는 n형 반도체층 또는 p형 반도체층을 포함하는 제3 도전형 반도체층(미도시)이 형성될 수도 있으나, 제 2 전극(142)과는 제2 도전성 반도체층(140)이 연결된다. 또한, 제1 도전성 반도체층(120) 및 제2 도전성 반도체층(140) 내의 도펀트(dopant)의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 복수의 반도체층의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제2 도전성 반도체층(140) 상에는 투광성전극층(150)이 형성되며, 투광성전극층(150)의 외측 일면에는 니켈(Ni) 등으로 이루어진 제2 전극(142)이 형성될 수 있다.
제2 전극(142)이 형성되지 않은 투광성 전극층(150) 또는 제2 도전성 반도체층(140)표면의 일부영역 또는 전체 영역에 대해 소정의 식각 방법으로 광 추출효율을 향상시키기 위한 요철을 형성해 줄 수 있다. 제2 전극(142)은 요철이 형성되지 않는 평탄한 면에 형성될 수도 있고, 요철이 형성된 상부면에 형성될 수 있으며, 이에 한정하지 않는다.
제2 전극(142)의 위치에 적어도 일부분이 대응하도록 제2 도전성 반도체층(140)상부의 일부분에 제2 금속층(160)이 형성될 수 있다. 제2 금속층(160)은 소정의 금속으로 구성될 수 있으며, 바람직하게는 알루미늄(Al) 또는 알루미늄(Al)합금을 포함할 수 있다. 이에 한정되지 않고, 제2 금속층(160)은, 제2 금속층(160)을 구성하는 소정의 금속의 일함수(Work function)가 상술한 제2 도전성 반도체층(140)의 구성물질의 일함수보다 작은 금속을 포함할 수 있다.
일함수(Work function)는 개념 상 소자 내부의 전자를 진공중으로 내보내기 위해 필요한 에너지라고 볼 수 있으며, 에너지 준위상으로는 진공상태의 에너지준위와 페르미준위(Fermi Energy Level)와의 차이이다. 반도체의 일함수(Work Function)는 도핑된 도펀트에 따라 달라지게 된다.
즉, 도핑된 도펀트의 양 또는 종류에 따라, 제2 금속층(160)과의 결합에서 에너지 장벽(Energy Barrier)의 크기가 달라질 수 있다.
실시예에 따르면 알루미늄(Al)의 페르미 준위(Fermi Energy Level)는 제1도전성 반도체층(120)의 페르미 준위보다 낮고, 제2도전성 반도체층(140)의 페르미 준위보다 높다. 따라서, 알루미늄(Al)과 p형 반도체가 접촉하는 경우, 제2 도전성 반도체층(140)을 구성하는 p형 반도체의 일함수(Work Function)가 더 크다. p형 반도체의 일함수가 큰 경우, 알루미늄(Al)에 있는 전자의 에너지가 더 크므로, 알루미늄(Al)에 있는 전자의 에너지가 p형 반도체로 이동하며, 공핍층(depletion layer)이 생긴다. 페르미 준위(Fermi Energy Level)는 절대온도 0K에서 가전자의 에너지 준위를 말한다.
알루미늄(Al) 또는 알루미늄(Al)합금의 일함수는 p형 반도체보다 작으며, n형 반도체보다 크다. 알루미늄(Al) 또는 알루미늄(Al)합금으로 구성된 제2 금속층(160) 또는 제1 금속층(170)의 경우, 제2 금속층(160)과 제2 도전성 반도체층(140)은 쇼트키 접촉을 하며, 제2 도전성 반도체층(140)을 구성하는 p형 반도체의 일함수가 알루미늄(Al) 또는 알루미늄(Al)합금보다 더 크므로, 제2 금속층(160)에서 제2 도전성 반도체층(140)으로 전자가 이동하고, 제2 도전성 반도체층(140)에서 제2 금속층(160)으로 전류가 흐르는 직렬다이오드 형태를 구성할 수 있다.
쇼트키 접촉이 형성됨에 따라서, 제2 금속층(160)에 (+)전압이 인가될 경우, 제2 금속층(160)에서 제2 도전성 반도체층(140)방향으로는 전류가 흐르지 않게 된다.
한편, 제1 금속층(170)의 경우, 제1 도전성 반도체층(120)과 오믹 접촉을 형성하여, 전자는 제1 금속층(170)에서 제1 도전성 반도체층(120)으로 이동하며, 전류는 제1 도전성 반도체층(120)에서 제1 금속층(170)방향으로 흐르게 된다.
투광성전극층(150)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며, 제2 도전성 반도체층(140)의 외측일면 전체에 형성됨으로써, 전류군집현상을 방지할 수 있다.
제2 금속층(160)은 제2 도전성 반도체층(140)위의 일부분에 위치하고, 제2 금속층(160)의 상면 일부를 노출시키면서 제2 도전성 반도체층 상에 투광성전극층(150)이 형성될 수 있다.
또한, 노출된 제2 금속층(160) 상면의 적어도 일부와 접하도록 제2 전극(142)이 배치될 수 있다. 제2 금속층(160)의 면적은 제2 전극(142)의 면적과 동일하거나, 제2 전극(142)의 면적보다 크게 형성될 수 있다. 제2 전극(142)에 바이어스가 인가되면, 전류가 흐르게 되므로, 제2 전극(142)과 동일하거나 더 큰 면적을 가진 제2 금속층(160)을 구비함으로써, 제2 전극(142)을 통해 제공되는 전자가 제2 전극(142)의 하부에만 밀집되는 군집현상을 방지할 수 있다.
제2 금속층(160)을 구성하는 금속은 일함수가 제2 도전성 반도체층(140)의 구성물질인 p형 반도체의 일함수보다 작다. 바람직하게는 제2 금속층(160)을 구성하는 금속은 알루미늄(Al) 또는 알루미늄(Al)합금일 수 있다.
상술한 알루미늄(Al) 또는 알루미늄(Al)합금은 제2 금속층(160) 및 제1 금속층(170)을 구성하는 금속의 일 예이며, 이에 한정하는 것은 아니다.
즉, 제2 금속층(160)을 구성하는 금속의 페르미 준위(Fermi Energy Level)는 p형 반도체의 페르미 준위(Fermi Energy Level)보다 높다.
한편, 제2 금속층(160)과 제2 도전성 반도체층(140)은 정류성 접촉(쇼트키 접촉:Schottky Contact)을 하며, 전자는 제2 금속층(160)에서 제2 도전성 반도체층(140)으로 이동하며, 전류는 제2 도전성 반도체층(140)에서 제2 금속층(160)으로 흐른다.
즉, 제2 도전성 반도체층(140)에 (+)전압이 인가되면, 전류가 흐르게 되는 직렬다이오드 형태가 형성 될 수 있다. 실시예에 따르면, 제2 금속층(160)상에 위치하는 제2 전극(142)에 (+)전압이 인가되는 경우, 제2 금속층(160)에서 제2 도전성 반도체층(140) 방향으로는 역방향 바이어스가 인가되는 것이어서, 전류가 거의 흐르지 않게 된다.
기존의 제2 금속층(160)이 이산화규소(SiO2)로 구성되어서, 투광성 전극층(150)과 스트레스 문제에 의한 막의 깨짐등의 문제가 있었으나, 금속으로 구성되어, 이러한 문제를 해결할 수 있다.
또한, 이산화규소(SiO2)로 구성된 기존의 제2 금속층(160)은, PECVD(Plasma Enhanced CVD)공정을 통하여 형성된다. PECVD공정은 이산화규소막을 저온에서 증착할 수 있으나, 공정변수인 기판온도, 가스조성비, 가스유량, 압력, 입력파워, 고주파수, 전극간격등을 조절해야하며, 저온에서 증착할 수 있는 이유가 수소원자가 플라즈마내에 존재하기 때문으로서, 수소가 함유되어 소자 신뢰성에 취약한 문제점이 있었으나, 금속으로 제2 금속층(160)을 구성함으로써, 소자 신뢰성을 높일 수 있는 장점이 있다.
제1 금속층(170)은, 제1 도전성 반도체층(120)와 제1 전극(122)사이에 위치하며, 제1 전극(122)의 면적과 동일하거나 제1 전극(122)의 면적보다 크게 형성될 수 있다. 제1 전극(122)에 바이어스가 인가되면, 전류가 흐르게 되므로, 제1 전극(122)과 동일하거나 더 큰 면적을 가진 제1 금속층(170)을 구비함으로써, 제1 전극(122)으로 빛이 흡수되는 것을 막을 수 있다. 즉, 제1 금속층(170)은 빛을 반사한다.
제1 금속층(170)을 구성하는 금속은 일함수가 제1 도전성 반도체층(120)의 구성물질인 n형 반도체의 일함수보다 크다. 바람직하게는 제1 금속층(170)을 구성하는 금속은 알루미늄(Al) 또는 알루미늄(Al)합금일 수 있다.
즉, 제1 금속층(170)을 구성하는 금속의 페르미 준위(Fermi Energy Level)는 n형 반도체의 페르미 준위(Fermi Energy Level)보다 낮다.
한편, 제1 금속층(170)과 제1 도전성 반도체층(120)은 저항성 접촉(오믹 접촉:Ohmic Contact)을 한다. 제1 도전성 반도체층(120)과 제1 금속층(170)의 오믹 접촉을 위해 n+형 반도체층을 더 포함할 수 있다.
제1 금속층(170) 및 제2 금속층(160)을 구성하는 금속이 동일한 경우, 제2 도전성 반도체층(140)과의 쇼트키접촉 및 제1 도전성 반도체층(120)과의 오믹접촉을 위해, 알루미늄(Al)합금의 정도는 가변할 수 있다. 또한, 효율적인 오믹접촉과 쇼트키접촉을 위해 열처리가 수행될 수 있다.
또한, 제2 금속층(160) 및 제1 금속층(170)외부에는 알루미늄(Al)의 확산이나, 다른 물질이 혼합되는 것을 방지하기 위하여, 제1 및 제2 보호막(162, 172)을 추가로 구비할 수 있다. 제1 및 제2 보호막(162, 172)(Capping Metal)은 티탄(Ti), 니켈(Ni), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 니오브(Nb), 루데늄(Ru), Rh(로듐), 팔라듐(Pd), 백금(Pt), 이리듐(Ir), 금(Au), 질화티탄(TiN), 티탄-텅스텐(TiW)등의 물질 중 적어도 하나가 포함될 수 있다.
도 1(b)는, 도 1(a)에서 도시한 발광다이오드의 평면도로서 제1 도전성 반도체층(120)상부에 제1 금속층(170)과, 제1 전극(122)이 위치하며, 제1 금속층(170)의 면적은 제1 전극(122)의 면적과 동일하거나 클 수 있다.
투광성전극층(150)상부에 제2 금속층(160)과, 제2 전극(142)이 위치하며, 제2 금속층(160)의 면적은 제2 전극(142)의 면적과 동일하거나 크게 형성될 수 있다.
도 2는, 실시예에 따른, 투광성 반도체층에서의 전류의 흐름을 도시한 도이다.
제2 전극(142)에서의 전류의 이동은 제2 금속층(160)의 존재에 따라, 투광성 전극층에 골고루 분포하여 이동할 수 있다. 즉, CBL(Current Blocking Layer)의 역할을 수행하는 제2 금속층(160)의 존재로, 제2 전극(142)을 통해 제공되는 전자가 제2 전극(142)하부에만 밀집되는 군집현상을 방지할 수 있다.
제2 금속층(160)은 소정의 금속으로 구성될 수 있으며, 바람직하게는 알루미늄(Al) 또는 알루미늄(Al)합금으로 구성될 수 있다. 제2 금속층(160)을 통해 전류의 대부분이 차단되는 과정은 도 1에서 상술한 바와 같다.
도 3은 실시예에 따른 빛의 반사과정을 도시한 도이다.
제2 금속층(160)은, 소정의 금속으로 구성되어 전류의 흐름을 차단하는 역할을 수행함과 동시에 제2 전극(142)으로 빛이 흡수되는 것을 방지하여, 광추출효율을 향상시킬 수 있다.
또한, 기판(110)위에는 반사층(310)이 위치하여, 활성층(130)에서 발생하는 빛이 기판(110)방향으로 발광된 경우, 이를 반사시켜 광추출효율을 높힐 수 있다.
반사층(310)은, 은(Ag), 알루미늄(Al), 납(Pb), 로듐(Rh)중 적어도 하나 또는 이들의 합금으로 이루어져, 기판(110) 쪽으로 이동하는 빛을 반사시킨다. 따라서, 발광 구조층(180)을 통해 발광하는 발광 소자(100)의 발광 효율을 증가시킬 수 있다.
도 4는 소정의 금속과 제2 도전성 반도체층의 결합 과정을 도시한 도이다.
도시한 바와 같이, 제2 금속층(160)을 구성하는 소정의 금속과 제2 도전성 반도체층(140)을 구성하는 p형 반도체가 따로 존재하는 경우, 금속의 페르미준위가 p형 반도체의 페르미 준위보다 더 높으며, 금속의 일함수가 p형 반도체의 일함수보다 작다.
제2 금속층(160)을 구성하는 소정의 금속과 제2 도전성 반도체층(140)을 구성하는 p형 반도체가 결합하는 경우, 페르미 준위가 동일하게 맞춰지며, 금속의 전자가 p형 반도체 측으로 이동하게 된다.
도 5는 전압인가시, 에너지 준위와 에너지 장벽의 높이를 도시한 도이다.
도 5(a)을 참조하면, 도 5(a)는 제2 도전성 반도체층에 순방향 바이어스인 (+)전압이 인가된 경우를 도시하며, 도 5(b)는 제2 도전성 반도체층에 역방향 바이어스인 (-) 전압이 인가된 경우를 도시한다.
제2도전성 반도체층(140)에 (+)전압이 인가되는 경우, 에너지 장벽의 높이가 감소함으로써, 금속에서 제2 도전성 반도체층(140)으로 이동하는 전자의 수가 증가되게 된다.
반대로 도 5(b)를 참조하면, 제2 금속층(160)을 구성하는 실시예의 하나인 알루미늄(Al)에 (+)전압이 인가되는 경우, 에너지 장벽의 높이가 높아지고, 금속에서 제2 도전성 반도체층(140)으로 이동하는 전자의 수가 감소한다.
즉, 도 5(c)에 도시한 바와 같이 제2 금속층(160) 상부에 위치하는 제2 전극(142)에 +전압이 인가되므로, 제2 금속층(160)을 구성하는 알루미늄(Al)에 전압이 인가되어, 도 5(b)와 같은 형태로 되어, 에너지 장벽의 높이가 높아지고, 금속에서 제2 도전성 반도체층(140)으로 이동하는 전자의 수가 감소하여, 제2 금속층(160)을 통하여 전류가 거의 흐르지 못한다.
실시 예에 따른 발광 소자(100)는 패키지 내에 실장될 수 있으며, 발광 소자가 실장된 발광소자 패키지는 복수개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100 : 발광 소자 110 : 기판
120 : n형 반도체층 130 : 활성층
140 : p형 반도체층 150 : 투광성 전극층
160 : 제2 금속층 170 : 제1 금속층
180 : 발광구조층

Claims (12)

  1. 기판;
    상기 기판상에 배치되며 개구면을 가지는 제1 도전성 반도체층;
    상기 제1 도전성 반도체층 상에 배치되는 활성층;
    상기 활성층 상에 배치되는 제2 도전성 반도체층;
    상기 제1 도전성 반도체층의 개구면 상에 배치되는 제1 전극;
    상기 제2 도전성 반도체층 상에 배치되는 제2 금속층;
    상기 제2 금속층 상의 일부영역을 노출시키면서, 상기 제2 도전성 반도체층 상에 배치되는 투광성전극층;및
    상기 노출된 제2 금속층과 접하도록 배치되면서 상기 제2 금속층의 면적과 같거나 상기 제2 금속층의 면적보다 작은 면적을 갖는 제2 전극;을 포함하는 발광소자.
  2. 제 1항에 있어서,
    상기 제1 도전성 반도체층은 n형 반도체층이고, 상기 제2 도전성 반도체층은 p형 반도체층인 발광소자.
  3. 제 1항에 있어서,
    상기 제2 금속층은, 전류제한층(CBL:Current Blocking Layer)인 발광소자.
  4. 제 1항에 있어서,
    상기 제2 금속층의 일함수는, 상기 제2 도전성 반도체층의 일함수보다 작은 발광소자.
  5. 제 1항에 있어서,
    상기 제2 금속층은, Al(알루미늄) 또는 Al(알루미늄)합금인 발광소자.
  6. 제 1항에 있어서,
    상기 제1 전극 하부에 상기 제2 금속층과 동일한 재질을 갖는 제1 금속층을 더 포함하는 발광소자.
  7. 제 6항에 있어서,
    상기 제1 금속층은 상기 제1 도전성 반도체층과 오믹(Ohmic)접촉하는 발광소자.
  8. 제 1항에 있어서,
    상기 제2 금속층은,
    상기 제2 도전성 반도체층과 쇼트키(Schottky)접촉하는 발광소자.
  9. 제 1항에 있어서,
    상기 제2 금속층의 외부에 제1 보호막을 구비하는 발광소자.
  10. 제 1항에 있어서,
    상기 제1 금속층의 외부에 제2 보호막을 구비하는 발광소자.
  11. 제 9항 내지 제 10항에 있어서,
    상기 제1 보호막 및 제2 보호막은, 티탄(Ti), 니켈(Ni), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 니오브(Nb), 루테늄(Ru), 로듐(Rh), Pd(팔라듐), 백금(Pt), Ir(이리듐), 금(Au), 질화티탄(TiN) 및 티탄-텅스텐(TiW)중 적어도 하나인 발광소자.
  12. 제 1항에 있어서,
    상기 투광성전극층은, ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 적어도 하나인 발광소자.
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