KR20120035053A - 데이터 손실을 최소화하는 터너리 내용 주소화 메모리 - Google Patents

데이터 손실을 최소화하는 터너리 내용 주소화 메모리 Download PDF

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Abstract

본 발명은 터너리(ternary) 내용 주소화 메모리(content addressable memory, CAM)에 관한 것으로, 보다 구체적으로 내용 주소화 메모리를 구성하는 전체 소자의 수를 줄여 내용 주소화 메모리의 사이즈를 작게함으로써 집적도를 높이고 소비 전력을 향상시킬 수 있으며, 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 메모리에 저장되어 있는 저장 데이터를 비교 검색시 메모리에 저장되어 있는 데이터의 손실을 최소화할 수 있는 내용 주소화 메모리에 관한 것이다.
본 발명에 따른 터너리 내용 주소화 메모리는 종래 터너리 내용 주소화 메모리와 비교하여 구성 트랜지스터의 수가 적어 작은 크기로 메모리를 제작할 수 있어서, 메모리 설계에 있어서 가장 중요한 요인 중 하나인 집적도를 향상시킬 수 있으며 소형화되고 경량화된 제품을 설계하는데 도움을 준다. 또한 본 발명에 따른 터너리 내용 주소화 메모리는 메모리에 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 메모리에 저장되어 있는 저장 데이터를 비교 검색시 저장셀부로 인가되는 하이값의 신호 주기를 제어함으로써, 메모리에 저장되어 있는 데이터의 손실을 최소화할 수 있다.

Description

데이터 손실을 최소화하는 터너리 내용 주소화 메모리{Ternary content addressable memory cell minimizing loss of data}
본 발명은 터너리(ternary) 내용 주소화 메모리(content addressable memory, CAM)에 관한 것으로, 보다 구체적으로 내용 주소화 메모리를 구성하는 전체 소자의 수를 줄여 내용 주소화 메모리의 사이즈를 작게함으로써 집적도를 높이고 소비 전력을 향상시킬 수 있으며, 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 메모리에 저장되어 있는 저장 데이터를 비교 검색시 메모리에 저장되어 있는 데이터의 손실을 최소화할 수 있는 터너리 내용 주소화 메모리에 관한 것이다.
통상적인 메모리는 데이터가 저장되어 있는 주소를 정확히 알아야만 저장되어 있는 데이터에 접근할 수 있다. 그러나 내용 주소화 메모리 장치(Content AddressableMemory, CAM)는 데이터가 저장되어 있는 정확한 주소를 모르더라도 데이터의 내용을 입력하면 해당 내용의 데이터들이 저장되어 있는 위치의 주소를 찾아주는 기능을 갖는 메모리이다. 따라서 많은 데이터에서 특정 내용을 탐색할 경우 주어진 내용과 일치하는 데이터와 관련된 데이터를 단번에 찾을 수 있는 특유의 빠른 검색 특성 때문에 내용 주소화 메모리를 이용한 IP 주소 룩업 방법들이 널리 사용되고 있으며 데이터 검색 엔진에도 많이 이용되고 있다.
이러한 내용 주소화 메모리는 크게 바이너리 내용 주소화 메모리(binary CAM)와 터너리 내용 주소화 메모리(ternary CAM)로 구분할 수 있다. 바이너리 내용 주소화 메모리는 메모리 셀에 0, 1 데이터가 저장되며, 입력되는 데이터와 저장되어 있는 데이터(0, 1)를 비교하여 해당 내용의 데이터가 저장된 위치의 주소를 검색한다. 이에 반해 터너리 내용 주소화 메모리는 메모리 셀에 0,1 이외에 무정값(don't care)을 저장할 수 있으며, 저장되어 있는 데이터를 검색하는 경우에도 0, 1, 무정값의 조합을 입력하고 입력한 데이터와 저장되어 있는 값(0, 1, don't care)을 비교하여 해당 내용의 데이터가 저장된 위치의 주소를 검색한다.
도 1은 터너리 내용 주소화 메모리에 저장되어 있는 데이터를 검색하는 일 예를 설명하기 위한 도면이다. 도 1(a)는 검색하고자 하는 데이터를 도시하고 있으며, 도 1(b)는 터니리 내용 주소화 메모리에 저장되어 있는 데이터를 도시하고 있다. 도 1(a)에 도시되어 있는 것과 같이 검색하고자 하는 데이터는 1, 0, 1, 1, x, x, x이다. 여기서 x는 무정값을 의미한다. 터너리 내용 주소화 메모리는 입력된 데이터와 저장되어 있는 데이터를 동시에 병렬로 비교하며, 입력된 데이터 중 무정값을 제외한 나머지 데이터만 일치하는, 5번째 행에 저장되어 있는 데이터를 일치 데이터로 검색한다. 이와 같이, 터너리 내용 주소화 메모리는 전체 데이터 중 부분적으로 일치하는 내용의 데이터도 검색할 수 있기 때문에, 데이터 저장시 사용 방식에 따라 다양하게 데이터를 저장할 수 있으며 데이터의 검색도 무정값을 이용하여 다양하게 그리고 편리하게 검색할 수 있다는 장점을 가진다.
도 2는 종래 터너리 내용 주소화 메모리의 저장셀부를 설명하기 위한 개략적인 회로도이다.
도 2를 참고로 살펴보면, 종래 터너리 내용 주소화 메모리의 저장셀부는 0, 1, 무정값(x)의 데이터를 저장하기 위한 제1 저장부(10)와 제2 저장부(20), 제1 저장부(10)에 저장할 데이터를 입력하기 위한 제1 비트 라인쌍(BL1, BL1/), 제2 저장셀부(20)에 저장할 데이터를 입력하기 위한 제2 비트 라인쌍(BL2, BL2/), 제1 저장부(10) 또는 제2 저장부(20)의 활성화를 제어하는 워드 라인(WL), 비교 데이터를 입력하기 위한 비교 라인쌍(CL, CL/) 및 비교 라인쌍(CL, CL/)을 통해 입력되는 데이터와 제1 저장부(10) 및 제2 저장부(20)에 저장된 데이터를 비교하여 터너리 내용 주소화 메모리에 저장된 데이터와 입력된 데이터가 일치하는지 판단하는 비교 회로부(30)를 구비하고 있다.
제1 저장부(10)는 제1 비트라인쌍(BL1, BL1/)에 소스가 연결된 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2), 순환 고리 형태로 연결되어 제1 비트라인쌍(BL1, BL1/)을 통해 입력된 데이터를 저장하고 있는 한 쌍의 인버터(I1, I2)를 구비하고 있다. 또한 제2 저장부(20)는 제2 비트라인쌍(BL2, BL2/)에 소스가 연결된 제3 NMOS 트랜지스터(M3)와 제4 NMOS 트랜지스터(M4), 순환 고리 형태로 연결되어 제2 비트라인쌍(BL2, BL2/)을 통해 입력된 데이터를 저장하고 있는 한 쌍의 인버터(I3, I4)를 구비하고 있다.
한편, 비교 회로부(30)는 한 쌍의 인버터(I1, I2)에 저장된 데이터에 의해 활성화/비활성화되는 제5 NMOS 트랜지스터(M5), 한 쌍의 인버터(I3, I4)에 저장된 데이터에 의해 활성화/비활성화되는 제6 NMOS 트랜지스터(M6), 비교 라인쌍(CL. CL/)에 게이트가 각각 연결되어 있으며 매칭 라인(ML)에 드레인이 연결된 제7 NMOS 트랜지스터(M7)와 제8 NMOS 트랜지스터(M8)를 구비하고 있다. 제7 NMOS 트랜지스터(M7)와 제8 NMOS 트랜지스터(M8)의 소스는 각각 제5 NMOS 트랜지스터(M5)와 제6 NMOS 트랜지스터(M6)의 드레인에 연결되어 있다. 여기서 제5 NMOS 트랜지스터(M5)와 제6 NMOS 트랜지스터(M6)의 소스는 각각 접지되어 있다. 비교 라인쌍(CL, CL/)을 통해 입력된 비교 데이터와 제1 저장부(10)와 제2 저장부(20)에 저장된 데이터가 일치하는 경우 매칭 라인(ML)은 프리챠지된 상태로 유지된다. 반면, 비교 라인쌍(CL, CL/)을 통해 입력된 비교 데이터와 제1 저장부(10)와 제2 저장부(20)에 저장된 데이터가 상이한 경우 매칭 라인(ML)은 디스챠지된다.
도 3은 종래 터너리 내용 주소화 메모리에서 0, 1, 무정값을 저장하기 위해 제1 비트 라인쌍(BL1, BL1/)과 제2 비트 라인쌍(BL2, BL2/)에 입력되는 데이터와 터너리 메모리의 저장셀부에 저장된 데이터를 비교 검색하기 위하여 비교 라인쌍(CL, CL/)으로 입력되는 데이터를 도시하고 있다.
도 3(a)에 도시되어 있는 것과 같이, 0을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인쌍(BL1, BL1/)에 0, 1을 입력하고 제2 비트 라인쌍(BL2, BL2/)에 1, 0을 입력한다. 1을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인쌍(BL1, BL1/)에 1, 0을 입력하고 제2 비트 라인쌍(BL2, BL2/)에 0, 1을 입력한다. 무정값(x)을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인쌍(BL1, BL1/)에 0, 1을 입력하고 제2 비트 라인쌍(BL2, BL2/)에 0, 1을 입력한다. 한편, 터너리 내용 주소화 메모리에 저장된 데이터가 0인지를 판단하기 위하여 비교 라인쌍(CL, CL/)에 입력되는 데이터는 0, 1이고, 터너리 내용 주소화 메모리에 저장된 데이터가 1인지를 판단하기 위하여 비교 라인쌍(CL, CL/)에 입력되는 데이터는 1, 0이고, 터너리 내용 주소화 메모리에 저장된 데이터가 무정값인지를 판단하기 위하여 비교 라인쌍(CL, CL/)에 입력되는 데이터는 0, 0이다.
위에서 살펴본 종래 터너리 내용 주소화 메모리 셀은 제1 저장부(10)과 제2 저장부(20)에 개별적으로 각각 데이터를 입력하기 위한 2개의 데이터 라인쌍을 구비하고 있다. 더욱이 제1 저장부(10)와 제2 저장부(20)에는 다수의 트랜지스터들, 즉 제1 저장부(10)에는 제1 비트 라인쌍에 연결된 2개의 NMOS 트랜지스터들(M1, M2) 및 한 쌍의 인터버(I1, I2)를 구성하는 4개의 트랜지스터들(미도시), 총 6개의 트랜지스터를 구비하고 있으며, 제2 저장부(20)에는 제2 비트 라인쌍에 연결된 2개의 NMOS 트랜지스터들(M3, M4) 및 한 쌍의 인버터(I3, I4)를 구성하는 4개의 트랜지스터들(미도시), 총 6개의 트랜지스터를 구비하고 있다. 따라서 종래 터너리 내용 주소화 메모리 셀에는 총 16개의 트랜지스터와 2개의 데이터 라인쌍을 구비하고 있다.
메모리 설계에 있어 가장 중요하게 고려하여할 요인으로 메모리의 크기를 작게 하여 집적도를 늘리는 것이며, 또한 고성능 설계로 소비 전력을 줄이는 것이다. 그러나 종래 터너리 내용 주소화 메모리의 저장셀부는 비교 회로부(30)를 포함하여 총 16개의 트랜지스터를 기본적으로 사용하고 있으며, 제1 저장부(10)과 제2 저장부(20)에 각각 데이터를 입력하기 위하여 2개의 비트 라인쌍을 구비하여야 한다. 따라서 종래 터너리 내용 주소화 메모리는 집적화에 한계를 가지며, 많은 트랜지스터와 2개의 비트 라인쌍을 이용함으로써 소비 전력이 많고 프로세스가 복잡하여 높은 성능을 발휘하지 못한다는 문제점을 가진다.
따라서 본 발명은 종래 터너리 내용 주소화 메모리가 가지는 문제점들을 해결하기 위한 것으로, 본 발명이 이루고자 하는 목적은 터너리 내용 주소화 메모리의 저장셀부에 사용되는 소자의 수를 줄여 작은 면적을 차지하는 터너리 내용 주소화 메모리를 제공하는 것이다.
본 발명이 이루고자 하는 다른 목적은 터너리 내용 주소화 메모리의 크기를 줄여 집적도를 향상시킬 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 목적은 터너리 내용 주소화 메모리를 구성하는 트랜지스터의 수를 줄여 소비 전력을 줄일 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 목적은 트랜지스터의 수를 줄이고 비트 라인쌍을 단일화하여 적은 프로세스로 데이터 저장 또는 비교를 가능하게 하여 높은 성능을 발휘할 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 목적은 터너리 내용 주소화 메모리의 저장셀부에 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 저장셀부에 저장되어 있는 저장 데이터를 비교 검색시 저장셀부에 저장되어 있는 데이터의 손실을 최소화할 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.
위에서 언급한 목적을 달성하기 위하여 본 발명에 따른 터너리 내용 주소화 메모리는 데이터를 저장하는 제1 트랜지스터와 제2 트랜지스터를 구비하는 저장셀부와, 제1 트랜지스터의 소스로 입력되는 리프레쉬 신호를 차단 제어하는 제3 트랜지스터와 제2 트랜지스터 소스로 입력되는 리프레쉬 신호를 차단 제어하는 제4 트랜지스터, 활성화 여부에 따라 제1 트랜지스터의 소스로 입력되는 제1 유지 신호 또는 제1 비교 데이터 신호를 차단 제어하는 제5 트랜지스터와, 활성화 여부에 따라 제2 트랜지스터의 소스로 입력되는 제2 유지 신호 또는 제2 비교 데이터 신호를 차단 제어하는 제6 트랜지스터와, 제1 유지 신호 또는 제1 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 제1 유지 신호 또는 제1 비교 데이터 신호를 생성하는 제1 주기 제어부와, 제2 유지 신호 또는 제2 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 제2 유지 신호 또는 제2 비교 데이터 신호를 생성하는 제2 주기 제어부를 포함한다.
여기서 저장셀부의 리프레쉬 동작시, 제1 주기 제어부는 로우값의 제1 유지 신호를 생성하고 제5 트랜지스터는 활성화되어 생성한 로우값의 제1 유지 신호를 제1 트랜지스터의 소스로 입력시키며, 제2 주기 제어부는 로우값의 제2 유지 신호를 생성하고 제6 트랜지스터는 활성화되어 생성한 로우값의 제2 유지 신호를 제2 트랜지스터의 소스로 입력시키는 것을 특징으로 한다.
여기서 저장셀부에 저장된 데이터의 검색 동작시, 제1 주기 제어부는 제1 비교 데이터 신호의 하이값 주기를 제어하여 제1 비교 데이터 신호를 생성하고 제5 트랜지스터는 활성화되어 생성한 제1 비교 데이터 신호를 제1 트랜지스터의 소스로 입력시키며, 제2 주기 제어부는 제2 비교 데이터 신호의 하이값 주기를 제어하여 제2 비교 데이터 신호를 생성하고 제6 트랜지스터는 활성화되어 생성한 제2 비교 데이터 신호를 제2 트랜지스터의 소스로 입력시키는 것을 특징으로 한다.
여기서 제5 트랜지스터의 게이트로 제1 비교 데이터 신호 또는 제1 유지 신호를 차단 제어하기 위한 차단 제어 신호가 입력되고 제5 트랜지스터의 소스로 제1 비교 데이터 신호 또는 제1 유지 신호가 입력되며, 제6 트랜지스터의 게이트로 제2 비교 데이터 신호 또는 제2 유지 신호를 차단 제어하기 위한 차단 제어 신호가 입력되고 제6 트랜지스터의 소스로 제2 비교 데이터 신호 또는 제2 유지 신호가 입력되는 것을 특징으로 한다.
바람직하게, 제1 주기 제어부는 입력되는 하이값과 로우값 중 하나의 신호를 출력하는 제1 멀티플렉서와 제1 멀티플렉서를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 제1 주기 결정부를 포함하며, 제2 주기 제어부는 입력되는 하이값 또는 로우값 중 하나의 신호를 출력하는 제2 멀티플렉서와 제2 멀티플렉서를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 제2 주기 결정부를 포함한다.
여기서 저장셀부는 워드라인(WL)에 게이트가 연결되어 활성화 제어되는 제7 트랜지스터와 제8 트랜지스터, 제1 비교라인(CL) 및 제2 비교라인(CL/)을 통해 각각 입력된 제1 비교 데이터와 제2 비교 데이터를 제1 트랜지스터와 제2 트랜지스터에 저장된 저장 데이터와 비교하여 비교값을 출력하는 비교 회로부를 포함한다.
본 발명에 따른 터너리 내용 주소화 메모리는 종래 터너리 내용 주소화 메모리와 비교하여 다음과 같은 다양한 효과들을 가진다.
첫째, 본 발명에 따른 터너리 내용 주소화 메모리는 종래 터너리 내용 주소화 메모리와 비교하여 구성 트랜지스터의 수가 적어 작은 크기로 메모리를 제작할 수 있어서, 메모리 설계에 있어서 가장 중요한 요인 중 하나인 집적도를 향상시킬 수 있다.
둘째, 본 발명에 따른 터너리 내용 주소화 메모리는 집적도를 향상시킴으로써 소형화되고 경량화된 제품을 설계하는데 도움을 준다.
셋째, 본 발명에 따른 터너리 내용 주소화 메모리는 적은 수의 트랜지스터를 이용하여 터너리 내용 주소화 메모리의 기능을 수행함으로써, 소비 전력을 줄일 수 있다.
넷째, 본 발명에 따른 터너리 내용 주소화 메모리는 트랜지스터의 수를 줄이고 단일 데이터로 데이터를 저장하여 적은 프로세스로 데이터 저장 또는 비교가 가능함으로써, 높은 성능을 발휘할 수 있다.
다섯째, 본 발명에 따른 터너리 내용 주소화 메모리는 메모리에 데이터를 저장하기 위하여 요구되는 리프레쉬 동작시 또는 메모리에 저장되어 있는 저장 데이터를 비교 검색시 저장부로 인가되는 하이값의 신호 주기를 제어함으로써, 메모리에 저장되어 있는 데이터의 손실을 최소화할 수 있다.
도 1은 터너리 내용 주소화 메모리에 저장되어 있는 데이터를 검색하는 일 예를 설명하기 위한 도면이다.
도 2는 종래 터너리 내용 주소화 메모리을 설명하기 위한 개략적인 회로도이다.
도 3은 종래 터너리 내용 주소화 메모리에서 0, 1, 무정값을 저장하기 위해 제1 비트 라인쌍(BL1, BL1/)과 제2 비트 라인쌍(BL2, BL2/)에 입력되는 데이터와 터너리 메모리의 저장셀부에 저장된 데이터를 비교 검색하기 위하여 비교 라인쌍(CL, CL/)으로 입력되는 데이터를 도시하고 있다.
도 4는 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)의 회로도를 도시하고 있다.
도 5는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)의 회도를 도시하고 있다.
도 6은 본 발명의 일 실시예 또는 다른 실시예에 따른 터너리 내용 주소화 메모리의 저장셀부(110, 210)의 일 예를 설명하기 위한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리에 0, 1, 무정값을 저장하기 위해 제1 비트 라인(BL)과 제2 비트 라인(BL/)에 입력되는 데이터와 터너리 메모리에 저장된 데이터를 비교 검색하기 위하여 제1 비교 라인(CL)과 제2 비교 라인(CL/)으로 입력되는 데이터를 도시하고 있다.
도 8은 본 발명의 다른 실시예에 따른 바이너리 내용 주소화 메모리의 제1 데이터 입력부(241)를 보다 구체적으로 설명하기 위한 기능 블록도의 일 예를 도시하고 있다.
도 9는 본 발명에 따른 센싱부 회로도의 일 예를 도시하고 있다.
이하 첨부한 도면을 참고로 본 발명에 따른 터너리 내용 주소화 메모리에 대해 보다 구체적으로 살펴본다.
도 4는 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)의 회로도를 도시하고 있으며, 도 5는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)의 회로도를 도시하고 있다.
먼저, 도 4를 참고로 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)에 대해 보다 구체적으로 살펴보면, 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리는 데이터를 저장하거나 저장한 데이터를 비교 데이터와 비교하여 비교값을 출력하는 저장셀부(110), 저장셀부(110)에 데이터를 저장 동작시 또는 리프레쉬 동작시 비트라인(BL, BL/)과 비교라인(CL. CL/)을 프리챠지(precharge)시키는 프리챠지부(120) 및 저장셀부(110)에 저장되어 있는 데이터를 센싱하고 센싱한 데이터를 증폭하여 저장셀부(110)에 저장되어 있는 데이터를 리프레쉬하는 센싱부(130)를 구비하고 있다.
저장셀부(110)에 저장하고자 하는 데이터는 한 쌍의 비트라인(BL, BL/) 통해 입력되며 저장셀부(110)에 저장되어 있는 데이터를 검색하기 위한 비교 데이터는 비교라인(CL, CL/)를 통해 입력된다.
본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)에서 리프레시 동작시 또는 데이터 검색시 제1 비교라인(CL)과 제2 비교라인(CL/)을 통해 각각 저장셀부(110)의 트랜지스터(M2, M3))로 인가되는 리프레쉬 신호 또는 비교 데이터 신호가 하이값을 가지거나 하이값을 가지는 리프레쉬 신호 또는 비교 데이터 신호가 오래시간 동안 제1 비교라인(CL)과 제2 비교라인(CL/)을 통해 저장셀부(110)의 트랜지스터(M2, M3)로 인가되는 경우 저장셀부(110)의 저장부(M2, M3)에 저장된 데이터가 빨리 손실되는 경우가 발생하게 된다.
도 5에 도시되어 있는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)는 도 4를 참고로 설명한 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리가 가지는 문제점을 극복하기 위한 것으로, 도 5를 참고로 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)에 대해 보다 구체적으로 살펴본다. 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리는 데이터를 저장하거나 저장한 데이터를 비교 데이터와 비교하여 비교값을 출력하는 저장셀부(210), 저장셀부(210)에 데이터를 저장 동작시 또는 리프레쉬 동작시 비트라인(BL, BL/)과 비교라인(CL, CL/)을 프리챠지(precharge)시키는 프리챠지부(220) 및 저장셀부(210)에 저장되어 있는 데이터를 센싱하고 센싱한 데이터를 증폭하여 저장셀부(210)에 저장되어 있는 데이터를 리프레쉬하는 센싱부(230)를 구비하고 있다.
저장셀부(210)와 프리챠지부(220)을 연결하는 제1 비교라인(CL)과 제2 비교라인(CL/)에는 각각 저장셀부(210)로 입력되는 리프레쉬 신호를 차단 제어하는 트랜지스터(M5, M6)가 접속되어 있다. 제1 비교라인(CL)에는 제1 비교 데이터 또는 제1 유지 신호를 입력하기 위한 제1 비교 데이터 입력부(241)가 접속되어 있으며, 제2 비교라인(CL/)에는 제2 비교 데이터 또는 제2 유지 신호를 입력하기 위한 제2 비교 데이터 입력부(243)가 접속되어 있다. 제1 비교 데이터 입력부(241)는 저장셀부(210)에 데이터를 저장 동작시 또는 리프레쉬 동작시 트랜지스터(M5)와 함께 저장셀부(210)의 트랜지스터(M2) 소스로 입력되는 신호를 로우값으로 유지시켜 주거나, 저장셀부(210)에 저장되어 있는 데이터를 검색시 제1 비교라인(CL)을 통해 저장셀부(210)로 입력되는 제1 비교 데이터의 하이값 주기를 최소로 제어하여 저장셀부(210)에 저장되어 있는 데이터의 손실을 줄인다. 한편, 제2 비교 데이터 입력부(243)는 저장셀부(210)에 데이터를 저장 동작시 또는 리프레쉬 동작시 트랜지스터(M6)와 함께 저장셀부(210)의 트랜지스터(M3) 소스로 입력되는 신호를 로우값으로 유지시켜 주거나, 저장셀부(210)에 저장되어 있는 데이터를 검색시 제2 비교라인(CL)을 통해 저장셀부(210)로 입력되는 제2 비교 데이터의 하이값 주기를 최소로 제어하여 저장셀부(210)에 저장되어 있는 데이터의 손실을 줄인다.
도 6은 본 발명의 일 실시예 또는 다른 실시예에 따른 터너리 내용 주소화 메모리의 저장셀부(110, 210)의 일 예를 설명하기 위한 회로도이다.
도 6을 참고로 보다 구체적으로 살펴보면, 본 발명에 따른 터너리 내용 주소화의 저장셀부는 0, 1, 무정값(x)의 데이터를 저장하기 위한 저장부(310), 저장할 데이터를 저장부(310)로 제공하기 위한 한 쌍의 비트라인(BL, BL/), 저장부(310)에 저장되어 있는 데이터를 검색하기 위한 비교 데이터를 제공하는 한 쌍의 비교라인(CL, CL/), 비교 라인(CL, CL/)으로 제공된 비교 데이터와 저장부(310)에 저장되어 있는 저장 데이터를 비교하여 터너리 내용 주소화 메모리에 저장된 데이터를 판단하는 비교 회로부(320)를 구비하고 있다.
저장부(310)는 제1 저장부(311)와 제2 저장부(313)로 구성되어 있는데, 제1 저장부(311)에 저장할 데이터는 제2 비트 라인(BL/)를 통해 제1 저장부(311)로 제공되며, 제2 저장부(313)에 저장할 데이터는 제1 비트 라인(BL)을 통해 제2 저장부(313)로 제공된다. 제1 저장부(311) 또는 제2 저장부(313)의 활성화는 워드라인(WL)을 통해 입력되는 활성화 신호에 의해 제어된다.
제1 저장부(311)는 제1 트랜지스터(M0)와 제2 트랜지스터(M1)를 구비하고 있으며 제2 저장부(313)는 제3 트랜지스터(M2)와 제4 트랜지스터(M3)를 구비하고 있다. 제1 저장부(311)에 구비되어 있는 제1 NMOS 트랜지스터(M0)의 소스, 드레인 및 게이트는 각각 제2 비트라인(BL/), 제2 트랜지스터(M1)의 게이트, 워드 라인(WL)에 연결되어 있으며 제2 트랜지스터(M1)의 소스와 드레인은 각각 제1 비교 라인(CL)과 제4 트랜지스터(M3)의 드레인에 연결되어 있다. 한편, 제2 저장부(313)에 구비되어 있는 제3 트랜지스터(M2)의 소스, 드레인 및 게이트는 각각 제1 비트라인(BL), 제4 트랜지스터(M3)의 게이트, 워드 라인(WL)에 연결되어 있으며 제4 트랜지스터(M1)의 소스는 제2 비교 라인(CL/)에 연결되어 있다.
한편, 비교 회로부(320)는 매칭 라인(ML)과 제5 트랜지스터(M4)를 구비하여 구성되어 있다. 제2 트랜지스터(M1)의 드레인과 제4 트랜지스터(M3)의 드레인은 서로 연결되어 있으며, 제5 트랜지스터(M4)의 게이트는 제2 트랜지스터(M1)의 드레인과 제4 트랜지스터(M3)의 드레인의 연결 노드(A)에 연결되어 있다. 제5 트랜지스터(M4)의 드레인은 매칭 라인(ML)과 연결되어 있으며, 제5 NMOS 트랜지스터(M4)의 소스는 접지되어 있다. 비교 회로부(320)는 저장부(310)에 저장된 저장 데이터와 비교 라인(CL, CL/)을 통해 입력된 비교 데이터를 비교하여 비교 결과값을 매칭 라인(ML)으로 출력한다.
바람직하게, 제1 트랜지스터(M0) 내지 제 5 트랜지스터(M4)는 NMOS 트랜지스터이다.
도 7은 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리에 0, 1, 무정값을 저장하기 위해 제1 비트 라인(BL)과 제2 비트 라인(BL/)에 입력되는 데이터와 터너리 메모리에 저장된 데이터를 비교 검색하기 위하여 제1 비교 라인(CL)과 제2 비교 라인(CL/)으로 입력되는 데이터를 도시하고 있다.
도 7(a)에 도시되어 있는 것과 같이, 0을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인(BL)에 0을 입력하고 제2 비트 라인(BL/)에 1을 입력한다. 1을 터너리 내용 주소화 메모리 셀에 저장하기 위하여 제1 비트 라인(BL)에 1을 입력하고 제2 비트 라인(BL/)에 0을 입력한다. 무정값(x)을 터너리 내용 주소화 메모리 셀에 저장하기 위하여 제1 비트 라인(BL)에 0을 입력하고 제2 비트 라인(BL/)에 0을 입력한다. 한편, 도 7(b)에 도시되어 있는 것과 같이 터너리 내용 주소화 메모리 셀에 저장된 데이터가 0인지를 판단하기 위하여 제1 비교 라인(CL)에 1을 입력하고 제2 비교 라인(CL/)에 0을 입력하며, 터너리 내용 주소화 메모리 셀에 저장된 데이터가 1인지를 판단하기 위하여 제1 비교 라인(CL)에 0을 입력하고 제2 비교 라인(CL/)에 1을 입력하며, 터너리 내용 주소화 메모리 셀에 저장된 데이터가 무정값인지를 판단하기 위하여 제1 비교 라인(CL)에 0을 입력하고 제2 비교 라인(CL/)에 0을 입력한다.
도 8은 본 발명의 다른 실시예에 따른 바이너리 내용 주소화 메모리의 제1 데이터 입력부(241)를 보다 구체적으로 설명하기 위한 기능 블록도의 일 예를 도시하고 있다.
도 8을 참고로 살펴보면, 제1 데이터 입력부(241)는 활성화 여부에 따라 트랜지스터(M1)의 소스로 입력되는 제1 유지 신호 또는 제1 비교 데이터 신호를 차단 제어하는 트랜지스터(M15)와, 제1 유지 신호 또는 제1 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 제1 유지 신호 또는 제1 비교 데이터 신호를 생성하는 주기 제어부(410)를 포함한다. 주기 제어부(410)는 트랜지스터(M15)를 활성화/비활성화시키기 위한 차단 제어 신호를 생성하는 차단 제어부(411), 입력되는 하이값과 로우값 중 하나의 신호를 출력하는 멀티플렉서(413) 및 멀티플렉서(413)를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 주기 결정부(415)를 구비하고 있다. 트랜지스터(M15)의 게이트로 제1 비교 데이터 신호 또는 제1 유지 신호를 차단 제어하기 위한 차단제어 신호가 입력되며, 트랜지스터(M15)의 소스로 제1 비교 데이터 신호 또는 제1 유지 신호가 입력된다.
저장셀부(110, 210)의 리프레쉬 동작시, 주기 결정부(415)는 멀티플렉서(413)를 통해 입력되는 하이값 또는 로우값의 신호 중 로우값을 선택하여 로우값을 가지는 제1 유지 신호를 생성한다. 차단 제어부(411)는 트랜지스터(M15)를 활성화시켜 로우값의 제1 유지 신호가 트랜지스터(M1)의 소스로 입력되도록 제어한다.
한편 저장셀부(110, 210)에 저장된 데이터의 검색 동작시 제2 비트라인(BL/)을 통해 트랜지스터(M1)로 입력되는 제1 비교 데이터가 하이값을 가지는 경우, 주기 결정부(415)는 멀티플렉서(413)를 통해 입력되는 하이값 또는 로우값의 신호 중 하이값 신호를 선택하며 동시에 하이값 주기가 최소로 되도록 리턴투제로펄스(rerurn to zero pulse)형태로 제1 비교 데이터 신호를 생성한다. 차단 제어부(411)는 트랜지스터(M15)를 활성화시켜 생성한 제1 비교 데이터 신호가 트랜지스터(M1)의 소스로 입력되도록 제어한다.
도 5, 도 6 및 도 8을 참고로 본 발명에 따른 터너리 내용 주소화 메모리의 리프레쉬 동작, 데이터 저장 동작 및 저장된 데이터의 검색 동작을 보다 구체적으로 살펴본다.
<리프레쉬 동작>
터너리 내용 주소화 메모리(200)의 저장셀부(210)를 리프레쉬하기 위하여, 트랜지스터(M5, M6)를 활성화시키고 트랜지스터(M13, M14, M15, M16)를 비활성화시킨 상태에서 프리챠지부(220)를 동작시켜 즉, EQ1라인을 통해 트랜지스터(M8, M9)를 순간적으로 활성화시키고 EQ2라인을 통해 트랜지스터(M11, M12)를 순간적으로 활성화시켜 각각 제2 저장부(313)에 저장된 데이터를 리프레쉬하는 제1 비트라인(BL)과 제1 비교라인(CL)를 VDD/2로 프리챠지시키거나 제1 저장부(311)에 저장된 데이터를 리프레쉬하는 제2 비트라인(BL/)과 제2 비교라인(CL/)를 VDD/2로 프리챠지시킨다. 워드 라인(WL)을 통해 트랜지스터(M0, M2)을 활성화시킴으로써, 제1 저장부(311)의 트랜지스터(M1)에 저장되어 있는 데이터는 제2 비트라인(BL/)과 제2 비교라인(CL/)을 통해 제1 센싱부(231)에 입력되어 제1 저장부(311)의 트랜지스터(M1)에 저장되어 있는 데이터를 센싱한다. 한편 제2 저장부(313)의 트랜지스터(M3)에 저장되어 있는 데이터는 제1 비트라인(BL)과 제1 비교라인(CL)을 통해 제2 센싱부(233)에 입력되어 제2 저장부(313)의 트랜지스터(M3)에 저장되어 있는 데이터를 센싱한다.
제1 센싱부(231)와 제2 센싱부(233)에서 제1 저장부(311)와 제2 저장부(313)에 저장되어 있는 데이터가 센싱되어 증폭되는 순간, 트랜지스터(M5, M6)를 비활성화시켜 제1 센싱부(231)와 제2 센싱부(233)의 리프레쉬 신호가 각각 트랜지스터(M3)와 트랜지스터(M1)의 소스로 입력되는 것을 차단하며, 제1 비교 데이터 입력부(241)와 제2 비교 데이터 입력부(243)에서 로우값의 유지 신호를 생성하여 비교라인(CL, CL/)를 통해 트랜지스터(M1, M3)의 소스로 유지 신호를 입력함으로써, 저장부(311, 313)에 복원하고자 하는 데이터의 손실을 최소화한다.
무정값(x)이 터너리 내용 주소화 메모리에 저장되는 경우, 제1 저장부(311)과 제2 저장부(313)에는 각각 0, 0의 값이 저장되며 제2 트랜지스터(M1)와 제4 NMOS 트랜지스터(M3)는 모두 비활성화되어 제5 트랜지스터(M4)의 게이트가 연결된 노드(A)는 플로팅(floating) 상태로 된다. 따라서, 제2 트랜지스터(M1)와 제4 트랜지스터(M3)의 드레인을 0으로 초기화시켜주어야 한다. 제2 트랜지스터(M1)와 제4 트랜지스터(M3)의 드레인을 0으로 초기화를 위해, 제1 센싱부(231)과 제2 센싱부(233)에서 센싱한 데이터를 각각 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장한다. 그리고 트랜지스터(M0, M2)를 활성화시킨 상태에서 트랜지스터(M13, 14)를 활성화시켜 하이 값의 신호를 비트라인(BL, BL/)으로 입력하며, 제1 비교 데이터 입력부(241)과 제2 비교 데이터 입력부(243)에서 로우값의 신호를 비교라인(CL, CL/)로 입력한다.
제2 트랜지스터(M1)와 제4 트랜지스터(M3)의 드레인을 0으로 초기화한 후, 제1 센싱부(231)과 제2 센싱부(233)에 임시 저장되어 있는 데이터를 비트라인(BL, BL/)을 통해 제1 저장부(311)의 트랜지스터(M1)과 제2 저장부(313)의 트랜지스터(M3)에 리프레쉬시킨다.
도 9는 본 발명에 따른 센싱부(231, 233)의 회로도 예를 도시하고 있다. 도 9에 도시되어 있는 것과 같이 제1 센싱부(231)와 제2 센싱부(233)에서 센싱한 데이터를 각각 제1 센싱부(231)와 제2 센싱부(233)와 임시 저장하기 위하여 트랜지스터(M17, M18)의 게이트로 인가되는 초기화 신호(ini)를 로우값으로 입력하며, 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장되어 있는 데이터를 제1 저장부(231)와 제2 저장부(233)에 리프레쉬시키기 위하여 트랜지스터(M17)의 게이트로 인가되는 초기화 신호(ini)를 하이값으로 입력한다.
<저장 동작>
터너리 내용 주소화 메모리(200)의 저장셀부(210)에 데이터를 저장(write)하기 위하여, 트랜지스터(M5, M6)를 활성화시키고 트랜지스터(M13, M14, M15, M16)를 비활성화시킨 상태에서 프리챠지부(220)를 동작시켜 제1 비트라인(BL)과 제1 비교라인(CL)를 VDD/2로 프리챠지시키거나, 제2 비트라인(BL/)과 제2 비교라인(CL/)를 VDD/2로 프리챠지시킨다. 워드 라인(WL)을 통해 트랜지스터(M0, M2)을 활성화시킴으로써, 제1 저장부(311)의 트랜지스터(M1)에 저장되어 있는 데이터는 제2 비트라인(BL/)과 제2 비교라인(CL/)을 통해 제1 센싱부(231)에 입력되어 제1 저장부(311)의 트랜지스터(M1)에 저장되어 있는 데이터를 센싱한다. 한편 제2 저장부(313)의 트랜지스터(M3)에 저장되어 있는 데이터는 제1 비트라인(BL)과 제1 비교라인(CL)을 통해 제2 센싱부(233)에 입력되어 제2 저장부(313)의 트랜지스터(M3)에 저장되어 있는 데이터를 센싱한다.
제1 센싱부(231)와 제2 센싱부(233)에서 제1 저장부(311)와 제2 저장부(313)에 저장되어 있는 데이터가 센싱되어 증폭되는 순간, 트랜지스터(M5, M6)를 비활성화시켜 제1 센싱부(231)와 제2 센싱부(233)의 리프레쉬 신호가 각각 트랜지스터(M3)와 트랜지스터(M1)의 소스로 입력되는 것을 차단하며, 제1 비교 데이터 입력부(241)와 제2 비교 데이터 입력부(243)에서 로우값의 유지 신호를 생성하여 비교라인(CL, CL/)를 통해 트랜지스터(M1, M3)의 소스로 유지 신호를 입력함으로써, 저장부(311, 313)에 복원하고자 하는 데이터의 손실을 최소화한다.
제1 센싱부(231)과 제2 센싱부(233)에서 센싱한 데이터를 각각 제1 센싱부(231)과 제2 센싱부(233)에 임시 저장하고, 트랜지스터(M13, M14)를 활성화시켜 하이 값의 신호를 비트라인(BL, BL/)으로 입력하며, 제1 비교 데이터 입력부(241)과 제2 비교 데이터 입력부(243)에서 로우값의 신호를 비교라인(CL, CL/)로 입력하여 제2 트랜지스터(M1)와 제4 트랜지스터(M3)의 드레인을 0으로 초기화한다.
제2 트랜지스터(M1)와 제4 트랜지스터(M3)의 드레인을 0으로 초기화한 후, 제1 센싱부(231)과 제2 센싱부(233)에 임시 저장되어 있는 데이터를 비트라인(BL, BL/)을 통해 제1 저장부(311)의 트랜지스터(M1)과 제2 저장부(313)의 트랜지스터(M3)에 리프레쉬시킨다. 트랜지스터(M13, M14)를 활성화시켜 저장부에 저장시키고자 하는 저장 데이터를 비트 라인(BL, BL/)을 통해 저장부의 트랜지스터(M1, M3)에 입력하여 리프레쉬 신호에 의해 저장부의 트랜지스터(M1, M3)에 저장된 데이터를 유지하거나 리프레쉬 신호에 의해 저장부의 트랜지스터(M1, M3)에 저장된 데이터를 입력된 저장 데이터로 변경한다.
<검색 동작>
터너리 내용 주소화 메모리(200)의 저장셀부(210)에 저장된 데이터를 검색하기 위하여, 매칭 라인(ML)을 프리챠지하며, 제1 비교 데이터 입력부(241)과 제2 비교 데이터 입력부(243)로부터 각각 제1 비교라인(CL)과 제2 비교라인(CL/)를 통해 제1 저장부(311)의 트랜지스터(M1)와 제2 저장부(313)의 트랜지스터(M3)로 비교 데이터를 입력한다. 이때 제1 비교 데이터 입력부(241)를 통해 트랜지스터(M1) 소스로 입력되는 제1 비교 데이터가 하이값을 가지는 경우, 주기 제어부(410)는 리턴투 제로펄스(return to zero pulse) 타입으로 제1 비교 데이터를 생성하여 제1 비교라인(CL)를 통해 트랜지스터(M1)에 인가되는 제1 비교 데이터가 최소한의 하이값 주기를 가지도록 제어한다. 제2 비교 데이터 입력부(243)를 통해 트랜지스터(M3) 소스로 입력되는 제2 비교 데이터가 하이값을 가지는 경우, 제2 비교 데이터 입력부(243)도 제1 비교 데이터 입력부(241)와 동일하게 제2 비교라인(CL/)을 통해 트랜지스터(M3)로 인가되는 제2 비교 데이터가 최소한의 하이값을 가지도록 제어한다.
저장부(M1, M3)에 저장된 저장 데이터와 비교 데이터에 따라 매칭 라인(ML)은 프리챠지된 상태의 비교 결과값을 출력하거나 로우값의 비교 결과값을 출력하며, 비교 결과값에 기초하여 저장셀부(210)에 저장된 데이터를 검색한다.
검색 동작시 제1 비교 데이터 또는 제2 비교 데이터가 하이값을 가지는 경우, 트랜지스터(M1, M3)로 입력되는 제1 비교 데이터 또는 제2 비교 데이터를 리턴투제로펄스 형태로 최소화함으로써, 트랜지스터(M1,M2)에 저장되어 있는 데이터의 손실을 최소화한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 위에서 설명한 본 발명의 다양한 실시예는 본 발명의 권리범위를 정함에 있어 하나의 참고가 될 뿐이며, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
<도면의 주요 부분에 대한 설명>
100, 200: 바이너리 내용 주소화 메모리
110, 210 : 저장셀부
120, 220 : 프리챠지부
130, 230 : 센싱부
241 : 제1 데이터 입력부
243 : 제2 데이터 입력부
410 : 주기 제어부
411 : 차단 제어부
413 : 멀티플렉서부
415 : 주기 결정부

Claims (11)

  1. 터너리(ternary) 내용 주소화 메모리(Content Addressable Memory, CAM) 장치에 있어서,
    데이터를 저장하는 제1 트랜지스터와 제2 트랜지스터를 구비하는 저장셀부; 및
    상기 제1 트랜지스터의 소스로 입력되는 리프레쉬 신호를 차단 제어하는 제3 트랜지스터와 상기 제2 트랜지스터 소스로 입력되는 리프레쉬 신호를 차단 제어하는 제4 트랜지스터를 포함하는 바이너리 내용 주소화 메모리 장치.
  2. 제 1 항에 있어서, 상기 바이너리 내용 주소화 메모리 장치는
    활성화 여부에 따라 상기 제1 트랜지스터의 소스로 입력되는 제1 유지 신호 또는 제1 비교 데이터 신호를 차단 제어하는 제5 트랜지스터;
    활성화 여부에 따라 상기 제2 트랜지스터의 소스로 입력되는 제2 유지 신호 또는 제2 비교 데이터 신호를 차단 제어하는 제6 트랜지스터;
    상기 제1 유지 신호 또는 상기 제1 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 상기 제1 유지 신호 또는 제1 비교 데이터 신호를 생성하는 제1 주기 제어부; 및
    상기 제2 유지 신호 또는 상기 제2 비교 데이터 신호의 로우값 또는 하이값의 주기를 제어하여 상기 제2 유지 신호 또는 제2 비교 데이터 신호를 생성하는 제2 주기 제어부를 더 포함하는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.
  3. 제 2 항에 있어서, 상기 바이너리 내용 주소화 메모리 장치에서
    상기 저장셀부의 리프레쉬 동작시,
    상기 제1 주기 제어부는 로우값의 제1 유지 신호를 생성하고, 상기 제5 트랜지스터는 활성화되어 상기 생성한 로우값의 제1 유지 신호를 상기 제1 트랜지스터의 소스로 입력시키며,
    상기 제2 주기 제어부는 로우값의 제2 유지 신호를 생성하고, 상기 제6 트랜지스터는 활성화되어 상기 생성한 로우값의 제2 유지 신호를 상기 제2 트랜지스터의 소스로 입력시키는 것을 특징으로 하는 바이너리 내용 주소화 메모리.
  4. 제 2 항에 있어서, 상기 바이너리 내용 주소화 메모리 장치에서
    상기 저장셀부에 저장된 데이터의 검색 동작시,
    상기 제1 주기 제어부는 제1 비교 데이터 신호의 하이값 주기를 제어하여 제1 비교 데이터 신호를 생성하고, 상기 제5 트랜지스터는 활성화되어 상기 생성한 제1 비교 데이터 신호를 상기 제1 트랜지스터의 소스로 입력시키며,
    상기 제2 주기 제어부는 제2 비교 데이터 신호의 하이값 주기를 제어하여 제2 비교 데이터 신호를 생성하고 상기 제6 트랜지스터는 활성화되어 상기 생성한 제2 비교 데이터 신호를 상기 제2 트랜지스터의 소스로 입력시키는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.
  5. 제 4 항에 있어서, 상기 생성한 제1 비교 데이터 신호 또는 제2 비교 데이터 신호는 리턴투제로 펄스 형태인 것을 특징으로 하는 바이너리 내용 주소화 메모리.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 제5 트랜지스터의 게이트로 제1 비교 데이터 신호 또는 제1 유지 신호를 차단 제어하기 위한 차단 제어 신호가 입력되고 상기 제5 트랜지스터의 소스로 제1 비교 데이터 신호 또는 제1 유지 신호가 입력되며,
    상기 제6 트랜지스터의 게이트로 제2 비교 데이터 신호 또는 제2 유지 신호를 차단 제어하기 위한 차단 제어 신호가 입력되고 상기 제6 트랜지스터의 소스로 제2 비교 데이터 신호 또는 제2 유지 신호가 입력되는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.
  7. 제 2 항에 있어서, 상기 제1 주기 제어부는
    입력되는 하이값과 로우값 중 하나의 신호를 출력하는 제1 멀티플렉서; 및
    상기 제1 멀티플렉서를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 제1 주기 결정부를 포함하는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.
  8. 제 2 항에 있어서, 상기 제2 주기 제어부는
    입력되는 하이값 또는 로우값 중 하나의 신호를 출력하는 제2 멀티플렉서; 및
    상기 제2 멀티플렉서를 통해 출력되는 하이값 또는 로우값의 신호의 주기를 결정하는 제2 주기 결정부를 포함하는 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.
  9. 제 2 항에 있어서, 상기 제1 트랜지스터와 제2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 바이너리 내용 주소화 메모리 장치.
  10. 제 2 항에 있어서, 상기 저장셀부는
    워드라인(WL)에 게이트가 연결되어 활성화 제어되는 제7 트랜지스터와 제8 트랜지스터; 및
    제1 비교라인(CL) 및 제2 비교라인(CL/)을 통해 각각 입력된 상기 제1 비교 데이터와 제2 비교 데이터를 상기 제1 트랜지스터와 제2 트랜지스터에 저장된 저장 데이터와 비교하여 비교값을 출력하는 비교 회로부를 더 포함하는 것을 특징으로 하는 바이너리 내용 주소화 메모리.
  11. 제 10 항에 있어서, 상기 비교 회로부는
    비교 신호에 따라 프리차지되는 매치라인; 및
    상기 매치라인이 프리자치된 후, 상기 제1 및 제2 비교라인(CL, CL/)을 통해 입력된 제1 비교 데이터 및 제2 비교 데이터와 상기 저장 데이터에 따라 활성화 제어되어 상기 매치라인으로 비교값을 출력하는 제9 트랜지스터를 포함하는 것을 특징으로 하는 바이너리 내용 주소화 메모리.
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