KR101747252B1 - 터너리 내용 주소화 메모리의 저장 셀 및 이를 포함하는 터너리 내용 주소화 메모리 - Google Patents

Abstract

터너리 내용 주소화 메모리는 복수의 저장 셀들을 포함한다. 상기 저장 셀은 제1 데이터를 저장하는 제1 저장부, 제2 데이터를 저장하는 제2 저장부 및 상기 제1 저장부 및 상기 제2 저장부의 출력 단자에 연결되며, 비교 신호에 응답하여 전원 전압을 다음 저장 셀의 비교부로 전달하거나 차단하는 비교부를 포함한다. 이에 따라, 터너리 내용 주소화 메모리의 검색 시에 소비 전력을 감소시킬 수 있다.

Description

터너리 내용 주소화 메모리의 저장 셀 및 이를 포함하는 터너리 내용 주소화 메모리{MEMORY CELL AND TERNARY CONTENTS ADDRESSABLE MEMORY HAVING THE SAME}

본 발명은 터너리(ternary) 내용 주소화 메모리(content addressable memory, CAM)의 저장 셀 및 이를 포함하는 터너리 내용 주소화 메모리에 관한 것으로, 보다 구체적으로 소비 전력을 감소시킬 수 있는 터너리 내용 주소화 메모리의 저장 셀 및 이를 포함하는 터너리 내용 주소화 메모리에 관한 것이다.

통상적인 메모리는 데이터가 저장되어 있는 주소를 정확히 알아야만 저장되어 있는 데이터에 접근할 수 있다. 그러나 내용 주소화 메모리 장치(Content Addressable Memory, CAM)는 데이터가 저장되어 있는 정확한 주소를 모르더라도 데이터의 내용을 입력하면 해당 내용의 데이터들이 저장되어 있는 위치의 주소를 찾아주는 기능을 갖는 메모리이다. 따라서 많은 데이터에서 특정 내용을 탐색할 경우 주어진 내용과 일치하는 데이터와 관련된 데이터를 단번에 찾을 수 있는 특유의 빠른 검색 특성 때문에 내용 주소화 메모리를 이용한 IP 주소 룩업 방법들이 널리 사용되고 있으며 데이터 검색 엔진에도 많이 이용되고 있다.

이러한 내용 주소화 메모리는 크게 바이너리 내용 주소화 메모리(binary CAM)와 터너리 내용 주소화 메모리(ternary CAM)로 구분할 수 있다. 바이너리 내용 주소화 메모리는 저장 셀에 0, 1 데이터가 저장되며, 입력되는 데이터와 저장되어 있는 데이터(0, 1)를 비교하여 해당 내용의 데이터가 저장된 위치의 주소를 검색한다. 이에 반해 터너리 내용 주소화 메모리는 저장 셀에 0,1 이외에 무정값(don't care)을 저장할 수 있으며, 저장

되어 있는 데이터를 검색하는 경우에도 0, 1, 무정값의 조합을 입력하고 입력한 데이터와 저장되어 있는 값(0, 1, don't care)을 비교하여 해당 내용의 데이터가 저장된 위치의 주소를 검색한다.

도 1a 및 1b는 종래 터너리 내용 주소화 메모리에 저장되어 있는 데이터를 검색하는 일 예를 설명하기 위한 개념도이다. 도 1a는 검색하고자 하는 데이터를 도시하고 있으며, 도 1b는 터너리 내용 주소화 메모리에 저장되어 있는 데이터를 도시하고 있다. 도 1a에 도시되어 있는 것과 같이 검색하고자 하는 데이터는 1, 0, 1, 1, x, x, x이다. 여기서 x는 무정값을 의미한다. 터너리 내용 주소화 메모리는 입력된 데이터와 저장되어 있는 데이터를 동시에 병렬로 비교하며, 입력된 데이터 중 무정값을 제외한 나머지 데이터만 일치하는, 5번째 행에 저장되어 있는 데이터를 일치 데이터로 검색한다. 이와 같이, 터너리 내용 주소화 메모리는 전체 데이터 중 부분적으로 일치하는 내용의 데이터도 검색할 수 있기 때문에, 데이터 저장 시 사용 방식에 따라 다양하게 데이터를 저장할 수 있으며 데이터의 검색도 무정값을 이용하여 다양하게 그리고 편리하게 검색할 수 있다는 장점을 가진다.

도 2는 종래 터너리 내용 주소화 메모리를 설명하기 위한 개략적인 회로도이다.

도 2를 참조하면, 종래 터너리 내용 주소화 메모리의 저장 셀은 0, 1, 무정값(x)의 데이터를 저장하기 위한 제1 저장부(10)와 제2 저장부(20), 제1 저장부(10)에 저장할 데이터를 입력하기 위한 제1 비트 라인쌍(BL1, BL1/), 제2 저장부(20)에 저장할 데이터를 입력하기 위한 제2 비트 라인쌍(BL2, BL2/), 제1 저장부(10) 또는 제2 저장부(20)의 활성화를 제어하는 워드 라인(WL), 비교 데이터를 입력하기 위한 비교 라인쌍(CL, CL/) 및 비교 라인쌍(CL, CL/)을 통해 입력되는 데이터와 제1 저장부(10) 및 제2 저장부(20)에 저장된 데이터를 비교하여 터너리 내용 주소화 메모리에 저장된 데이터와 입력된 데이터가 일치하는지 판단하는 비교부(30)를 구비하고 있다.

제1 저장부(10)는 제1 비트 라인쌍(BL1, BL1/)에 소스가 연결된 제1 NMOS 트랜지스터(M1)와 제2 NMOS 트랜지스터(M2), 순환 고리 형태로 연결되어 제1 비트 라인쌍(BL1, BL1/)을 통해 입력된 데이터를 저장하고 있는 한 쌍의 인버터(I1, I2)를 구비하고 있다. 또한 제2 저장부(20)는 제2 비트 라인쌍(BL2, BL2/)에 소스가 연결된 제3 NMOS 트랜지스터(M3)와 제4 NMOS 트랜지스터(M4), 순환 고리 형태로 연결되어 제2 비트 라인쌍(BL2, BL2/)을 통해 입력된 데이터를 저장하고 있는 한 쌍의 인버터(I3, I4)를 구비하고 있다.

한편, 비교부(30)는 한 쌍의 인버터(I1, I2)에 저장된 데이터에 의해 활성화/비활성화되는 제5 NMOS 트랜지스터(M5), 한 쌍의 인버터(I3, I4)에 저장된 데이터에 의해 활성화/비활성화되는 제6 NMOS 트랜지스터(M6), 비교 라인쌍(CL. CL/)에 게이트가 각각 연결되어 있으며 매칭 라인(ML)에 드레인이 연결된 제7 NMOS 트랜지스터(M7)와 제8 NMOS 트랜지스터(M8)를 구비하고 있다. 제7 NMOS 트랜지스터(M7)와 제8 NMOS 트랜지스터(M8)의 소스는 각각 제5 NMOS 트랜지스터(M5)와 제6 NMOS 트랜지스터(M6)의 드레인에 연결되어 있다. 여기서 제5 NMOS 트랜지스터(M5)와 제6 NMOS 트랜지스터(M6)의 소스는 각각 접지되어 있다. 비교 라인쌍(CL, CL/)을 통해 입력된 비교 데이터와 제1 저장부(10)와 제2 저장부(20)에 저장된 데이터가 일치하는 경우 매칭 라인(ML)은 프리챠지된 상태로 유지된다. 반면, 비교 라인쌍(CL, CL/)을 통해 입력된 비교 데이터와 제1 저장부(10)와 제2 저장부(20)에 저장된 데이터가 상이한 경우 매칭 라인(ML)은 디스챠지된다.

도 3a 및 도 3b는 종래 터너리 내용 주소화 메모리에서 0, 1, 무정값을 저장하기 위해 제1 비트 라인쌍(BL1, BL1/)과 제2 비트 라인쌍(BL2, BL2/)에 입력되는 데이터와 터너리 메모리의 저장 셀에 저장된 데이터를 비교 검색하기 위하여 비교 라인쌍(CL, CL/)으로 입력되는 데이터를 나타내는 테이블이다.

도 3a에 도시되어 있는 것과 같이, 0을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인쌍(BL1, BL1/)에 0, 1을 입력하고 제2 비트 라인쌍(BL2, BL2/)에 1, 0을 입력한다. 1을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인쌍(BL1, BL1/)에 1, 0을 입력하고 제2 비트 라인쌍(BL2, BL2/)에 0, 1을 입력한다. 무정값(x)을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인쌍(BL1, BL1/)에 0, 1을 입력하고 제2 비트 라인쌍(BL2, BL2/)에 0, 1을 입력한다. 한편, 터너리 내용 주소화 메모리에 저장된 데이터가 0인지를 판단하기 위하여 비교 라인쌍(CL, CL/)에 입력되는 데이터는 0, 1이고, 터너리 내용 주소화 메모리에 저장된 데이터가 1인지를 판단하기 위하여 비교 라인쌍(CL, CL/)에 입력되는 데이터는 1, 0이고, 터너리 내용 주소화 메모리에 저장된 데이터가 무정값인지를 판단하기 위하여 비교 라인쌍(CL, CL/)에 입력되는 데이터는 0, 0이다.

위에서 살펴본 종래 터너리 내용 주소화 저장 셀은 제1 저장부(10)와 제2 저장부(20)에 개별적으로 각각 데이터를 입력하기 위한 2개의 데이터 라인쌍을 구비하고 있다. 더욱이 제1 저장부(10)와 제2 저장부(20)에는 다수의 트랜지스터들, 즉 제1 저장부(10)에는 제1 비트 라인쌍에 연결된 2개의 NMOS 트랜지스터들(M1, M2) 및 한 쌍의 인버터(I1, I2)를 구성하는 4개의 트랜지스터들(미도시), 총 6개의 트랜지스터를 구비하고 있으며, 제2 저장부(20)에는 제2 비트 라인쌍에 연결된 2개의 NMOS 트랜지스터들(M3, M4) 및 한 쌍의 인버터(I3, I4)를 구성하는 4개의 트랜지스터들(미도시), 총 6개의 트랜지스터를 구비하고 있다. 따라서 종래 터너리 내용 주소화 저장 셀에는 총 16개의 트랜지스터와 2개의 데이터 라인쌍을 구비하고 있다.

메모리 설계에 있어 가장 중요하게 고려하여야 할 요인으로 메모리의 크기를 작게 하여 집적도를 늘리는 것이며, 또한 고성능 설계로 소비 전력을 줄이는 것이다. 그러나 종래 터너리 내용 주소화 메모리의 저장 셀은 비교부(30)를 포함하여 총 16개의 트랜지스터를 기본적으로 사용하고 있으며, 제1 저장부(10)와 제2 저장부(20)에 각각 데이터를 입력하기 위하여 2개의 비트 라인쌍을 구비하여야 한다. 따라서 종래 터너리 내용 주소화 메모리는 집적화에 한계를 가지며, 많은 트랜지스터와 2개의 비트 라인쌍을 이용함으로써 소비 전력이 많고 프로세스가 복잡하여 높은 성능을 발휘하지 못한다는 문제점을 가진다.

따라서 본 발명은 종래 터너리 내용 주소화 메모리가 가지는 문제점들을 해결하기 위한 것으로, 본 발명이 이루고자 하는 목적은 터너리 내용 주소화 메모리의 저장 셀에 사용되는 소자의 수를 줄여 작은 면적을 차지하는 터너리 내용 주소화 메모리를 제공하는 것이다.

본 발명이 이루고자 하는 다른 목적은 터너리 내용 주소화 메모리의 크기를 줄여 집적도를 향상시킬 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.

본 발명이 이루고자 하는 또 다른 목적은 터너리 내용 주소화 메모리를 구성하는 트랜지스터의 수를 줄이고, 검색 시에 프리챠지 횟수를 감소시켜 소비 전력을 줄일 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.

본 발명이 이루고자 하는 또 다른 목적은 트랜지스터의 수를 줄이고 비트 라인쌍을 단일화하여 적은 프로세스로 데이터 저장 또는 비교를 가능하게 하여 높은 성능을 발휘할 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.

본 발명이 이루고자 하는 또 다른 목적은 터너리 내용 주소화 메모리의 저장 셀에 데이터를 저장하기 위하여 요구되는 리프레쉬 동작 시 또는 저장 셀에 저장되어 있는 저장 데이터를 비교 검색 시 저장 셀에 저장되어 있는 데이터의 손실을 최소화할 수 있는 터너리 내용 주소화 메모리를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 터너리 내용 주소화 메모리의 저장 셀은 제1 저장부, 제2 저장부 및 비교부를 포함한다. 상기 제1 저장부는 제1 데이터를 저장한다. 상기 제2 저장부는 제2 데이터를 저장한다. 상기 비교부는 상기 제1 저장부 및 상기 제2 저장부의 출력 단자에 연결되며, 비교 신호에 응답하여 전원 전압을 출력하거나 차단한다.

본 발명의 일 실시예에 있어서, 상기 비교부는 직렬로 연결되는 제1 비교 스위칭 소자 및 제2 비교 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 P형 트랜지스터일 수 있다. 상기 제2 비교 스위칭 소자는 N형 트랜지스터일 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 상기 전원 전압이 인가되는 입력 전극 및 상기 제2 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 상기 제1 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 터너리 내용 주소화 메모리는 복수의 저장 셀들을 포함한다. 상기 저장 셀은 제1 데이터를 저장하는 제1 저장부, 제2 데이터를 저장하는 제2 저장부 및 상기 제1 저장부 및 상기 제2 저장부의 출력 단자에 연결되며, 비교 신호에 응답하여 전원 전압을 다음 저장 셀의 비교부로 전달하거나 차단하는 비교부를 포함한다.

본 발명의 일 실시예에 있어서, 상기 비교부는 직렬로 연결되는 제1 비교 스위칭 소자 및 제2 비교 스위칭 소자를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 P형 트랜지스터일 수 있다. 상기 제2 비교 스위칭 소자는 N형 트랜지스터일 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 상기 전원 전압이 인가되는 입력 전극 및 상기 제2 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 비교 스위칭 소자는 상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극, 상기 제1 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 터너리 내용 주소화 메모리는 제1 저장 셀 및 제2 저장 셀을 포함할 수 있다. 상기 제1 저장 셀의 제1 비교 스위칭 소자의 출력 전극은 상기 제2 저장 셀의 제1 비교 스위칭 소자의 입력 전극에 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 저장부는 제1 스위칭 소자 및 제2 스위칭 소자를 포함할 수 있다. 상기 제1 스위칭 소자는 워드 라인에 연결되는 제어 전극, 제2 비트 라인에 연결되는 입력 전극 및 상기 제2 스위칭 소자의 제어 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제2 스위칭 소자는 상기 제1 스위칭 소자의 상기 출력 전극에 연결되는 제어 전극, 제1 비교 라인에 연결되는 입력 전극 및 상기 제1 저장부의 출력 단자에 연결되는 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 저장부는 제3 스위칭 소자 및 제4 스위칭 소자를 포함할 수 있다. 상기 제3 스위칭 소자는 상기 워드 라인에 연결되는 제어 전극, 제 1 비트 라인에 연결되는 입력 전극 및 상기 제4 스위칭 소자의 제어 전극에 연결되는 출력 전극을 포함할 수 있다. 상기 제4 스위칭 소자는 상기 제3 스위칭 소자의 상기 출력 전극에 연결되는 제어 전극, 제2 비교 라인에 연결되는 입력 전극 및 상기 제2 저장부의 출력 단자에 연결되는 출력 전극을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 스위칭 소자의 상기 출력 전극은 상기 제4 스위칭 소자의 상기 출력 전극에 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 복수의 셀 중 마지막 셀의 비교부의 출력 신호를 피드백 받아, 상기 복수의 셀 중 첫 번째 셀의 상기 비교부에 인가되는 상기 전원 전압을 제어하는 전압 제어부를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 복수의 셀에 저장된 데이터에 대해 쉬프트 써치를 수행할 때, 상기 전압 제어부는 상기 마지막 셀의 상기 비교부의 상기 출력 신호가 활성화 레벨인 경우, 상기 쉬프트 써치가 종료될 때까지 상기 첫 번째 셀의 상기 비교부에 상기 전원 전압의 인가를 차단할 수 있다.

본 발명에 따른 터너리 내용 주소화 메모리는 종래 터너리 내용 주소화 메모리와 비교하여 다음과 같은 다양한 효과들을 가진다.

첫째, 본 발명에 따른 터너리 내용 주소화 메모리는 종래 터너리 내용 주소화 메모리와 비교하여 구성 트랜지스터의 수가 적어 작은 크기로 메모리를 제작할 수 있어서, 메모리 설계에 있어서 가장 중요한 요인 중 하나인 집적도를 향상시킬 수 있다.

둘째, 본 발명에 따른 터너리 내용 주소화 메모리는 집적도를 향상시킴으로써 소형화되고 경량화된 제품을 설계하는데 도움을 준다.

셋째, 본 발명에 따른 터너리 내용 주소화 메모리는 검색 시에 프리챠지 횟수를 감소시켜 소비 전력을 줄일 수 있다.

넷째, 본 발명에 따른 터너리 내용 주소화 메모리는 트랜지스터의 수를 줄이고 단일 데이터로 데이터를 저장하여 적은 프로세스로 데이터 저장 또는 비교가 가능함으로써, 높은 성능을 발휘할 수 있다.

다섯째, 본 발명에 따른 터너리 내용 주소화 메모리는 메모리에 데이터를 저장하기 위하여 요구되는 리프레쉬 동작 시 또는 메모리에 저장되어 있는 저장 데이터를 비교 검색 시 저장부로 인가되는 하이 값의 신호 주기를 제어함으로써, 메모리에 저장되어 있는 데이터의 손실을 최소화할 수 있다.

도 1a 및 1b는 종래 터너리 내용 주소화 메모리에 저장되어 있는 데이터를 검색하는 일 예를 설명하기 위한 개념도이다.
도 2는 종래 터너리 내용 주소화 메모리를 설명하기 위한 개략적인 회로도이다.
도 3a 및 도 3b는 종래 터너리 내용 주소화 메모리에서 0, 1, 무정값을 저장하기 위해 제1 비트 라인쌍(BL1, BL1/)과 제2 비트 라인쌍(BL2, BL2/)에 입력되는 데이터와 터너리 메모리의 저장 셀에 저장된 데이터를 비교 검색하기 위하여 비교 라인쌍(CL, CL/)으로 입력되는 데이터를 나타내는 테이블이다.
도 4는 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)의 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)의 회로도이다.
도 6은 도 4 또는 도 5에 따른 터너리 내용 주소화 메모리의 저장 셀(110, 210)의 일 예를 설명하기 위한 회로도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리에 0, 1, 무정값을 저장하기 위해 제1 비트 라인(BL)과 제2 비트 라인(BL/)에 입력되는 데이터와 터너리 메모리에 저장된 데이터를 비교 검색하기 위하여 제1 비교 라인(CL)과 제2 비교 라인(CL/)으로 입력되는 데이터를 나타내는 테이블이다.
도 8은 도 5의 제1 비교 데이터 입력부(241)를 나타내는 블록도이다.
도 9는 도 5의 센싱부의 일 예를 나타내는 회로도이다.
도 10은 도 4 또는 도 5의 복수의 저장 셀의 연결 관계를 나타내기 위한 회로도이다.
도 11a는 종래의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다.
도 11b는 도 4 또는 도 5의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다.
도 12a는 모든 저장 셀이 match인 경우의 종래의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다.
도 12b는 모든 저장 셀이 match인 경우의 도 4 또는 도 5의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다.
도 13a는 제3 저장 셀이 no match인 경우의 종래의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다.
도 13b는 제3 저장 셀이 no match인 경우의 도 4 또는 도 5의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다.
도 14는 도 4 또는 도 5의 터너리 내용 주소화 메모리에 쉬프트 써치를 수행하는 경우를 나타내기 위한 개념도이다.
도 15는 본 발명의 또 다른 실시예에 따른 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 4는 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)의 회로도이다. 도 5는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)의 회로도이다.

먼저, 도 4를 참고로 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)에 대해 보다 구체적으로 살펴보면, 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리는 데이터를 저장하거나 저장한 데이터를 비교 데이터와 비교하여 비교값을 출력하는 저장 셀(110), 저장 셀(110)에 데이터를 저장 동작 시 또는 리프레쉬 동작 시 비트 라인(BL, BL/)과 비교 라인(CL. CL/)을 프리챠지(precharge)시키는 프리챠지부(120) 및 저장 셀(110)에 저장되어 있는 데이터를 센싱하고 센싱한 데이터를 증폭하여 저장 셀(110)에 저장되어 있는 데이터를 리프레쉬하는 센싱부(130)를 구비하고 있다.

저장 셀(110)에 저장하고자 하는 데이터는 한 쌍의 비트 라인(BL, BL/)을 통해 입력되며 저장 셀(110)에 저장되어 있는 데이터를 검색하기 위한 비교 데이터는 비교 라인(CL, CL/)을 통해 입력된다.

본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리(100)에서 리프레쉬 동작 시 또는 데이터 검색 시 제1 비교 라인(CL)과 제2 비교 라인(CL/)을 통해 각각 저장 셀(110)의 스위칭 소자(M2, M4)로 인가되는 리프레쉬 신호 또는 비교 데이터 신호가 하이 값을 가지거나 하이 값을 가지는 리프레쉬 신호 또는 비교 데이터 신호가 오랜 시간 동안 제1 비교 라인(CL)과 제2 비교 라인(CL/)을 통해 저장 셀(110)의 스위칭 소자(M2, M4)로 인가되는 경우 저장 셀(110)의 저장부(M2, M4)에 저장된 데이터가 빨리 손실되는 경우가 발생하게 된다.

도 5에 도시되어 있는 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)는 도 4를 참고로 설명한 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리가 가지는 문제점을 극복하기 위한 것으로, 도 5를 참고로 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리(200)에 대해 보다 구체적으로 살펴본다. 본 발명의 다른 실시예에 따른 터너리 내용 주소화 메모리는 데이터를 저장하거나 저장한 데이터를 비교 데이터와 비교하여 비교값을 출력하는 저장 셀(210), 저장 셀(210)에 데이터를 저장 동작 시 또는 리프레쉬 동작 시 비트 라인(BL, BL/)과 비교 라인(CL, CL/)을 프리챠지(precharge)시키는 프리챠지부(220) 및 저장 셀(210)에 저장되어있는 데이터를 센싱하고 센싱한 데이터를 증폭하여 저장 셀(210)에 저장되어 있는 데이터를 리프레쉬하는 센싱부(230)를 구비하고 있다.

저장 셀(210)과 프리챠지부(220)를 연결하는 제1 비교 라인(CL)과 제2 비교 라인(CL/)에는 각각 저장 셀(210)로 입력되는 리프레쉬 신호를 차단 제어하는 스위칭 소자(M15, M16)가 접속되어 있다. 제1 비교 라인(CL)에는 제1 비교 데이터 또는 제1 유지 신호를 입력하기 위한 제1 비교 데이터 입력부(241)가 접속되어 있으며, 제2 비교 라인(CL/)에는 제2 비교 데이터 또는 제2 유지 신호를 입력하기 위한 제2 비교 데이터 입력부(243)가 접속되어 있다. 제1 비교 데이터 입력부(241)는 저장 셀(210)에 데이터를 저장 동작 시 또는 리프레쉬 동작 시 스위칭 소자(M15)와 함께 저장 셀(210)의 스위칭 소자(M2) 입력 전극으로 입력되는 신호를 로우 값으로 유지시켜 주거나, 저장 셀(210)에 저장되어 있는 데이터를 검색 시 제1 비교 라인(CL)을 통해 저장 셀(210)로 입력되는 제1 비교 데이터의 하이 값 주기를 최소로 제어하여 저장 셀(210)에 저장되어 있는 데이터의 손실을 줄인다. 상기 제1 비교 데이터 입력부(241)는 제1 비교 데이터 입력 스위칭 소자(M17)를 포함한다. 상기 제1 비교 데이터 입력 스위칭 소자(M17)는 KEEP LOW 신호가 인가되는 제어 전극, 제1 외부 신호(CD1)가 인가되는 입력 전극 및 상기 리프레쉬 신호를 차단 제어하는 스위칭 소자(M15)의 출력 전극에 연결되는 출력 전극을 포함한다.

한편, 제2 비교 데이터 입력부(243)는 저장 셀(210)에 데이터를 저장 동작 시 또는 리프레쉬 동작 시 스위칭 소자(M16)와 함께 저장 셀(210)의 스위칭 소자(M4) 입력 전극으로 입력되는 신호를 로우 값으로 유지시켜 주거나, 저장 셀(210)에 저장되어 있는 데이터를 검색 시 제2 비교 라인(CL)을 통해 저장 셀(210)로 입력되는 제2 비교 데이터의 하이 값 주기를 최소로 제어하여 저장 셀(210)에 저장되어 있는 데이터의 손실을 줄인다. 상기 제1 비교 데이터 입력부(241)는 제1 비교 데이터 입력 스위칭 소자(M17)를 포함한다. 상기 제2 비교 데이터 입력 스위칭 소자(M18)는 KEEP LOW 신호가 인가되는 제어 전극, 제2 외부 신호(CD2)가 인가되는 입력 전극 및 상기 리프레쉬 신호를 차단 제어하는 스위칭 소자(M16)의 출력 전극에 연결되는 출력 전극을 포함한다.

도 6은 도 4 또는 도 5에 따른 터너리 내용 주소화 메모리의 저장 셀(110, 210)의 일 예를 설명하기 위한 회로도이다.

도 6을 참고로 보다 구체적으로 살펴보면, 본 발명에 따른 터너리 내용 주소화의 저장 셀은 0, 1, 무정값(x)의 데이터를 저장하기 위한 저장부(310), 저장할 데이터를 저장부(310)로 제공하기 위한 한 쌍의 비트 라인(BL, BL/), 저장부(310)에 저장되어 있는 데이터를 검색하기 위한 비교 데이터를 제공하는 한 쌍의 비교 라인(CL, CL/), 상기 비교 라인(CL, CL/)으로 제공된 비교 데이터와 저장부(310)에 저장되어 있는 저장 데이터를 비교하여 터너리 내용 주소화 메모리에 저장된 데이터를 판단하는 비교부(320)를 구비하고 있다.

저장부(310)는 제1 저장부(311)와 제2 저장부(313)로 구성되어 있는데, 제1 저장부(311)에 저장할 데이터는 제2 비트 라인(BL/)을 통해 제1 저장부(311)로 제공되며, 제2 저장부(313)에 저장할 데이터는 제1 비트 라인(BL)을 통해 제2 저장부(313)로 제공된다. 제1 저장부(311) 또는 제2 저장부(313)의 활성화는 워드 라인(WL)을 통해 입력되는 활성화 신호에 의해 제어된다.

제1 저장부(311)는 제1 스위칭 소자(M1)와 제2 스위칭 소자(M2)를 구비하고 있으며 제2 저장부(313)는 제3 스위칭 소자(M3)와 제4 스위칭 소자(M4)를 구비하고 있다.

상기 제1 스위칭 소자(M1)는 상기 워드 라인(WL)에 연결되는 제어 전극, 상기 제2 비트 라인(BL/)에 연결되는 입력 전극 및 상기 제2 스위칭 소자(M2)의 제어 전극에 연결되는 출력 전극을 포함한다.

상기 제2 스위칭 소자(M2)는 상기 제1 스위칭 소자(M1)의 상기 출력 전극에 연결되는 제어 전극, 제1 비교 라인(CL)에 연결되는 입력 전극 및 상기 제1 저장부(311)의 출력 단자에 연결되는 출력 전극을 포함한다.

한편, 제2 저장부(313)에 구비되어 있는 제3 스위칭 소자(M2)의 입력 전극, 출력 전극 및 제어 전극은 각각 제1 비트 라인(BL), 제4 스위칭 소자(M3)의 제어 전극, 워드 라인(WL)에 연결되어 있으며 제4 스위칭 소자(M1)의 입력 전극은 제2 비교 라인(CL/)에 연결되어 있다.

상기 제3 스위칭 소자(M3)는 상기 워드 라인(WL)에 연결되는 제어 전극, 제1 비트 라인(BL)에 연결되는 입력 전극 및 상기 제4 스위칭 소자(M4)의 제어 전극에 연결되는 출력 전극을 포함한다.

상기 제4 스위칭 소자(M4)는 상기 제3 스위칭 소자(M3)의 상기 출력 전극에 연결되는 제어 전극, 제2 비교 라인(CL/)에 연결되는 입력 전극 및 상기 제2 저장부(313)의 출력 단자에 연결되는 출력 전극을 포함한다.

상기 제2 스위칭 소자(M2)의 상기 출력 전극은 상기 제4 스위칭 소자(M4)의 상기 출력 전극에 연결될 수 있다.

상기 비교부(320)는 상기 제1 저장부(311) 및 상기 제2 저장부(313)의 출력 단자에 연결된다. 상기 비교부(320)는 비교 신호에 응답하여 전원 전압(VDDML)을 다음 저장 셀의 비교부(320)로 전달하거나 차단한다.

상기 비교부(320)는 직렬로 연결되는 제1 비교 스위칭 소자(M5) 및 제2 비교 스위칭 소자(M6)를 포함한다. 상기 제1 비교 스위칭 소자(M5) 및 상기 제2 비교 스위칭 소자(M6)는 반대의 극성을 가질 수 있다. 예를 들어, 상기 제1 비교 스위칭 소자(M5)는 P형 트랜지스터일 수 있다. 상기 제2 비교 스위칭 소자는 N형 트랜지스터일 수 있다.

상기 제1 비교 스위칭 소자(M5)는 상기 제1 저장부(311) 및 상기 제2 저장부(313)의 상기 출력 단자에 연결되는 제어 전극, 상기 전원 전압(VDDML)이 인가되는 입력 전극, 상기 제2 비교 스위칭 소자(M6)의 입력 전극에 연결되는 출력 전극을 포함한다.

상기 제2 비교 스위칭 소자(M6)는 상기 제1 저장부(311) 및 상기 제2 저장부(313)의 상기 출력 단자에 연결되는 제어 전극, 상기 제1 비교 스위칭 소자(M5)의 상기 출력 전극에 연결되는 입력 전극 및 접지에 연결되는 출력 전극을 포함한다.

상기 제1 비교 스위칭 소자(M5)의 출력 전극에는 매칭 라인(ML)이 연결된다. 상기 매칭 라인(ML) 현재 저장 셀의 상기 제1 비교 스위칭 소자(M5)의 출력 전극을 다음 저장 셀의 상기 제1 비교 스위칭 소자(M5)의 입력 전극에 연결한다.

예를 들어, 제1 스위칭 소자(M1) 내지 제4 스위칭 소자(M4)는 NMOS 트랜지스터일 수 있다. 예를 들어, 제5 스위칭 소자(M5)는 PMOS 트랜지스터일 수 있다. 예를 들어, 제6 스위칭 소자(M6)는 NMOS 트랜지스터일 수 있다.

도 7a 및 도 7b는 본 발명의 일 실시예에 따른 터너리 내용 주소화 메모리에 0, 1, 무정값을 저장하기 위해 제1 비트 라인(BL)과 제2 비트 라인(BL/)에 입력되는 데이터와 터너리 메모리에 저장된 데이터를 비교 검색하기 위하여 제1 비교 라인(CL)과 제2 비교 라인(CL/)으로 입력되는 데이터를 나타내는 테이블이다.

도 7a에 도시되어 있는 것과 같이, 0을 터너리 내용 주소화 메모리에 저장하기 위하여 제1 비트 라인(BL)에 0을 입력하고 제2 비트 라인(BL/)에 1을 입력한다. 1을 터너리 내용 주소화 저장 셀에 저장하기 위하여 제1 비트 라인(BL)에 1을 입력하고 제2 비트 라인(BL/)에 0을 입력한다. 무정값(x)을 터너리 내용 주소화 저장 셀에 저장하기 위하여 제1 비트 라인(BL)에 0을 입력하고 제2 비트 라인(BL/)에 0을 입력한다. 한편, 도 7b에 도시되어 있는 것과 같이 터너리 내용 주소화 저장 셀에 저장된 데이터가 0인지를 판단하기 위하여 제1 비교 라인(CL)에 1을 입력하고 제2 비교 라인(CL/)에 0을 입력하며, 터너리 내용 주소화 저장 셀에 저장된 데이터가 1인지를 판단하기 위하여 제1 비교 라인(CL)에 0을 입력하고 제2 비교 라인(CL/)에 1을 입력하며, 터너리 내용 주소화 저장 셀에 저장된 데이터를 don't care하기 위해서는 제1 비교 라인(CL)에 0을 입력하고 제2 비교 라인(CL/)에 0을 입력한다.

상기 비교 라인(CL, CL/)에 입력한 로직이 상기 저장 셀에 저장된 데이터와 일치하는 경우, 상기 저장부의 출력 단자의 출력 로직은 0(match)일 수 있다. 상기 비교 라인(CL, CL/)에 입력한 로직이 상기 저장 셀에 저장된 데이터와 불일치하는 경우, 상기 저장부의 출력 단자의 출력 로직은 1(no match)일 수 있다.

상기 저장부의 출력 단자의 출력 로직이 0(match)인 경우, 상기 비교부(320)의 제1 비교 스위칭 소자(M5)는 턴 온되고, 상기 비교부(320)의 제2 비교 스위칭 소자(M6)는 턴 오프되어, 상기 비교부(320)는 상기 전원 전압(VDDML)을 다음 셀로 전달한다.

상기 저장부의 출력 단자의 출력 로직이 1(no match)인 경우, 상기 비교부(320)의 제1 비교 스위칭 소자(M5)는 턴 오프되고, 상기 비교부(320)의 제2 비교 스위칭 소자(M6)는 턴 온되어, 상기 비교부(320)는 상기 전원 전압(VDDML)을 다음 셀로 전달하지 않고, 상기 M6을 통해 방전시킨다.

도 8은 도 5의 제1 비교 데이터 입력부(241)를 나타내는 블록도이다.

도 8을 참고로 살펴보면, 제1 비교 데이터 입력부(241)는 활성화 여부에 따라 스위칭 소자(M2)의 입력 전극으로 입력되는 제1 유지 신호 또는 제1 비교 데이터 신호를 차단 제어하는 스위칭 소자(M17)와, 제1 유지 신호 또는 제1 비교 데이터 신호의 로우 값 또는 하이 값의 주기를 제어하여 제1 유지 신호 또는 제1 비교 데이터 신호를 생성하는 주기 제어부(410)를 포함한다. 주기 제어부(410)는 스위칭 소자(M17)를 활성화/비활성화시키기 위한 차단 제어 신호를 생성하는 차단 제어부(411), 입력되는 하이 값과 로우 값 중 하나의 신호를 출력하는 멀티 플렉서(413) 및 멀티 플렉서(413)를 통해 출력되는 하이 값 또는 로우 값의 신호의 주기를 결정하는 주기 결정부(415)를 구비하고 있다. 스위칭 소자(M17)의 제어 전극으로 제1 비교 데이터 신호 또는 제1 유지 신호를 차단 제어하기 위한 차단제어신호가 입력되며, 스위칭 소자(M17)의 입력 전극으로 제1 비교 데이터 신호 또는 제1 유지 신호가 입력된다. 저장 셀(110, 210)의 리프레쉬 동작 시, 주기 결정부(415)는 멀티 플렉서(413)를 통해 입력되는 하이 값 또는 로우 값의 신호 중 로우 값을 선택하여 로우 값을 가지는 제1 유지 신호를 생성한다. 차단 제어부(411)는 스위칭 소자(M15)를 활성화시켜 로우 값의 제1 유지 신호가 스위칭 소자(M1)의 입력 전극으로 입력되도록 제어한다.

한편 저장 셀(110, 210)에 저장된 데이터의 검색 동작 시 제2 비트 라인(BL/)을 통해 스위칭 소자(M2)로 입력되는 제1 비교 데이터가 하이 값을 가지는 경우, 주기 결정부(415)는 멀티 플렉서(413)를 통해 입력되는 하이 값 또는 로우 값의 신호 중 하이 값 신호를 선택하며 동시에 하이 값 주기가 최소로 되도록 리턴 투 제로 펄스(return to zero pulse)형태로 제1 비교 데이터 신호를 생성한다. 차단 제어부(411)는 스위칭 소자(M17)를 활성화시켜 생성한 제1 비교 데이터 신호가 스위칭 소자(M2)의 입력 전극으로 입력되도록 제어한다.

도 5, 도 6 및 도 8을 참고로 본 발명에 따른 터너리 내용 주소화 메모리의 리프레쉬 동작, 데이터 저장 동작 및 저장된 데이터의 검색 동작을 보다 구체적으로 살펴본다.

<리프레쉬 동작>

터너리 내용 주소화 메모리(200)의 저장 셀(210)을 리프레쉬하기 위하여, 스위칭 소자(M15, M16)를 활성화시키고 스위칭 소자(M13, M14, M17, M18)를 비활성화시킨 상태에서 프리챠지부(220)를 동작 시켜 즉, EQ1라인을 통해 스위칭 소자(M8, M9)를 순간적으로 활성화시키고 EQ2라인을 통해 스위칭 소자(M11, M12)를 순간적으로 활성화시켜 각각 제2 저장부(313)에 저장된 데이터를 리프레쉬하는 제1 비트 라인(BL)과 제1 비교 라인(CL)을 VDD/2로 프리챠지시키거나 제1 저장부(311)에 저장된 데이터를 리프레쉬하는 제2 비트 라인(BL/)과 제2 비교 라인(CL/)을 VDD/2로 프리챠지시킨다. 워드 라인(WL)을 통해 스위칭 소자(M1, M3)를 활성화시킴으로써, 제1 저장부(311)의 스위칭 소자(M2)에 저장되어 있는 데이터는 제2 비트 라인(BL/)과 제2 비교 라인(CL/)을 통해 제1 센싱부(231)에 입력되어 제1 저장부(311)의 스위칭 소자(M2)에 저장되어 있는 데이터를 센싱한다. 한편 제2 저장부(313)의 스위칭 소자(M4)에 저장되어 있는 데이터는 제1 비트 라인(BL)과 제1 비교 라인(CL)을 통해 제2 센싱부(233)에 입력되어 제2 저장부(313)의 스위칭 소자(M4)에 저장되어 있는 데이터를 센싱한다.

제1 센싱부(231)와 제2 센싱부(233)에서 제1 저장부(311)와 제2 저장부(313)에 저장되어 있는 데이터가 센싱되어 증폭되는 순간, 스위칭 소자(M15, M16)를 비활성화시켜 제1 센싱부(231)와 제2 센싱부(233)의 리프레쉬 신호가 각각 스위칭 소자(M4)와 스위칭 소자(M2)의 입력 전극으로 입력되는 것을 차단하며, 제1 비교 데이터 입력부(241)와 제2 비교 데이터 입력부(243)에서 로우 값의 유지 신호를 생성하여 비교 라인(CL, CL/)을 통해 스위칭 소자(M2, M4)의 입력 전극으로 유지 신호를 입력함으로써, 저장부(311, 313)에 복원하고자 하는 데이터의 손실을 최소화한다.

무정값(x)이 터너리 내용 주소화 메모리에 저장되는 경우, 제1 저장부(311)와 제2 저장부(313)에는 각각 0, 0의 값이 저장되며 제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)는 모두 비활성화되어 제5 스위칭 소자(M5) 및 제6 스위칭 소자(M6)의 제어 전극이 연결된 노드는 플로팅(floating) 상태로 된다. 따라서, 제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)의 출력 전극을 0으로 초기화 시켜주어야 한다. 제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)의 출력 전극을 0으로 초기화를 위해, 제1 센싱부(231)와 제2 센싱부(233)에서 센싱한 데이터를 각각 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장한다. 그리고 스위칭 소자(M1, M3)를 활성화시킨 상태에서 스위칭 소자(M13, 14)를 활성화시켜 하이 값의 신호를 비트 라인(BL, BL/)으로 입력하며, 제1 비교 데이터 입력부(241)와 제2 비교 데이터 입력부(243)에서 로우 값의 신호를 비교 라인(CL, CL/)으로 입력한다.

제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)의 출력 전극을 0으로 초기화한 후, 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장되어 있는 데이터를 비트 라인(BL, BL/)을 통해 제1 저장부(311)의 스위칭 소자(M2)와 제2 저장부(313)의 스위칭 소자(M4)에 리프레쉬시킨다.

도 9는 도 5의 센싱부의 일 예를 나타내는 회로도이다. 도 9에 도시되어 있는 것과 같이 제1 센싱부(231)와 제2 센싱부(233)에서 센싱한 데이터를 각각 제1 센싱부(231)와 제2 센싱부(233)와 임시 저장하기 위하여 스위칭 소자(M19)의 제어 전극으로 인가되는 초기화 신호(INI)를 로우 값으로 입력하며, 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장되어 있는 데이터를 제1 저장부(231)와 제2 저장부(233)에 리프레쉬시키기 위하여 스위칭 소자(M19)의 제어 전극으로 인가되는 초기화 신호(INI)를 하이 값으로 입력한다.

<저장 동작>

터너리 내용 주소화 메모리(200)의 저장 셀(210)에 데이터를 저장(write)하기 위하여, 스위칭 소자(M15, M16)를 활성화시키고 스위칭 소자(M13, M14, M17, M18)를 비활성화시킨 상태에서 프리챠지부(220)를 동작 시켜 제1 비트 라인(BL)과 제1 비교 라인(CL)을 VDD/2로 프리챠지시키거나, 제2 비트 라인(BL/)과 제2 비교 라인(CL/)을 VDD/2로 프리챠지시킨다. 워드 라인(WL)을 통해 스위칭 소자(M1, M3)를 활성화시킴으로써, 제1 저장부(311)의 스위칭 소자(M2)에 저장되어 있는 데이터는 제2 비트 라인(BL/)과 제2 비교 라인(CL/)을 통해 제1 센싱부(231)에 입력되어 제1 저장부(311)의 스위칭 소자(M2)에 저장되어 있는 데이터를 센싱한다. 한편 제2 저장부(313)의 스위칭 소자(M4)에 저장되어 있는 데이터는 제1 비트 라인(BL)과 제1 비교 라인(CL)을 통해 제2 센싱부(233)에 입력되어 제2 저장부(313)의 스위칭 소자(M4)에 저장되어 있는 데이터를 센싱한다.

제1 센싱부(231)와 제2 센싱부(233)에서 제1 저장부(311)와 제2 저장부(313)에 저장되어 있는 데이터가 센싱되어 증폭되는 순간, 스위칭 소자(M15, M16)를 비활성화시켜 제1 센싱부(231)와 제2 센싱부(233)의 리프레쉬 신호가 각각 스위칭 소자(M4)와 스위칭 소자(M2)의 입력 전극으로 입력되는 것을 차단하며, 제1 비교 데이터 입력부(241)와 제2 비교 데이터 입력부(243)에서 로우 값의 유지 신호를 생성하여 비교 라인(CL, CL/)을 통해 스위칭 소자(M2, M4)의 입력 전극으로 유지 신호를 입력함으로써, 저장부(311, 313)에 복원하고자 하는 데이터의 손실을 최소화한다.

제1 센싱부(231)와 제2 센싱부(233)에서 센싱한 데이터를 각각 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장하고, 스위칭 소자(M13, M14)를 활성화시켜 하이 값의 신호를 비트 라인(BL, BL/)으로 입력하며, 제1 비교 데이터 입력부(241)와 제2 비교 데이터 입력부(243)에서 로우 값의 신호를 비교 라인(CL, CL/)으로 입력하여 제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)의 출력 전극을 0으로 초기화한다.

제2 스위칭 소자(M2)와 제4 스위칭 소자(M4)의 출력 전극을 0으로 초기화한 후, 제1 센싱부(231)와 제2 센싱부(233)에 임시 저장되어 있는 데이터를 비트 라인(BL, BL/)을 통해 제1 저장부(311)의 스위칭 소자(M2)와 제2 저장부(313)의 스위칭 소자(M4)에 리프레쉬시킨다. 스위칭 소자(M13, M14)를 활성화시켜 저장부에 저장시키고자 하는 저장 데이터를 비트 라인(BL, BL/)을 통해 저장부의 스위칭 소자(M2, M4)에 입력하여 리프레쉬 신호에 의해 저장부의 스위칭 소자(M1, M3)에 저장된 데이터를 유지하거나 리프레쉬 신호에 의해 저장부의 스위칭 소자(M2, M4)에 저장된 데이터를 입력된 저장 데이터로 변경한다.

<검색 동작>

터너리 내용 주소화 메모리(200)의 저장 셀(210)에 저장된 데이터를 검색하기 위하여, 첫 번째 셀의 제1 비교 스위칭 소자(M5)에 전원 전압(VDDML)을 인가하며, 제1 비교 데이터 입력부(241)와 제2 비교 데이터 입력부(243)로부터 각각 제1 비교 라인(CL)과 제2 비교 라인(CL/)을 통해 제1 저장부(311)의 스위칭 소자(M2)와 제2 저장부(313)의 스위칭 소자(M4)로 비교 데이터를 입력한다. 이때 제1 비교 데이터 입력부(241)를 통해 스위칭 소자(M2) 입력 전극으로 입력되는 제1 비교 데이터가 하이 값을 가지는 경우, 주기 제어부(410)는 리턴 투 제로 펄스(return to zero pulse) 타입으로 제1 비교 데이터를 생성하여 제1 비교 라인(CL)을 통해 스위칭 소자(M2)에 인가되는 제1 비교 데이터가 최소한의 하이 값 주기를 가지도록 제어한다. 제2 비교 데이터 입력부(243)를 통해 스위칭 소자(M4) 입력 전극으로 입력되는 제2 비교 데이터가 하이 값을 가지는 경우, 제2 비교 데이터 입력부(243)도 제1 비교 데이터 입력부(241)와 동일하게 제2 비교 라인(CL/)을 통해 스위칭 소자(M4)로 인가되는 제2 비교 데이터가 최소한의 하이 값을 가지도록 제어한다.

저장부(M2, M4)에 저장된 저장 데이터와 비교 데이터에 따라 상기 전원 전압(VDDML)을 다음 저장 셀의 회로부로 전달하거나 차단하기 위한 비교 결과값을 출력하며, 비교 결과값에 기초하여 저장 셀(210)에 저장된 데이터를 검색한다. 상기 비교 결과 값이 match인 경우, 상기 제1 비교 스위칭 소자(M5) 및 상기 제2 비교 스위칭 소자(M6)는 상기 전원 전압(VDDML)을 다음 저장 셀로 전달하고, 상기 비교 결과 값이 no match인 경우, 상기 제1 비교 스위칭 소자(M5) 및 상기 제2 비교 스위칭 소자(M6)는 상기 전원 전압(VDDML)을 디스챠지한다.

검색 동작 시 제1 비교 데이터 또는 제2 비교 데이터가 하이 값을 가지는 경우, 스위칭 소자(M1, M3)로 입력되는 제1 비교 데이터 또는 제2 비교 데이터를 리턴투 제로펄스 형태로 최소화함으로써, 스위칭 소자(M1, M2)에 저장되어 있는 데이터의 손실을 최소화한다.

도 10은 도 4 또는 도 5의 복수의 저장 셀의 연결 관계를 나타내기 위한 회로도이다.

도 10을 참조하면, 상기 터너리 내용 주소화 메모리는 복수의 저장 셀(CELL0, CELL1, ..., CELLN-1, CELLN)을 포함한다. 상기 저장 셀은 제1 데이터를 저장하는 제1 저장부(311), 제2 데이터를 저장하는 제2 저장부(313) 및 상기 제1 저장부(311) 및 상기 제2 저장부(313)의 출력 단자에 연결되며, 비교 신호에 응답하여 전원 전압(VDDML)을 다음 저장 셀의 비교부(320)로 전달하거나 차단하는 비교부(320)를 포함한다.

상기 복수의 저장 셀들(CELL0, CELL1, ..., CELLN-1, CELLN)은 서로 연결된다. 예를 들어, 상기 복수의 저장 셀들(CELL0, CELL1, ..., CELLN-1, CELLN)의 비교부(320)는 서로 연결된다. 예를 들어, 상기 복수의 저장 셀들(CELL0, CELL1, ..., CELLN-1, CELLN)의 비교부(320)는 서로 직렬로 연결될 수 있다.

제1 저장 셀(CELL0)의 비교부(320)의 제1 비교 스위칭 소자(M5)의 입력 전극에는 전원 전압(VDDML)이 인가된다. 상기 제1 저장 셀(CELL0)의 검색 결과가 match인 경우, 상기 제1 저장 셀(CELL0)의 비교부(320)는 상기 전원 전압(VDDML)을 제2 저장 셀(CELL1)의 비교부(320)의 제1 비교 스위칭 소자(M5)의 입력 전극에 전달한다. 상기 제1 저장 셀(CELL0)의 비교부(320)의 제1 비교 스위칭 소자(M5)의 출력 전극과 상기 제2 저장 셀(CELL1)의 비교부(320)의 제1 비교 스위칭 소자(M5)의 입력 전극은 매칭 라인(ML)에 의해 서로 연결될 수 있다.

도 11a는 종래의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다. 도 11b는 도 4 또는 도 5의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다.

도 11a는 프리챠지 방식을 취하는 종래의 비교부의 연결 관계를 나타낸다. 종래의 저장 셀들의 비교부들은 병렬로 연결될 수 있다. 반면, 도 11b는 프리챠지 방식이 아닌 본 발명에 따른 비교부의 연결 관계를 나타낸다. 본 발명에 따른 저장 셀들의 비교부들은 직렬로 연결될 수 있다.

도 12a는 모든 저장 셀이 match인 경우의 종래의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다. 도 12b는 모든 저장 셀이 match인 경우의 도 4 또는 도 5의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다. 도 13a는 제3 저장 셀이 no match인 경우의 종래의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다. 도 13b는 제3 저장 셀이 no match인 경우의 도 4 또는 도 5의 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다.

종래의 터너리 내용 주소화 메모리에서, 검색을 하기 전에 프리챠지 신호(PREML)가 인가되면 프리챠지 스위칭 소자(MP)가 턴 온되어, 상기 비교 스위칭 소자(MC)의 입력 전극에는 전원 전압(VDDML)이 프리챠지 된다. 도 12a에서와 같이 모든 저장 셀에서 match(0)로 판정된 경우, 상기 모든 저장 셀의 비교 스위칭 소자들(MC)은 모두 턴 오프되고, 상기 프리챠지된 전원 전압(VDDML)은 상기 마지막 저장 셀의 비교부를 통해 출력된다. 따라서, 상기 출력 결과(OML)는 상기 전원 전압(VDDML)의 레벨인 1이 된다.

종래의 터너리 내용 주소화 메모리에서, 검색을 하기 전에 프리챠지 신호(PREML)가 인가되면 프리챠지 스위칭 소자(MP)가 턴 온되어, 상기 비교 스위칭 소자(MC)의 입력 전극에는 전원 전압(VDDML)이 프리챠지 된다. 도 13a에서와 같이 세 번째 저장 셀에서 no match(g3=1)로 판정된 경우, 상기 세 번째 저장 셀의 비교 스위칭 소자(MC)는 턴 온되고, 상기 프리챠지된 전원 전압(VDDML)은 상기 세 번째 저장 셀의 비교부를 통해 디스챠지된다. 따라서, 상기 출력 결과(OML)는 접지 레벨인 0이 된다.

종래의 방식에서는 매 검색마다 상기 매칭 라인(ML)을 프리챠지 하여야 한다. 그러나 실제로는 match가 성공하는 경우보다는 실패하는 경우가 훨씬 많으므로 매 검색마다 충전 및 방전을 반복하게 되어 검색 시에 전력소비가 증가하는 문제가 있다.

본 발명의 터너리 내용 주소화 메모리에서는, 별도의 프리챠지를 수행하지 않는다. 첫 번째 저장 셀의 비교부의 제1 스위칭 소자(M5)의 입력 전극에 상기 전원 전압(VDDML)이 인가된다. 도 12b에서와 같이 모든 저장 셀에서 match(0)로 판정된 경우, 상기 모든 저장 셀의 제1 비교 스위칭 소자들(M5)은 모두 턴 온되고, 제2 비교 스위칭 소자들(M6)은 모두 턴 오프된다. 첫 번째 저장 셀에 인가된 상기 전원 전압(VDDML)은 각 저장 셀의 제1 비교 스위칭 소자들(M5)을 경유하여 상기 마지막 저장 셀의 비교부를 통해 출력된다. 따라서, 상기 출력 결과(OML)는 상기 전원 전압(VDDML)의 레벨인 1이 된다.

본 발명의 터너리 내용 주소화 메모리에서는, 별도의 프리챠지를 수행하지 않는다. 첫 번째 저장 셀의 비교부의 제1 스위칭 소자(M5)의 입력 전극에 상기 전원 전압(VDDML)이 인가된다. 도 13b에서와 같이 세 번째 저장 셀에서 no match(g3=1)로 판정된 경우, 상기 세 번째 저장 셀의 제1 비교 스위칭 소자(M5)는 턴 오프되고, 제2 비교 스위칭 소자(M6)는 턴 온된다. 첫 번째 저장 셀에 인가된 상기 전원 전압(VDDML)은 세 번째 저장 셀의 제1 비교 스위칭 소자들(M5)에서 차단되고, 상기 마지막 저장 셀의 비교부에는 접지 전압이 연결되게 된다. 따라서, 상기 출력 결과(OML)는 접지 레벨인 0이 된다.

본 발명의 터너리 내용 주소화 메모리에서는, 매 검색 시마다 프리챠지를 수행할 필요가 없으므로, 소비 전력을 감소시킬 수 있다. 또한, 본 발명에서는 상기 전원 전압(VDDML)을 문턱 전압에 의한 전압 강하가 없는 P형 트랜지스터(M5)를 통해 전달하므로, 상기 전원 전압(VDDML)의 전달 과정에서의 소비 전력도 감소시킬 수 있다.

종래의 방식은 매칭 라인(ML)을 상기 전원 전압(VDDML)으로 충전하고, match의 경우 상기 매칭 라인(ML)을 상기 전원 전압(VDDML)으로 유지하고, 하나의 저장 셀에서라도 no match가 있는 경우 상기 매칭 라인(ML)을 방전한다. 반면에 본 발명의 방식은 검색 시에 상기 전원 전압(VDDML)을 인가하며, match의 경우 상기 출력 매칭 라인(OML=1)을 충전하고, 하나의 저장 셀에서라도 no match가 있는 경우 충전되지 않은 출력 매칭 라인(OML=0)을 그대로 유지하게 된다. 따라서, 종래의 방식에 비해 충전의 횟수가 크게 줄어들어 소비 전력을 크게 절감할 수 있다.

도 14는 도 4 또는 도 5의 터너리 내용 주소화 메모리에 쉬프트 써치를 수행하는 경우를 나타내기 위한 개념도이다. 도 15는 본 발명의 또 다른 실시예에 따른 터너리 내용 주소화 메모리의 복수의 저장 셀의 비교부의 연결 관계를 나타내기 위한 회로도이다.

도 14 및 도 15를 참조하면, 특정 값을 찾기 위해 쉬프트 써치를 수행하는 경우를 나타낸다. 제1 스테이지(SP1)에서는 제1 저장 셀(CELL0) 및 제2 저장 셀(CELL1)에서 A, B의 데이터를 써치하고, 나머지 저장 셀은 don't care로 설정한다. 제2 스테이지(SP2)에서는 제3 저장 셀(CELL2) 및 제4 저장 셀(CELL3)에서 A, B의 데이터를 써치하고, 나머지 저장 셀은 don't care로 설정한다. 제3 스테이지(SP3)에서는 제5 저장 셀(CELL4) 및 제6 저장 셀(CELL5)에서 A, B의 데이터를 써치하고, 나머지 저장 셀은 don't care로 설정한다. 제4 스테이지(SP4)에서는 제7 저장 셀(CELL6) 및 제8 저장 셀(CELL7)에서 A, B의 데이터를 써치하고, 나머지 저장 셀은 don't care로 설정한다.

만약 상기 데이터 A, B가 제3 저장 셀(CELL2) 및 제4 저장 셀(CELL3)에 있는 경우, 상기 제2 스테이지(SP2)에서 써치가 성공한다(OML=1). 만약 상기 데이터 A, B가 제7 저장 셀(CELL6) 및 제8 저장 셀(CELL7)에 있는 경우, 상기 제4 스테이지(SP4)에서 써치가 성공한다(OML=1).

예를 들어, 상기 터너리 내용 주소화 메모리는 상기 복수의 셀 중 마지막 셀의 비교부의 출력 신호(OML)를 피드백 받아, 상기 복수의 셀 중 첫 번째 셀의 상기 비교부에 인가되는 상기 전원 전압(VDDML)을 제어하는 전압 제어부(500, LOGIC BLOCK)를 더 포함할 수 있다.

상기 복수의 셀에 저장된 데이터에 대해 쉬프트 써치를 수행할 때, 상기 전압 제어부(500)는 상기 마지막 셀의 상기 비교부의 상기 출력 신호가 활성화 레벨인 경우, 상기 쉬프트 써치가 종료될 때까지 상기 첫 번째 셀의 상기 비교부에 상기 전원 전압의 인가를 차단할 수 있다.

예를 들어, 상기 데이터 A, B가 제3 저장 셀(CELL2) 및 제4 저장 셀(CELL3)에 있는 경우, 상기 제2 스테이지(SP2)에서 써치가 성공한다(OML=1). 이 경우, 상기 쉬프트 써치의 제3 스테이지(SP3) 및 제4 스테이지(SP4)가 수행되는 동안에는 상기 첫 번째 셀의 상기 비교부에 상기 전원 전압(VDDML)의 인가를 차단할 수 있다. 쉬프트 써치 시에 상기 전원 전압(VDDML)의 인가를 차단함으로 인해 상기 소비 전력을 더욱 감소시킬 수 있다.

본 실시예에 따르면, 상기 터너리 내용 주소화 메모리는 서로 연결되는 복수의 저장 셀들을 포함하고, 상기 저장 셀의 비교부는 비교 신호에 응답하여 전원 전압을 다음 저장 셀의 비교부로 전달하거나 차단하므로, 종래의 방식에 비해 매칭 라인의 충전의 횟수가 크게 줄어들어 소비 전력을 크게 절감할 수 있다.

또한, 상기 터너리 내용 주소화 메모리는 마지막 셀의 비교부의 출력 신호(OML)를 피드백 받아, 첫 번째 셀의 상기 비교부에 인가되는 상기 전원 전압(VDDML)을 제어하는 전압 제어부(500, LOGIC BLOCK)를 이용하여, 쉬프트 써치 시에 상기 전원 전압(VDDML)의 인가를 차단함으로 인해 상기 소비 전력을 더욱 감소시킬 수 있다.

본 발명은 터너리 내용 주소화 메모리를 포함하는 임의의 전자 장치에 적용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

100: 터너리 내용 주소화 메모리 110, 210: 저장 셀
120, 220: 프리챠지부 130, 230: 센싱부
231: 제1 센싱부 232: 제2 센싱부
241: 제1 비교 데이터 입력부 242: 제2 비교 데이터 입력부
310: 저장부 311: 제1 저장부
313: 제2 저장부 320: 비교부
410: 주기 제어부 411: 차단 제어부
413: 멀티 플렉서 415: 주기 결정부
500: 전압 제어부

Claims (14)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 서로 연결되는 제1 저장 셀 및 제2 저장 셀을 포함하고,
   상기 제1 저장 셀 및 상기 제2 저장 셀 각각은
   제1 데이터를 저장하는 제1 저장부;
   제2 데이터를 저장하는 제2 저장부; 및
   상기 제1 저장부 및 상기 제2 저장부의 출력 단자에 연결되며, 비교 신호에 응답하여 전원 전압을 다음 저장 셀의 비교부로 전달하거나 차단하는 비교부를 포함하고,
   상기 비교부는
   직렬로 연결되는 제1 비교 스위칭 소자 및 제2 비교 스위칭 소자를 포함하며,
   상기 제1 저장 셀의 제1 비교 스위칭 소자의 출력 전극은 상기 제2 저장 셀의 제1 비교 스위칭 소자의 입력 전극에 연결되는 것을 특징으로 하는 터너리 내용 주소화 메모리.
6. 삭제
7. 제5항에 있어서, 상기 제1 비교 스위칭 소자는 P형 트랜지스터이고,
   상기 제2 비교 스위칭 소자는 N형 트랜지스터인 것을 특징으로 하는 터너리 내용 주소화 메모리.
8. 제7항에 있어서, 상기 제1 비교 스위칭 소자는
   상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극;
   상기 전원 전압이 인가되는 입력 전극; 및
   상기 제2 비교 스위칭 소자의 입력 전극에 연결되는 출력 전극을 포함하고,
   상기 제2 비교 스위칭 소자는
   상기 제1 저장부 및 상기 제2 저장부의 상기 출력 단자에 연결되는 제어 전극;
   상기 제1 비교 스위칭 소자의 상기 출력 전극에 연결되는 입력 전극; 및
   접지에 연결되는 출력 전극을 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리.
9. 삭제
10. 제5항에 있어서, 상기 제1 저장부는 제1 스위칭 소자 및 제2 스위칭 소자를 포함하고,
    상기 제1 스위칭 소자는
    워드 라인에 연결되는 제어 전극;
    제2 비트 라인에 연결되는 입력 전극; 및
    상기 제2 스위칭 소자의 제어 전극에 연결되는 출력 전극을 포함하며,
    상기 제2 스위칭 소자는
    상기 제1 스위칭 소자의 상기 출력 전극에 연결되는 제어 전극;
    제1 비교 라인에 연결되는 입력 전극; 및
    상기 제1 저장부의 출력 단자에 연결되는 출력 전극을 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리.
11. 제10항에 있어서, 상기 제2 저장부는 제3 스위칭 소자 및 제4 스위칭 소자를 포함하고,
    상기 제3 스위칭 소자는
    상기 워드 라인에 연결되는 제어 전극;
    제1 비트 라인에 연결되는 입력 전극; 및
    상기 제4 스위칭 소자의 제어 전극에 연결되는 출력 전극을 포함하며,
    상기 제4 스위칭 소자는
    상기 제3 스위칭 소자의 상기 출력 전극에 연결되는 제어 전극;
    제2 비교 라인에 연결되는 입력 전극; 및
    상기 제2 저장부의 출력 단자에 연결되는 출력 전극을 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리.
12. 제11항에 있어서, 상기 제2 스위칭 소자의 상기 출력 전극은 상기 제4 스위칭 소자의 상기 출력 전극에 연결되는 것을 특징으로 하는 터너리 내용 주소화 메모리.
13. 서로 연결되는 복수의 저장 셀들을 포함하고,
    상기 저장 셀은
    제1 데이터를 저장하는 제1 저장부;
    제2 데이터를 저장하는 제2 저장부; 및
    상기 제1 저장부 및 상기 제2 저장부의 출력 단자에 연결되며, 비교 신호에 응답하여 전원 전압을 다음 저장 셀의 비교부로 전달하거나 차단하는 비교부를 포함하고,
    상기 복수의 셀 중 마지막 셀의 비교부의 출력 신호를 피드백 받아, 상기 복수의 셀 중 첫 번째 셀의 상기 비교부에 인가되는 상기 전원 전압을 제어하는 전압 제어부를 더 포함하는 것을 특징으로 하는 터너리 내용 주소화 메모리.
14. 제13항에 있어서, 상기 복수의 셀에 저장된 데이터에 대해 쉬프트 써치를 수행할 때,
    상기 전압 제어부는 상기 마지막 셀의 상기 비교부의 상기 출력 신호가 활성화 레벨인 경우, 상기 쉬프트 써치가 종료될 때까지 상기 첫 번째 셀의 상기 비교부에 상기 전원 전압의 인가를 차단하는 것을 특징으로 하는 터너리 내용 주소화 메모리.

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