KR20120034912A - 발광 소자 - Google Patents

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Abstract

실시예에 따른 발광 소자는 제1 기판, 상기 제1 기판 상에 배치되는 제1 반도체층들, 및 상기 제1 반도체층들과 서로 교차하는 상기 제1 반도체층들 상의 제2 반도체층들을 포함하며, 상기 제1 반도체층들과 상기 제2 반도체층들의 교차하는 부분에서 서로 접촉한다. 제1 반도체층들 및 상기 제2 반도체층들은 나노 와이어 형태이다. 상기 제1 반도체층들과 상기 제2 반도체층들은 서로 직교할 수 있다.

Description

발광 소자{A light emitting device}
본 발명은 발광 소자에 관한 것이다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
실시예는 발광 효율을 높일 수 있는 발광 소자를 제공하고자 한다.
실시예에 따른 발광 소자는 제1 기판, 상기 제1 기판 상에 배치되는 제1 반도체층들, 및 상기 제1 반도체층들과 서로 교차하는 상기 제1 반도체층들 상의 제2 반도체층들을 포함하며, 상기 제1 반도체층들과 상기 제2 반도체층들의 교차하는 부분에서 서로 접촉한다. 제1 반도체층들 및 상기 제2 반도체층들은 나노 와이어 형태이다. 상기 제1 반도체층들과 상기 제2 반도체층들은 서로 직교할 수 있다.
상기 제1 반도체층들 각각은 제1 도전형 반도체층이거나, 또는 상기 제1 도전형 반도체층 상에 활성층이 적층되는 구조일 수 있다. 상기 제2 반도체층들 각각은 제2 도전형 반도체층이거나, 또는 활성층 상에 상기 제2 도전형 반도체층이 적층된 구조일 수 있다.
상기 발광 소자는 상기 제1 반도체층들 각각의 일단에 접촉하는 상기 제1 기판 상의 제1 전극, 및 상기 제2 반도체층들 각각의 일단에 접촉하는 상기 제1 기판 상의 제2 전극을 더 포함할 수 있다.
또는 상기 발광 소자는 상기 제1 반도체층들 각각의 일단에 접촉하는 제1 전극, 상기 제2 반도체층들 각각의 일단에 접촉하는 제2 전극, 및 상기 제2 반도체층들, 상기 제1 전극, 및 상기 제2 전극 상의 제2 기판을 더 포함할 수 있으며, 상기 제1 전극은 제1 기판과 접촉하고, 상기 제2 전극은 상기 제2 기판과 접촉할 수 있다.
또한 상기 제1 반도체층들과 상기 제2 반도체층들의 교차하는 부분의 넓이는 상기 제1 반도체층들과 상기 제2 반도체층들이 서로 교차하지 않는 부분의 넓이보다 클 수 있다.
실시 예에 따른 발광 소자는 발광 효율을 높일 수 있다.
도 1은 실시예에 따른 발광 소자를 나타낸다.
도 2는 다른 실시예에 따른 발광 소자를 나타낸다.
도 3은 도 1에 도시된 발광 영역의 일 예를 나타내는 단면도이다.
도 4는 도 1에 도시된 발광 영역의 다른 일 예를 나타내는 단면도이다.
도 5는 도 1에 도시된 발광 소자의 AA' 방향의 단면도를 나타낸다.
도 6은 다른 실시예에 따른 발광 소자를 나타낸다.
도 7 내지 도 12는 실시예에 따른 발광 소자의 제조 방법을 나타낸다.
도 13 내지 도 15는 다른 실시예에 따른 발광 소자의 제조 방법을 나타낸다.
도 16은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 17은 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다.
이하, 실시예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자 및 발광 소자 패키지를 설명한다.
도 1은 실시예에 따른 발광 소자(100)를 나타내며, 도 5는 도 1에 도시된 발광 소자의 AA' 방향의 단면도를 나타낸다. 도 1 및 도 5를 참조하면, 발광 소자(100)는 기판(110), 제1 반도체층들(N1 내지 Nn, n>1인 자연수), 및 제2 반도체층들(P1 내지 Pm, m>1인 자연수)을 포함한다.
기판(110)은 사파이어 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 및 질화물 반도체 기판 중 어느 하나 또는 GaN, InGaN, AlGaN, AlInGaN 중에서 적어도 어느 하나가 적층된 템플레이트(Template) 기판일 수 있다.
제1 반도체층들(N1 내지 Nn) 각각은 와이어(wire) 형태를 가지며, 기판(110) 상에 서로 이격하여 배치된다. 제1 반도체층들(N1 내지 Nn)은 나노 선(nano wire) 형태이다. 예컨대, 제1 반도체층들(N1 내지 Nn)은 각각의 폭(t1)이 1nm ~ 10nm인 나노 선 형태일 수 있다. 또한 인접하는 제1 반도체층들(예컨대, N1과 N2) 사이의 간격은 나노 사이즈(예컨대, 1nm ~ 10nm)일 수 있다.
제1 반도체층들(N1 내지 Nn) 각각은 제1 도전형 반도체층일 수 있다. 이때 제1 도전형 반도체층은 질화물계 반도체층, 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중에서 선택될 수 있으며, n형 도펀트(예: Si, Ge, Sn 등)가 도핑될 수 있다.
또한 제1 반도체층들(N1 내지 Nn) 각각은 제1 도전형 반도체층 및 활성층이 적층된 형태일 수 있다. 이때 활성층은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 예컨대, 활성층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하며, 양자선(Quantum wire) 구조, 양자점(Quantum dot) 구조, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well) 중 적어도 하나의 구조를 포함하는 형태일 수 있다.
제2 반도체층들(P1 내지 Pm) 각각은 와이어(wire) 형태를 가지며, 제1 반도체층들(N1 내지 Nn)과 서로 직교하여 교차하도록 제1 반도체층들(N1 내지 Nn) 상에 서로 이격하여 배치된다. 제2 반도체층들(P1 내지 Pm)과 제1 반도체층들(N1 내지 Nn)은 교차하는 부분에서 서로 접촉한다. 예컨대, 제2 반도체층들(P1 내지 Pm) 중 어느 하나(예컨대, P1)는 제1 반도체층들(N1 내지 Nn)과 서로 직교하도록 교차하며, 교차하는 부분에서 제1 반도체층들(N1 내지 Nn)과 접촉한다.
제2 반도체층들(P1 내지 Pm)은 나노 선(nano wire) 형태이다. 예컨대, 제2 반도체층들(P1 내지 Pn)은 각각의 폭(t2)이 1nm ~ 10nm인 나노 선 형태일 수 있다. 또한 인접하는 제2 반도체층들(예컨대, P1과 P2) 사이의 간격은 나노 사이즈(예컨대, 1nm ~ 10nm)일 수 있다.
도 1에서는 설명의 편의를 위하여 제1 반도체층들(N1 내지 Nn) 각각의 폭 및 제2 반도체층들(P1 내지 Pm) 각각의 폭에 비하여 인접하는 제1 반도체층들 사이의 간격 및 인접하는 제2 반도체층들 사이의 간격을 크게 도시하였다. 그러나 실제로 인접하는 제1 반도체층들의 간격 및 인접하는 제2 반도체층들 사이의 간격은 나노 사이즈이기 때문에 제1 반도체층들과 제2 반도체층들이 직교하여 접촉하는 부분인 발광 영역의 넓이는 제1 반도체층들과 제2 반도체층들이 서로 교차하지 않는 부분의 넓이보다 클 수 있다.
제2 반도체층들(P1 내지 Pm)은 제2 도전형 반도체층일 수 있다. 이때 제2 도전형 반도체층은 질화물계 반도체층, 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중에서 선택될 수 있으며, p형 도펀트(예: Mg, Zn,Ca,Sr,Ba)가 도핑될 수 있다.
또한 제2 반도체층들(P1 내지 Pm)은 활성층 및 제2 도전형 반도체층이 적층된 형태일 수 있다. 제1 반도체층들(N1 내지 Nn)이 제1 도전형 반도체층 및 활성층이 적층된 형태일 때에는 제2 반도체층들(P1 내지 Pm)은 제2 도전형 반도체층일 수 있다. 반면에 제1 반도체층들(N1 내지 Nn)이 제1 도전형 반도체층일 경우에는 제2 반도체층들(P1 내지 Pm)은 활성층 및 제2 도전형 반도체층이 적층된 형태일 수 있다.
제2 반도체층들(P1 내지 Pm)과 제1 반도체층들(N1 내지 Nn)이 교차하여 접촉하는 부분(120)은 발광 영역이 된다. 예컨대, 접촉하는 부분(120)의 제1 반도체층들(N1 내지 Nn)과 제2 반도체층(P1 내지 Pm)으로부터 제공되는 전자 및 정공의 결합의 의하여 빛이 발생될 수 있다.
도 3은 도 1에 도시된 발광 영역(120)의 일 예를 나타내는 단면도이다. 도 3을 참조하면, 발광 영역(120)은 기판(110) 상에 배치되는 제1 반도체층(예컨대, N1), 및 제1 반도체층(N1)과 교차하여 제1 반도체층(N1)과 접촉하는 제2 반도체층(예컨대, P5)을 포함한다. 이때 제1 반도체층(예컨대, N1)은 제1 도전형 반도체층이고, 제2 반도체층(예컨대, P5)은 제2 도전형 반도체층일 수 있다.
도 4는 도 1에 도시된 발광 영역(120)의 다른 일 예를 나타내는 단면도이다.
도 4를 참조하면, 발광 영역(120)은 기판(110) 상에 배치되는 제1 반도체층(예컨대, N1), 제1 반도체층(N1)과 교차하여 제1 반도체층(예컨대, N1)과 접촉하는 제2 반도체층(예컨대, P5)을 포함한다. 이때 제1 반도체층(예컨대, N1)은 제1 도전형 반도체층(405)이고, 제2 반도체층(예컨대, P5)은 활성층(410) 및 제2 도전형 반도체층(420)이 적층된 형태이다.
도 4에 도시된 바와 달리, 다른 실시예에서는 제1 반도체층(예컨대, N1)은 제1 도전형 반도체층 및 활성층이 적층된 형태이고, 제2 반도체층(예컨대, P5)은 제2 도전형 반도체층일 수 있다.
도 2는 다른 실시예에 따른 발광 소자(200)를 나타낸다. 도 1에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 동일한 부분에 대해서는 중복 설명을 생략한다.
도 2를 참조하면, 발광 소자(200)는 제1 기판(110), 제1 반도체층들(N1 내지 Nn, n>1인 자연수), 제2 반도체층들(P1 내지 Pm, m>1인 자연수), 제1 전극(210), 및 제2 전극(220)을 포함한다.
제1 전극(210)은 제1 반도체층들(N1 내지 Nn) 각각의 일단(예컨대, 201 내지 205)에 접촉하도록 제1 기판(110) 상에 배치된다. 제2 전극(220)은 제2 반도체층들(P1 내지Pm) 각각의 일단(예컨대, 211 내지 215)에 접촉하도록 제1 기판(110) 상에 배치된다. 이때 제1 전극(210) 및 제2 전극(220)은 제1 기판(110)과 접촉할 수 있다.
제1 전극(210) 및 제2 전극(220)은 Ti, Al, Al alloy, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru 및 Au 등 중에서 하나 이상의 물질 또는 합금을 포함하는 물질일 수 있으며, 그 형태는 단층 또는 다층일 수 있다.
도 6은 다른 실시예에 따른 발광 소자(600)를 나타낸다. 도 2에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 동일한 부분에 대해서는 중복 설명을 생략한다. 도 6을 참조하면, 발광 소자(600)는 제1 기판(110), 제1 반도체층들(N1 내지 Nn, n>1인 자연수), 제2 반도체층들(P1 내지 Pm, m>1인 자연수), 제1 전극(210), 제2 전극(220), 및 제2 기판(610)을 포함한다.
발광 소자(600)는 제1 기판(110), 제1 반도체층들(N1 내지 Nn, n>1인 자연수), 제2 반도체층들(P1 내지 Pm, m>1인 자연수), 제1 전극(210), 제2 전극(220), 및 제2 기판(610)을 포함한다.
제1 전극(210)은 제1 반도체층들(N1 내지 Nn) 각각의 일단(예컨대, 201 내지 205)에 접촉하도록 제1 기판(110) 상에 배치된다. 제2 전극(220)은 제2 반도체층들(P1 내지Pm) 각각의 일단(예컨대, 211 내지 215)에 접촉하도록 제2 기판(110) 아래에 배치된다. 제2 기판(610)은 제2 반도체층들(P1 내지 Pm), 제1 전극(210) 및 제2 전극(220) 상에 배치되고, 제2 반도체층들(P1 내지 Pm)과 접촉한다. 이때 제1 전극(210)은 제1 기판(110)과 접촉하고, 제2 전극(220)은 제2 기판(610)과 접촉할 수 있다.
도 7 내지 도 12는 실시예에 따른 발광 소자의 제조 방법을 나타낸다. 도 7을 참조하면, 제1 웨이퍼 또는 제1 성장 기판(110) 상에 제1 반도체층(510)을 성장한다. 이때 제1 반도체층(510)은 제1 도전형 반도체층이거나, 제1 도전형 반도체층과 활성층이 적층된 형태일 수 있다.
예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 제1 반도체층(510)을 형성될 수 있으며, 이에 대해 한정하지는 않는다. 제1 반도체층(510)과 성장 기판(110) 사이의 격자 상수 차이를 완화하기 위해 성장 기판(110)과 제1 반도체층(510) 사이에 버퍼층(미도시) 및/또는 언도프트 질화물층(미도시)을 형성할 수도 있다.
그리고 제1 반도체층(510) 상에 마스크층(520)을 형성한다. 마스크층(520)은 임프린트 공정(imprint process)을 수행하기 위한 몰딩(molding) 물질, 예컨대, 실리콘 또는 실리콘 수지로 이루어질 수 있다.
다음으로 도 8에 도시된 바와 같이, 나노 와이어 형성을 위한 몰드(530)를 이용하여 마스크층(520)에 대한 임프린트 공정을 수행하여 마스크 패턴(720-1)을 형성한다.
다음으로 도 9에 도시된 바와 같이, 마스크 패턴(520-1)을 식각 마스크로 이용하여 제1 반도체층(510)을 식각하여 제1 웨이퍼 또는 제1 기판(100) 상에 서로 이격하는 나노 와이어 형태의 제1 반도체층(N1 내지 Nn, 예컨대, n=5)을 형성한다.
다음으로 도 10을 참조하면, 도 7 내지 도 9에서 설명한 바와 동일한 방법을 사용하여 제2 웨이퍼 또는 제2 기판(610) 상에 서로 이격하는 나노 와이어 형태의 제2 반도체층(P1 내지 Pm, 예컨대, m=5)을 형성한다.
다음으로 도 11을 참조하면, 제1 웨이퍼(110) 상의 나노 와이어 형태의 제1 반도체층들(N1 내지 Nn)과 제2 웨이퍼(610) 상의 나노 와이어 형태의 제2 반도체층들(P1 내지 Pm)이 서로 직교하여 마주보도록 배치한 후 직교 배치된 제1 반도체층들(N1 내지 Nn)과 제2 반도체층들(P1 내지 Pm)을 서로 접합한다.
즉 제1 나노 와이어 형태의 제1 반도체층들(N1 내지 Nn)과 제2 웨이퍼(610) 상의 나노 와이어 형태의 제2 반도체층들(P1 내지 Pm)을 서로 직교 접합시킨다.
다음으로 도 12를 참조하면, 제2 기판 또는 제2 웨이퍼(610)를 레이저 리프트 오프(Laser Lift Off) 방법 또는 화학적 리프트 오프(Chemical Lift Off) 방법에 의해 제거한다. 그리고 제1 기판 또는 제1 웨이퍼(110) 상에 제1 반도체층들(N1 내지 Nn) 각각의 일단에 접촉하는 제1 전극(210) 및 제2 반도체층들(P1 내지Pm) 각각의 일단에 접촉하는 제2 전극(220)을 형성한다.
도 13 내지 도 15는 다른 실시예에 따른 발광 소자의 제조 방법을 나타낸다.
먼저 도 13을 참조하면, 도 7 내지 도 9에 도시된 바와 같이, 제1 웨이퍼 또는 제1 기판(110) 상에 서로 이격하는 나노 와이어 형태의 제1 반도체층(N1 내지 Nn, 예컨대, n=5)을 형성한다. 그리고 제1 기판 또는 제1 웨이퍼(110) 상에 제1 반도체층들(N1 내지 Nn) 각각의 일단에 접촉하는 제1 전극(210)을 형성한다.
다음으로 도 14를 참조하면, 도 10에 도시된 바와 같이, 제2 웨이퍼 또는 제2 기판(610) 상에 서로 이격하는 나노 와이어 형태의 제2 반도체층(P1 내지 Pm, 예컨대, m=5)을 형성한다. 그리고 제2 기판 또는 제2 웨이퍼(610) 상에 제2 반도체층들(N1 내지 Nn) 각각의 일단에 접촉하는 제2 전극(220)을 형성한다.
다음으로 도 15를 참조하면, 나노 와이어 형태의 제1 반도체층들(N1 내지 Nn)과 나노 와이어 형태의 제2 반도체층들(P1 내지 Pm)이 서로 직교하여 마주보도록 제1 웨이퍼(110) 및 제2 웨이퍼(610)를 배치한 후 직교 배치된 제1 반도체층들(N1 내지 Nn)과 제2 반도체층들(P1 내지 Pm)을 서로 접합한다.
실시예들에 따른 발광 소자는 도 1에 도시된 바와 같이, 하나의 웨이퍼(110) 상에 다수의 발광 영역들(120)을 갖는 형태일 수도 있으나, 이에 한정하는 것은 아니다. 예컨대, 하나의 웨이퍼(110) 상에 형성되는 다수의 발광 영역들(120)의 일부(130)를 분리하여 하나의 발광 칩(130)을 구현할 수도 있다. 물론 이 경우에는 제1 전극 및 제2 전극이 분리되는 발광 칩의 제1 반도체층들과 제2 반도체층들에 접촉하도록 구현되어야 할 것이다.
실시예들에 따른 발광 소자(100, 200, 600)는 한 웨이퍼 상에 수만 ~ 수십 만개의 나노선 형태의 제1 반도체층 또는 제2 반도체층을 형성할 수 있으며, 이러한 나노선 형태의 제1 반도체층들과 제2 반도체층들을 서로 직교 접합시켜 다수의 발광 영역들(120)을 형성함으로써 발광 효율을 높일 수 있다.
또한 소정의 칩 사이즈로 웨이퍼(110)로부터 분리되는 하나의 발광 칩(130)에 포함되는 발광 영역들의 수를 조절할 수 있으므로 칩 사이즈로 발광 칩의 광도를 조절할 수 있다.
도 16은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다. 도 16을 참조하면, 실시 예에 따른 발광 소자 패키지(700)는 패키지 몸체(710), 제1 금속층(712), 제2 금속층(714), 발광 소자(720), 반사판(725), 와이어(730), 및 봉지층(740)을 포함한다.
패키지 몸체(710)는 일측 영역에 캐버티(cavity)가 형성된 구조이다. 이때 캐버티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(710)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
제1 금속층(712) 및 제2 금속층(714)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(710)의 표면(710)에 배치된다. 발광 소자(720)는 제1 금속층(712) 및 제2 금속층(714)과 전기적으로 연결된다. 이때 발광 소자(720)는 도 2 또는 도 6에 도시된 다수의 발광 영역들(120)을 포함하는 하나의 발광 칩 형태일 수 있다.
예컨대, 도 2에 도시된 발광 소자(200)의 제2 전극(220)은 제2 금속층(714)에 전기적으로 연결되고, 제1 전극(210)은 와이어(730)의 일측과 접합되고, 와이어(730)의 타측은 제1 금속층(712)에 접합될 수 있다.
반사판(725)은 발광 소자(200 또는 600)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(710)의 캐버티 측벽에 형성된다. 반사판(725)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
봉지층(740)은 패키지 몸체(710)의 캐버티 내에 위치하는 발광 소자(720)를 포위하여 발광 소자(720)를 외부 환경으로부터 보호한다. 봉지층(740)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어진다. 봉지층(740)은 발광 소자(720)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다. 발광 소자 패키지는 상기에 개시된 실시예들의 발광 소자들 중 적어도 하나를 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 17은 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다. 도 17을 참조하면, 조명장치(800)는 전원 결합부(810), 열발산판(heat sink, 820), 발광 모듈(830), 반사경(reflector, 840), 및 커버 캡(cover cap, 850), 및 렌즈부(860)를 포함한다.
전원 결합부(810)는 상단이 외부의 전원 소켓(미도시)에 삽입되는 스크류 형상이며, 외부 전원 소켓에 삽입되어 발광 모듈(830)에 전원을 공급한다. 열발산판(820)은 측면에 형성되는 열발산핀 통하여 발광 모듈(830)로부터 발생하는 열을 외부로 방출한다. 열발산판(820)의 상단은 전원 결합부(810)의 하단과 스크루 결합된다.
열발산판(820)의 밑면에는 발광 모듈(840)이 고정된다. 이때 발광 모듈(840)은 회로 기판 상에 도 16에 도시된 발광 소자 패키지들이 실장된 형태일 수 있으며, 또한 도 1에 도시된 바와 같이, 다수의 발광 영역들(120)을 포함하는 하나의 웨이퍼 형태일 수 있다.
조명 장치(800)는 발광 모듈(830) 하부에는 발광 모듈을 전기적으로 보호하기 위한 절연 시트(832) 및 반사 시트(834) 등을 더 포함할 수 있다. 또한 발광 모듈(840)에 의하여 조사된 광의 진행 경로 상에 다양한 광학적 기능을 수행하는 광학 부재가 배치될 수 있다.
반사경(840)은 원뿔대 형상으로 열발산판(820)의 하단과 결합하며, 발광 모듈(830)로부터 조사되는 광을 반사시킨다. 커버 캡(850)은 원형의 링 형상을 가지며, 반사경(840) 하단에 결합된다. 렌즈부(860)는 커버 캡(850)에 끼워진다. 도 20에 도시된 조명 장치(800)는 건물의 천장이나 벽체 내에 매입되어 다운라이트(downlight)로 이용할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110, 610: 기판 120: 발광 영역
N1 내지 N5: 제1 반도체층 P1 내지 P5: 제2 반도체층
210: 제1 전극 220: 제2 전극.

Claims (10)

  1. 제1 기판:
    상기 제1 기판 상에 배치되는 제1 반도체층들; 및
    상기 제1 반도체층들과 서로 교차하는 상기 제1 반도체층들 상의 제2 반도체층들을 포함하며,
    상기 제1 반도체층들과 상기 제2 반도체층들의 교차하는 부분에서 서로 접촉하는 발광 소자.
  2. 제1항에 있어서,
    상기 제1 반도체층들 및 상기 제2 반도체층들은 나노 와이어 형태인 발광 소자.
  3. 제1항에 있어서,
    상기 제1 반도체층들과 상기 제2 반도체층들의 교차하는 부분은 발광 영역인 발광 소자.
  4. 제1항에 있어서,
    상기 제1 반도체층들과 상기 제2 반도체층들은 서로 직교하는 발광 소자.
  5. 제1항에 있어서, 상기 제1 반도체층들 각각은,
    제1 도전형 반도체층이거나, 또는 상기 제1 도전형 반도체층 상에 활성층이 적층되는 구조인 발광 소자.
  6. 제1항에 있어서, 상기 제2 반도체층들 각각은,
    제2 도전형 반도체층이거나, 또는 활성층 상에 상기 제2 도전형 반도체층이 적층된 구조인 발광 소자.
  7. 제1항에 있어서, 상기 발광 소자는,
    상기 제1 반도체층들 각각의 일단에 접촉하는 상기 제1 기판 상의 제1 전극; 및
    상기 제2 반도체층들 각각의 일단에 접촉하는 상기 제1 기판 상의 제2 전극을 더 포함하는 발광 소자.
  8. 제1항에 있어서, 상기 발광 소자는,
    상기 제1 반도체층들 각각의 일단에 접촉하는 제1 전극;
    상기 제2 반도체층들 각각의 일단에 접촉하는 제2 전극; 및
    상기 제2 반도체층들, 상기 제1 전극, 및 상기 제2 전극 상의 제2 기판을 더 포함하며,
    상기 제1 전극은 제1 기판과 접촉하고, 상기 제2 전극은 상기 제2 기판과 접촉하는 발광 소자.
  9. 제3항에 있어서,
    인접하는 제1 반도체층들 사이의 간격 및 인접하는 제2 반도체층들 사이의 간격은 1nm~10nm인 발광 소자.
  10. 제1항에 있어서,
    상기 제1 반도체층들과 상기 제2 반도체층들의 교차하는 부분의 넓이는 상기 제1 반도체층들과 상기 제2 반도체층들이 서로 교차하지 않는 부분의 넓이보다 큰 발광 소자.
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