KR20120033882A - 로컬 비트 라인 센스 앰프를 구비한 반도체 집적 회로 장치 - Google Patents

로컬 비트 라인 센스 앰프를 구비한 반도체 집적 회로 장치 Download PDF

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Abstract

반도체 집적 회로 장치는, 비트 라인 및 비트 라인 바로 구성된 비트 라인쌍, 상기 비트 라인 쌍의 전압차를 센싱하여 증폭시키는 메인 센스 앰프 및 상기 메인 센스 앰프와 전기적으로 연결되어 센싱 속도를 증대시키는 로컬 비트 라인 센스 앰프를 포함한다. 여기서, 상기 로컬 비트 라인 센스 앰프는 상기 비트 라인 바와 전기적으로 연결되며 상기 비트 라인과 평행한 방향으로 채널이 형성되도록 구성된 제 1 트랜지스터, 상기 비트 라인과 전기적으로 연결되며 상기 비트 라인과 평행한 방향으로 채널이 형성되도록 구성된 제 2 트랜지스터, 상기 비트 라인의 신호에 응답하여 구동되고, 상기 제 1 트랜지스터와 전기적으로 연결되며, 상기 제 1 및 제 2 트랜지스터의 채널과 수직인 방향으로 채널이 형성되도록 구성되는 제 3 트랜지스터, 및 상기 비트 라인 바의 신호에 응답하여 구동되고, 상기 제 2 트랜지스터 및 제 3 트랜지스터와 전기적으로 연결되며 상기 제 1 및 제 2 트랜지스터의 채널과 수직인 방향으로 채널이 형성되도록 구성된 제 4 트랜지스터를 포함한다.

Description

로컬 비트 라인 센스 앰프를 구비한 반도체 집적 회로 장치{Semiconductor Integrated Circuit Apparatus Having Local Bit line Sense Amplification}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 로컬 비트 라인 센스 앰프를 구비한 반도체 집적 회로 장치의 레이아웃 구조에 관한 것이다.
현재, 반도체 메모리 장치 저장된 데이터의 상태를 검출하기 위해, 센스 앰프를 구비하고 있으며, 센스 앰프는 빠른 센싱 특성, 빠른 데이터 드라이빙 특성 및 낮은 누설 전류를 확보하는 것에 의해 그 성능이 좌우된다.
이에 종래에는 기존의 센스 앰프에 부수적으로 로컬 비트 라인 센스 앰프(혹은 낮은 문턱 전압 게이트로 된 프리 앰프)를 설치하는 기술이 제안되었다(ISSCC 2009/SESSION 7/ DRAM/7.8 및 2009 IEEE International Solid-State Circuits Conference P142-144).
로컬 비트 라인 센스 앰프는 메인 센스 앰프 및 비트 라인쌍 사이에 각각 구비된다. 로컬 비트 라인 센스 앰프는 크로스 커플(cross couple) 형태로 연결된 한 쌍의 인핸스드(enhanced) 트랜지스터 및 상기 인핸스드 트랜지스터와 전기적으로 연결되면서 각 비트 라인쌍에 연결된 한 쌍의 디플리션(depletion) 트랜지스터로 구성될 수 있다.
이러한 로컬 비트 라인 센스 앰프는 상대적으로 낮은 문턱 전압을 갖는 디플리션 트랜지스터에 의해, 상대적으로 빨리 구동되어, 빠른 센싱을 달성할 수 있게 한다.
이와 같은 로컬 비트 라인 센스 앰프는 그것을 구성하는 한 쌍의 인핸스드 트랜지스터 및 한 쌍의 디플리션 트랜지스터들이 비트 라인 쌍 사이의 공간에 일렬로 배치되는 구성을 갖는다.
그런데, 로컬 비트 라인 센스 앰프를 메인 센스 앰프에 부수적으로 연결하게 되면, 로컬 비트 라인 센스 앰프의 면적만큼 증대된다.
특히, 로컬 비트 라인 센스 앰프는 4개의 트랜지스터가 일렬로 비트 라인 연장 방향을 따라 배열되기 때문에, 비트 라인의 연장 방향으로 면적이 증대되는 문제점이 있다.
본 발명은 면적을 줄일 수 있는 로컬 비트 라인 센스 앰프를 구비한 반도체 집적 회로 장치를 제공하는 것이다.
상기한 본 발명에 따른 반도체 집적 회로 장치는, 비트 라인 및 비트 라인 바로 구성된 비트 라인쌍, 상기 비트 라인 쌍의 전압 차를 센싱하여 증폭시키는 메인 센스 앰프 및 상기 메인 센스 앰프와 전기적으로 연결되어 센싱 속도를 증대시키는 로컬 비트 라인 센스 앰프를 포함한다. 여기서, 상기 로컬 비트 라인 센스 앰프는 상기 비트 라인 바와 전기적으로 연결되며 상기 비트 라인과 평행한 방향으로 채널이 형성되도록 구성된 제 1 트랜지스터, 상기 비트 라인과 전기적으로 연결되며 상기 비트 라인과 평행한 방향으로 채널이 형성되도록 구성된 제 2 트랜지스터, 상기 비트 라인의 신호에 응답하여 구동되고, 상기 제 1 트랜지스터와 전기적으로 연결되며, 상기 제 1 및 제 2 트랜지스터의 채널과 수직인 방향으로 채널이 형성되도록 구성되는 제 3 트랜지스터, 및 상기 비트 라인 바의 신호에 응답하여 구동되고, 상기 제 2 트랜지스터 및 제 3 트랜지스터와 전기적으로 연결되며 상기 제 1 및 제 2 트랜지스터의 채널과 수직인 방향으로 채널이 형성되도록 구성된 제 4 트랜지스터를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는, 제 1 액티브 영역, 상기 제 1 액티브 영역상에 제 1 방향으로 연장되는 제 1 게이트, 및 1 게이트 양측의 상기 제 1 액티브 영역에 형성되는 제 1 소스 및 드레인으로 구성되는 제 1 트랜지스터, 상기 제 1 액티브 영역의 일측에 소정 거리를 가지고 배열되는 제 2 액티브 영역, 상기 제 2 액티브 영역 상에 상기 제 1 방향으로 연장되는 제 2 게이트, 및 상기 제 2 게이트 양측의 상기 제 2 액티브 영역에 형성되는 제 2 소스 및 드레인으로 구성되는 제 2 트랜지스터, 상기 제 1 액티브 영역의 타측에 상기 소정 거리를 두고 배열되는 제 3 액티브 영역, 상기 제 3 액티브 영역 상에 상기 제 1 방향과 수직을 이루는 제 2 방향으로 연장되는 제 3 게이트, 및 상기 제 3 게이트 양측의 상기 제 3 액티브 영역에 형성되는 제 3 소스 및 드레인으로 구성되는 제 3 트랜지스터, 상기 제 2 액티브 영역의 일측에 상기 소정 거리를 두고 배열되는 제 4 액티브 영역, 상기 제 4 액티브 영역 상에 상기 제 2 방향으로 연장되는 제 4 게이트, 및 상기 제 4 게이트 양측의 상기 제 4 액티브 영역에 형성되는 제 4 소스 및 드레인으로 구성되는 제 4 트랜지스터, 상기 제 1 내지 제 4 트랜지스터 상부에 상기 제 2 방향으로 연장되며, 상기 제 2 트랜지스터의 드레인 및 상기 제 3 트랜지스터의 게이트와 전기적으로 연결되는 비트 라인, 상기 제 1 내지 제 4 트랜지스터 상부에 상기 비트 라인과 일정 거리를 두고 평행하게 배열되며, 상기 제 1 트랜지스터의 드레인 및 상기 제 4 트랜지스터의 게이트와 전기적으로 연결되는 비트 라인 바를 포함한다.
본 발명에 따르면, 로컬 비트 라인 센스 앰프를 구성하는 인핸스드 트랜지스터의 채널 방향을 변경하여, 로컬 비트 라인 센스 앰프의 면적을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 로컬 비트 라인 센스 앰프를 구비한 반도체 집적 회로 장치의 개략적인 블록도, 및
도 2는 본 발명의 실시예에 따른 로컬 비트 라인 센스 앰프의 평면도이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 로컬 비트 라인 센스 앰프를 구비한 반도체 집적 회로 장치의 개략적인 회로도이다.
도 1을 참조하면, 반도체 집적 회로 장치(100)는 비트 라인 쌍, 메모리 셀(110), 메인 센스 앰프(S/A:130) 및 로컬 비트 라인 센스 앰프(150)를 포함한다.
비트 라인 쌍은 비트 라인(BL) 및 상기 비트 라인(BL)의 신호의 반전 레벨을 띠는 비트 라인 바(/BL)로 구성될 수 있다.
메모리 셀(110)은 비트 라인(BL)과 연결되어 있으며, 도면에는 상세히 도시되지 않았지만, 1-트랜지스터 및 1-캐패시터로 구성될 수 있다. 이러한 메모리 셀(110)들은 한 쌍의 비트 라인쌍 사이에 복수 개가 구비될 수 있다.
메인 센스 앰프(S/A:130)는 비트 라인(BL) 및 비트 라인바(/BL) 사이에 연결되어, 비트 라인(BL) 및 비트 라인바(/BL)의 전압차를 센싱하여 이를 증폭하는 기능을 갖는다. 이러한 메인 센스 앰프(S/A:130)는 잘 알려진 바와 같이, 래치 구조를 갖는다.
로컬 비트 라인 센스 앰프(150)는 제 1 내지 제 4 트랜지스터(M0-M3)로 구성된다.
먼저, 제 1 트랜지스터(M0)는 제 2 트랜지스터(M1)의 게이트와 공통 연결되는 게이트, 비트 라인 바(/BL)와 연결되는 드레인, 및 제 3 트랜지스터(M2)와 연결되는 소스로 구성될 수 있다.
제 2 트랜지스터(M1)는 제 1 트랜지스터(M0)의 게이트와 공통 연결되는 게이트, 비트 라인(BL)과 연결되는 드레인, 및 제 4 트랜지스터(M3)와 연결되는 소스로 구성될 수 있다.
제 1 및 제 2 트랜지스터(M0,M1)는 게이트가 공통 연결되어, 센스 게이트 신호(SG)를 공통으로 제공받으며, 비트 라인쌍 사이에 크로스커플된 형태로 연결된다. 이때, 제 1 및 제 2 트랜지스터(M0,M1)는 전압 인가전 채널이 형성되지 않은 인핸스드(enhanced) 트랜지스터일 수 있다.
한편, 제 3 트랜지스터(M2)는 비트 라인(BL)에 연결되는 게이트, 제 1 트랜지스터의 소스와 연결되는 드레인, 및 접지단에 연결되는 소스로 구성될 수 있다.
제 4 트랜지스터(M3)는 비트 라인 바(/BL)에 연결되는 게이트, 제 2 트랜지스터의 소스와 연결되는 드레인, 및 접지단에 연결되는 소스로 구성될 수 있다.
이때, 제 3 및 제 4 트랜지스터(M2,M3)로는 낮은 문턱 전압에 의해 구동될 수 있도록 디플리션 트랜지스터 형태로 구성될 수 있다.
이와 같은 구성을 갖는 로컬 비트 라인 센스 앰프는 도 2와 같이 반도체 기판상에 집적될 수 있다.
이에 대해 자세히 설명하면, 도 2에 도시된 바와 같이, 반도체 기판(200) 상에 제 1 트랜지스터(M0)의 액티브 영역(210a, 이하 제 1 액티브 영역) 및 그것의 일측에 제 2 트랜지스터(M1)의 액티브 영역(210b, 이하 제 2 액티브 영역)이 소정 간격을 가지고 인접하게 배치된다.
제 1 액티브 영역(210a)의 타측에 제 3 트랜지스터(M2)의 액티브 영역(210c, 이하 제 3 액티브 영역)이 소정 간격을 두고 배치된다.
한편, 제 2 액티브 영역(210b)의 일측에 제 4 트랜지스터(M3)의 액티브 영역(210d, 이하 제 4 액티브 영역이 소정 간격을 두고 배치된다.
즉, 상기 트랜지스터의 액티브 영역들은 비트 라인 쌍(BL,/BL) 사이에 제 3 액티브 영역(210c), 제 1 액티브 영역(210a), 제 2 액티브 영역(210b) 및 제 4 액티브 영역(210d) 순으로 순차 배열될 수 있다. 이때, 제 1 내지 제 4 액티브 영역(210a-210d) 각각은 전기적 문제를 일으키지 않을 최소한의 거리 만큼 이격될 수 있다.
상기 제 1 내지 제 4 액티브 영역(210a-210d) 상부 각각에 제 1 내지 제 4 게이트(230a-230d)가 각각 배치된다.
이때, 제 1 및 제 2 게이트(230a,230b)는 그 자체가 센싱 게이트의 역할을 수행하도록, 비트 라인의 연장방향과 수직인 도면의 X 방향을 따라 연장된다. 한편, 제 3 및 제 4 게이트(230c,230d)는 종래와 마찬가지로 비트 라인과 평행인 Y 방향으로 연장된다.
제 1 내지 제 4 게이트(230a-230d) 양측의 제 1 내지 제 4 액티브 영역(210a-210d) 각각에 불순물을 주입하여, 소스 및 드레인을 형성하여, 제 1 내지 제 4 트랜지스터(M0-M3)가 형성된다.
여기서, 제 1 및 제 2 트랜지스터(M0,M1)의 경우, 제 1 및 제 2 게이트(230a,230b)가 도면의 X 방향으로 연장됨에 따라, 제 1 및 제 2 트랜지스터(M0,M1)의 소스 및 드레인은 제 1 및 제 2 게이트(230a,230b)를 중심으로 Y 방향의 양측에 각각 위치되어, 그것들의 채널 역시 Y 방향과 평행하는 방향으로 발생된다. 한편, 제 3 및 제 4 트랜지스터(M2,M3)의 경우, 제 3 및 제 4 게이트(230c,230d)가 도면의 Y 방향으로 연장됨에 따라, 제 3 및 제 4 트랜지스터(M2,M3)의 소스 및 드레인은 제 3 및 제 4 게이트(230c,230d)를 중심으로 X 방향의 양측에 각각 위치되어, 그것들의 채널은 X 방향과 평행하는 방향으로 발생된다.
한편, 제 1 내지 제 4 트랜지스터(M0-M3) 상부를 지나도록 비트 라인(BL) 및 비트 라인 바(/BL)를 배치한다. 비트 라인(BL) 및 비트 라인 바(/BL)는 소정 간격을 두고 이격 배치될 수 있으며, 실질적인 Y 방향으로 연장된다.
이때, 비트 라인(BL)은 제 3 트랜지스터(M2)의 게이트(230c) 및 제 2 트랜지스터(M1)의 드레인과 각각 콘택(CT)이 이루어진다. 비트 라인 바(/BL)는 제 1 트랜지스터(M0)의 드레인 및 제 4 트랜지스터(M3)의 게이트(230d)와 각각 콘택이 이루어진다. 이때, 제 1 내지 제 4 트랜지스터(M0-M3) 상부를 지나는 비트 라인(BL) 및 비트 라인 바(/BL)는 단일의 라인일 수도 있고, 혹은 전기적으로는 연결은 되어 있되 서로 층을 달리한 단절 구조로 구성될 수도 있다. 예를 들어, 본 실시예와 같이, 제 1 및 제 3 트랜지스터(M0,M2)를 지나는 비트 라인(BL) 및 비트 라인 바(/BL)는 하부 배선(LL)으로 형성되고, 제 2 및 제 4 트랜지스터(M1,M3)를 지나는 비트 라인(BL) 및 비트 라인 바(/BL)는 상부 배선(UL)으로 형성되고, 하부 배선(LL) 및 상부 배선(UL)이 소정 부분에서 콘택(CT)이 이루어질 수도 있다.
또한, 도면에서 250은 제 3 및 제 4 트랜지스터의 소스 배선으로, 도 1에 도시된 바와 같이 접지 라인이 될 수 있다. 한편, 본 실시예의 로컬 비트 라인 센스 앰프(150)가 도 1의 메모리 셀(110) 및 메인 센스 앰프(130) 사이에 개재되는 경우, 도면 부호 250은 메인 센스 앰프(130)에 제공되는 SB 라인과 콘택되는 배선이 될 수 있다. 즉, 로컬 비트 라인 센스 앰프(150)는 메인 센스 앰프의 주변이면 어디든 연결될 수 있다.
도면 부호 260은 제 1 트랜지스터(M0)의 소스와 제 3 트랜지스터(M2)의 드레인간을 전기적으로 연결하기 위한 배선을 나타내고, 270은 제 2 트랜지스터(M1)의 소스와 제 4 트랜지스터(M3)의 드레인간을 전기적으로 연결하기 위한 배선을 나타낸다.
한편, 6F2 단위 셀 면적을 갖는 반도체 메모리 장치의 경우, 오픈 비트 라인 구조를 채택하고 있다. 이러한 경우, 상기 제 1 내지 제 4 트랜지스터(M0-M4) 상부에 다른 센스 앰프와 전기적으로 연결되는 비트 라인(BL_I)이 더 배치될 수 있다.
본 실시예에 따른 반도체 메모리 장치는 제 1 및 제 2 트랜지스터의 게이트를 비트 라인과 수직인 형태로 배열시키면서 센싱 게이트 배선 자체가 되도록 설계한다. 이에 따라, 제 1 및 제 2 액티브 영역(210a, 210b)을 센싱 게이트 라인 이상 이격 시킬 필요가 없게 된다.
즉, 종래에는 제 1 및 제 2 액티브 영역(210a,210b) 사이에 제 1 및 제 2 트랜지스터의 게이트에 신호를 제공하기 위한 센싱 게이트 라인이 배치되었다. 종래의 센싱 게이트 라인은 비트 라인과 실질적으로 수직인 방향으로 연장되기 때문에, 제 1 및 제 2 액티브 영역(210a,210b)은 센싱 게이트 라인의 선폭 이상으로 이격시켜야 했다.
본 실시예의 경우, 제 1 및 제 2 트랜지스터(M0,M1)의 게이트(230a,230b) 자체를 비트 라인(BL)과 수직을 이루는 방향으로 연장시켜, 그 자체를 센싱 게이트 라인으로 이용함으로써, 제 1 및 제 2 액티브 영역(210a,210b)을 센싱 게이트 라인의 선폭을 고려함이 없이 절연을 유지할 수 있는 최소 간격으로 이격시킬 수 있게 된다.
로컬 비트 라인 센스 앰프의 비트 라인 방향의 길이를 줄일 수 있다.
또한, 상기와 같은 제 1 및 제 2 트랜지스터의 게이트 배치에 따라, 제 1 및 제 2 트랜지스터는 제 3 및 제 4 트랜지스터와 달리 그것의 채널이 비트 라인 연장 방향과 평행을 이루는 방향으로 배치된다. 그러므로, 트랜지스터들의 모든 채널들이 비트 라인의 연장 방향과 평행하게 배열되는 경우보다 크게 면적을 줄일 수 있게 된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 로컬 비트 라인 센스 앰프를 구성하는 인핸스드 트랜지스터의 채널 방향을 변경하여, 로컬 비트 라인 센스 앰프의 면적을 줄일 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자라면, 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
150 : 로컬 비트 라인 센스 앰프 200 : 반도체 기판
210a-210d : 제 1 내지 제 4 액티브 영역
230a-230d : 제 1 내지 제 4 게이트

Claims (10)

  1. 비트 라인 및 비트 라인 바로 구성된 비트 라인쌍, 상기 비트 라인 쌍의 전압차를 센싱하여 증폭시키는 메인 센스 앰프 및 상기 메인 센스 앰프와 전기적으로 연결되어 센싱 속도를 증대시키는 로컬 비트 라인 센스 앰프를 포함하며,
    상기 로컬 비트 라인 센스 앰프는,
    상기 비트 라인 바와 전기적으로 연결되며 상기 비트 라인과 평행한 방향으로 채널이 형성되도록 구성된 제 1 트랜지스터;
    상기 비트 라인과 전기적으로 연결되며 상기 비트 라인과 평행한 방향으로 채널이 형성되도록 구성된 제 2 트랜지스터;
    상기 비트 라인의 신호에 응답하여 구동되고, 상기 제 1 트랜지스터와 전기적으로 연결되며, 상기 제 1 및 제 2 트랜지스터의 채널과 수직인 방향으로 채널이 형성되도록 구성되는 제 3 트랜지스터; 및
    상기 비트 라인 바의 신호에 응답하여 구동되고, 상기 제 2 트랜지스터 및 제 3 트랜지스터와 전기적으로 연결되며, 상기 제 1 및 제 2 트랜지스터의 채널과 수직인 방향으로 채널이 형성되도록 구성된 제 4 트랜지스터를 포함하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터 각각은 상기 비트 라인과 수직인 방향으로 연장되며, 센싱 게이트 전압을 각각 입력받는 게이트를 포함하는 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 4 트랜지스터 각각은,
    액티브 영역,
    상기 액티브 영역 상부에 배치되는 게이트; 및
    상기 게이트 양측의 상기 액티브 영역에 형성되는 소스 및 드레인을 포함하는 반도체 집적 회로 장치.
  4. 제 3 항에 있어서,
    상기 제 1 내지 제 4 트랜지스터의 액티브 영역들 각각은 절연을 위한 최소한의 거리로 이격 배치되는 반도체 집적 회로 장치.
  5. 제 3 항에 있어서,
    상기 비트 라인은 상기 제 2 트랜지스터의 드레인 및 상기 제 3 트랜지스터의 게이트와 전기적으로 연결되도록 실질적인 직선 형태로 배열되고,
    상기 비트 라인 바는 상기 제 1 트랜지스터의 드레인 및 제 4 트랜지스터의 게이트와 전기적으로 연결되도록 실질적인 직선형태로 배열되는 반도체 집적 회로 장치.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 인핸스드(Enhanced) 트랜지스터인 반도체 집적 회로 장치.
  7. 제 1 항에 있어서,
    상기 제 3 및 제 4 트랜지스터는 디플리션(depletion) 트랜지스터인 반도체 집적 회로 장치.
  8. 제 1 액티브 영역, 상기 제 1 액티브 영역상에 제 1 방향으로 연장되는 제 1 게이트, 및 1 게이트 양측의 상기 제 1 액티브 영역에 형성되는 제 1 소스 및 드레인으로 구성되는 제 1 트랜지스터;
    상기 제 1 액티브 영역의 일측에 소정 거리를 가지고 배열되는 제 2 액티브 영역, 상기 제 2 액티브 영역 상에 상기 제 1 방향으로 연장되는 제 2 게이트, 및 상기 제 2 게이트 양측의 상기 제 2 액티브 영역에 형성되는 제 2 소스 및 드레인으로 구성되는 제 2 트랜지스터;
    상기 제 1 액티브 영역의 타측에 상기 소정 거리를 두고 배열되는 제 3 액티브 영역, 상기 제 3 액티브 영역 상에 상기 제 1 방향과 수직을 이루는 제 2 방향으로 연장되는 제 3 게이트, 및 상기 제 3 게이트 양측의 상기 제 3 액티브 영역에 형성되는 제 3 소스 및 드레인으로 구성되는 제 3 트랜지스터;
    상기 제 2 액티브 영역의 일측에 상기 소정 거리를 두고 배열되는 제 4 액티브 영역, 상기 제 4 액티브 영역 상에 상기 제 2 방향으로 연장되는 제 4 게이트, 및 상기 제 4 게이트 양측의 상기 제 4 액티브 영역에 형성되는 제 4 소스 및 드레인으로 구성되는 제 4 트랜지스터;
    상기 제 1 내지 제 4 트랜지스터 상부에 상기 제 2 방향으로 연장되며, 상기 제 2 트랜지스터의 드레인 및 상기 제 3 트랜지스터의 게이트와 전기적으로 연결되는 비트 라인; 및
    상기 제 1 내지 제 4 트랜지스터 상부에 상기 비트 라인과 일정 거리를 두고 평행하게 배열되며, 상기 제 1 트랜지스터의 드레인 및 상기 제 4 트랜지스터의 게이트와 전기적으로 연결되는 비트 라인 바를 포함하는 반도체 집적 회로 장치.
  9. 제 8 항에 있어서,
    상기 제 3 및 제 4 트랜지스터의 소스를 공통 연결하는 배선을 더 포함하는 반도체 집적 회로 장치.
  10. 제 8 항에 있어서,
    상기 제 1 트랜지스터의 소스 및 상기 제 3 트랜지스터의 드레인을 전기적으로 연결하는 배선, 및 상기 제 2 트랜지스터의 소스 및 상기 제 4 트랜지스터의 드레인을 전기적으로 연결하는 배선을 더 포함하는 반도체 집적 회로 장치.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080061956A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 레이아웃 방법

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