KR20120032762A - Flip chip package and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: A flip chip package and a manufacturing method thereof are provided to prevent performance degradation of the flip chip package due to a void by blocking the void generated by an under-fill process. CONSTITUTION: A substrate(110) has a first surface(112) and a second side(114) facing the first surface. A first pad(116) which is connected to a circuit pattern is formed on the first surface. A flip chip(120) has a third surface(122) which is an active surface. A contact part(135) includes a bump post(130) and a solder bump(140). A solder resist layer(150) is arranged on the first surface of the substrate.

Description

플립칩 패키지 및 이의 제조 방법{FLIP CHIP PACKAGE AND METHOD OF MANUFACTURING THE SAME}Flip Chip Package and Manufacturing Method Thereof {FLIP CHIP PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 플립칩 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 사이즈를 감소시키고 수율을 향상시킬 수 있는 플립칩 패키지 및 이의 제조 방법에 관한 것이다.The present invention relates to a flip chip package and a method for manufacturing the same, and more particularly, to a flip chip package and a method for manufacturing the same that can reduce the size and improve the yield.

최근에는 전자기기가 소형화되어 가고 있으며, 이에 따라 전자기기에 사용되는 반도체 패키지의 크기 또한 소형화를 요구하고 있다. 반도체 패키지의 소형화 요구에 대응하여 플립칩 패키지(flip chip package)가 등장하였다. Recently, electronic devices have been miniaturized, and accordingly, the size of semiconductor packages used in electronic devices has also been demanded. In response to the demand for miniaturization of semiconductor packages, flip chip packages have emerged.

플립칩 패키지란, 반도체 칩의 상부에 형성되어 있는 패드 위에 솔더 범프를 형성하고, 솔더 범프와 기판에 인쇄된 패드를 솔더링(soldering) 방식으로 접속하여 제작한 반도체 패키지를 일컫는다. 플립칩 패키지는 기존의 와이어 방식으로 반도체 칩과 기판을 접속하는 방식의 반도체 패키지에 비해 반도체 칩과 기판의 패드간의 접속 거리가 짧으므로 소형화가 가능하고, 전기적 특성이 우수하며, 신호의 전송 속도가 빠른 장점이 있다. 이에 따라, 플립칩 패키지의 소형화를 더욱 요구하고 있는 실정이다.The flip chip package refers to a semiconductor package formed by forming a solder bump on a pad formed on an upper portion of a semiconductor chip and connecting a solder bump and a pad printed on a substrate by a soldering method. The flip chip package has a shorter connection distance between the pads of the semiconductor chip and the substrate than the semiconductor package of the conventional method of connecting the semiconductor chip and the substrate, and thus can be miniaturized, has excellent electrical characteristics, and has a high signal transmission speed. There is a quick advantage. Accordingly, there is a demand for further miniaturization of flip chip packages.

또한, 일반적으로 플립칩 패키지의 제조 과정에는 기판과 플립칩 사이에 언더필 공정이 진행되는데, 언더필 공정 중에 보이드가 발생하여 플립칩 패키지의 수율을 저하시키는 문제점이 있다.Also, in general, an underfill process is performed between the substrate and the flip chip during the manufacturing process of the flip chip package, and voids are generated during the underfill process, thereby lowering the yield of the flip chip package.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 사이즈를 감소시키고 수율을 향상시킬 수 있는 플립칩 패키지를 제공하는 것이다.Accordingly, the technical problem of the present invention was conceived in this respect, the object of the present invention is to provide a flip chip package that can reduce the size and improve the yield.

본 발명의 다른 목적은 상기 플립칩 패키지의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing the flip chip package.

상기한 본 발명의 목적을 실현하기 위한 일실시예에 따른 플립칩 패키지는 기판, 솔더 레지스트층, 플립칩 및 컨택부를 포함한다. 상기 기판에는 제1 패드가 형성된다. 상기 솔더 레지스트층은 상기 기판 상에 형성되고, 상기 솔더 레지스트층에는 상기 제1 패드와 대응되는 위치에서 상기 제1 패드를 노출하는 홈이 형성된다. 상기 플립칩은 상기 기판과 마주하며, 상기 플립칩에는 제2 패드가 형성된다. 상기 컨택부는 상기 제2 패드 상에 형성되며, 상기 솔더 레지스트층의 홈에 삽입되어 상기 제1 및 제2 패드들을 전기적으로 연결한다.A flip chip package according to an embodiment for realizing the above object of the present invention includes a substrate, a solder resist layer, a flip chip and a contact portion. The first pad is formed on the substrate. The solder resist layer is formed on the substrate, and a groove is formed in the solder resist layer to expose the first pad at a position corresponding to the first pad. The flip chip faces the substrate, and a second pad is formed on the flip chip. The contact portion is formed on the second pad and is inserted into a groove of the solder resist layer to electrically connect the first and second pads.

본 발명의 일 실시예에서, 상기 컨택부는 상기 제2 패드 상에 형성된 범프 포스트 및 상기 범프 포스트 상에 형성된 솔더 범프를 포함할 수 있고, 상기 범프 포스트의 너비 및 상기 솔더 범프의 지름은 상기 홈의 너비보다 작을 수 있다.In an embodiment of the present disclosure, the contact portion may include a bump post formed on the second pad and a solder bump formed on the bump post, wherein the width of the bump post and the diameter of the solder bump are formed in the groove. It can be smaller than the width.

본 발명의 일 실시예에서, 상기 솔더 범프는 상기 제1 패드 및 상기 솔더 레지스트층에 형성된 홈의 측면에 접착될 수 있다.In one embodiment of the present invention, the solder bumps may be attached to the side of the groove formed in the first pad and the solder resist layer.

본 발명의 일 실시예에서, 상기 솔더 레지스트층의 높이는 상기 범프 포스트 및 상기 솔더 범프를 포함한 총 범프 높이의 80% 이하이고, 45 내지 55 마이크로미터일 수 있다.In one embodiment of the present invention, the height of the solder resist layer is 80% or less of the total bump height including the bump post and the solder bump, it may be 45 to 55 micrometers.

본 발명의 일 실시예에서, 상기 기판의 하면에 형성된 솔더볼을 더 포함할 수 있다.In one embodiment of the present invention, it may further include a solder ball formed on the lower surface of the substrate.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 플립칩 패키지의 제조 방법에서, 제1 패드가 형성된 기판 상에 솔더 레지스트층이 형성된다. 상기 솔더 레지스트층에 상기 제1 패드와 대응되는 위치에서 상기 제1 패드를 노출하는 홈이 형성된다. 상기 기판과 마주하는 플립칩의 제2 패드 상에 컨택부가 형성된다. 상기 컨택부가 상기 솔더 레지스트층의 홈에 삽입된다. 상기 컨택부가 용융된다.In a method of manufacturing a flip chip package according to another embodiment for realizing the object of the present invention described above, a solder resist layer is formed on a substrate on which a first pad is formed. A groove for exposing the first pad is formed in the solder resist layer at a position corresponding to the first pad. A contact portion is formed on the second pad of the flip chip facing the substrate. The contact portion is inserted into a groove of the solder resist layer. The contact portion is melted.

본 발명의 일 실시예에서, 상기 제2 패드 상에 범프 포스트 및 솔더 범프가 차례로 형성되어 상기 컨택부가 형성될 수 있고, 상기 솔더 범프는 용융되어 상기 제1 패드 및 상기 솔더 레지스트층에 형성된 홈의 측면에 접착될 수 있다.In an embodiment of the present disclosure, bump posts and solder bumps may be sequentially formed on the second pad to form the contact portion, and the solder bumps may be melted to form grooves formed in the first pad and the solder resist layer. It can be glued to the side.

본 발명의 일 실시예에서, 상기 기판의 하면에 솔더볼이 더 형성될 수 있다.In one embodiment of the present invention, a solder ball may be further formed on the lower surface of the substrate.

이와 같은 플립칩 패키지 및 이의 제조 방법에 따르면, 기판 상의 솔더 레지스트층에 홈을 형성하고, 상기 홈에 플립칩 상의 솔더 범프를 가진 컨택부를 삽입함으로써, 플립칩 패키지의 두께를 감소시킬 수 있다.According to such a flip chip package and a manufacturing method thereof, the thickness of the flip chip package can be reduced by forming a groove in the solder resist layer on the substrate and inserting a contact portion having solder bumps on the flip chip into the groove.

또한, 언더필 과정이 불필요하므로, 언더필에 의해 발생하는 보이드의 생성을 차단하여 보이드로 인한 플립칩 패키지의 성능저하를 방지할 수 있다.In addition, since the underfill process is unnecessary, it is possible to block the generation of the void generated by the underfill, thereby preventing the performance degradation of the flip chip package due to the void.

또한, 솔더 펌프의 리플로우 과정에서 발생할 수 있는 인접한 솔더 범프들간의 쇼트 현상을 방지하여 플립칩 패키지의 수율을 향상시킬 수 있다.In addition, the yield of flip chip packages can be improved by preventing shorting between adjacent solder bumps that may occur during the reflow of the solder pump.

도 1은 본 발명의 일 실시예에 따른 플립칩 패키지를 나타내는 단면도이다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e 및 도 2f는 도 1에 도시된 플립칩 패키지의 제조 방법을 나타내는 단면도들이다.1 is a cross-sectional view illustrating a flip chip package according to an embodiment of the present invention.
2A, 2B, 2C, 2D, 2E, and 2F are cross-sectional views illustrating a method of manufacturing the flip chip package illustrated in FIG. 1.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다. As the inventive concept allows for various changes and numerous modifications, the embodiments will be described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "consist of" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present disclosure does not exclude the existence or the possibility of addition of numbers, steps, operations, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 플립칩 패키지를 나타내는 단면도이다.1 is a cross-sectional view illustrating a flip chip package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 플립칩 패키지(100)는 기판(110), 플립칩(120), 컨택부(135), 솔더 레지스트층(150) 및 솔더볼(160)을 포함한다.Referring to FIG. 1, a flip chip package 100 according to an embodiment of the present invention may include a substrate 110, a flip chip 120, a contact portion 135, a solder resist layer 150, and a solder ball 160. Include.

상기 기판(110)은 절연성 재질로 이루어지고, 회로 패턴이 형성된 제1 면(112) 및 상기 제1 면(112)에 반대하는 제2 면(114)을 가지고, 상기 제1 면(112)에는 회로 패턴과 연결되어 외부로 전기적 신호를 전달하거나 외부로부터 전기적 신호를 수신하기 위한 제1 패드(116)가 형성된다.The substrate 110 is made of an insulating material, and has a first surface 112 on which a circuit pattern is formed and a second surface 114 opposite to the first surface 112, and on the first surface 112. The first pad 116 is formed to be connected to the circuit pattern to transmit an electrical signal to or receive an electrical signal from the outside.

상기 플립칩(120)은 상기 기판(110)과 마주보고, 실리콘(Si) 재질로 이루어지며, 회로 패턴이 형성되어 활성 표면(active surface)인 제3 면(122)을 가진다. 상기 제3 면(122)에는 회로 패턴과 연결되어 외부로 전기적 신호를 전달하거나 외부로부터 전기적 신호를 수신하기 위한 제2 패드(126)가 형성된다.The flip chip 120 faces the substrate 110 and is formed of a silicon (Si) material, and has a third surface 122 formed of a circuit pattern and being an active surface. A second pad 126 is formed on the third surface 122 to be connected to a circuit pattern to transmit an electrical signal to or receive an electrical signal from the outside.

상기 제2 패드(126) 상에는 상기 컨택부(135)가 형성되고, 상기 컨택부(135)는 범프 포스트(130) 및 솔더 범프(140)를 포함할 수 있다. 구체적으로, 상기 컨택부(135) 중에서 상기 제2 패드(126) 상에 상기 범프 포스트(130)가 형성된다. 예를 들면, 상기 범프 포스트(130)의 재질은 구리(Cu) 또는 금(Au)과 같은 전도성 물질을 포함할 수 있다. The contact part 135 may be formed on the second pad 126, and the contact part 135 may include a bump post 130 and a solder bump 140. Specifically, the bump post 130 is formed on the second pad 126 of the contact unit 135. For example, the bump post 130 may include a conductive material such as copper (Cu) or gold (Au).

상기 범프 포스트(130) 상에는 상기 솔더 범프(140)가 형성된다. 상기 솔더 범프(140)의 재질은 주석(Sn) 및 납(Pb)을 포함할 수 있고, 또는 RoHS(Restriction of Hazardous Substances: 유해 물질 규제)에 적합한 납 불포함(Pb free) 물질을 포함할 수 있다.The solder bumps 140 are formed on the bump posts 130. The material of the solder bumps 140 may include tin (Sn) and lead (Pb), or may include lead-free (Pb free) materials suitable for Restriction of Hazardous Substances (RoHS). .

실시예에 따라, 상기 솔더 레지스트층(150)에 형성된 홈의 높이와 상기 솔더 범프(140)의 높이가 실질적으로 동일한 경우, 상기 컨택부(135)에서 상기 범프 포스트(130)는 생략될 수 있다.In some embodiments, when the height of the groove formed in the solder resist layer 150 and the height of the solder bump 140 are substantially the same, the bump post 130 may be omitted from the contact portion 135. .

상기 솔더 레지스트층(150)은 상기 기판(110)의 제1 면(112) 상에 형성되고, 예를 들면, 상기 솔더 레지스트층(150)의 높이는 상기 범프 포스트(130) 및 상기 솔더 범프(140)를 포함한 총 범프 높이의 80% 이하일 수 있고, 45 내지 55 마이크로미터일 수 있다. 상기 솔더 레지스트층(150)은 상기 제1 패드(116)와 대응되는 위치에서 상기 제1 패드(116)를 노출하는 홈을 구비하고, 상기 홈에는 상기 컨택부(135)가 삽입되어 상기 제1 패드(116) 및 상기 제2 패드(126)를 전기적으로 연결한다. 예를 들면, 상기 솔더 범프(140)가 상기 제1 패드(116)와 접촉하도록 상기 홈에 상기 범프 포스트(130) 및 상기 솔더 범프(140)가 삽입될 수 있다.The solder resist layer 150 is formed on the first surface 112 of the substrate 110. For example, the height of the solder resist layer 150 is the bump post 130 and the solder bump 140. ) May be no greater than 80% of the total bump height, and may be 45-55 micrometers. The solder resist layer 150 has a groove that exposes the first pad 116 at a position corresponding to the first pad 116, and the contact portion 135 is inserted into the groove to insert the first pad 116. The pad 116 and the second pad 126 are electrically connected to each other. For example, the bump post 130 and the solder bump 140 may be inserted into the groove so that the solder bump 140 contacts the first pad 116.

상기 솔더볼(160)은 상기 기판(110)의 저면인 상기 제2 면(114)에 형성된다.The solder ball 160 is formed on the second surface 114, which is a bottom surface of the substrate 110.

상기 플립칩 패키지(100)에 따르면, 상기 솔더 레지스트층(150)에 형성된 홈에 컨택부(135) 가 삽입되어 플립칩 패키지의 크기를 감소시킬 수 있고, 인접한 컨택부(135)들 간에는 솔더 레지스터층(150)에 의해 차단되어 있으므로, 인접한 컨택부(135)들 간에 쇼트 현상이 발생하는 것을 방지할 수 있다.According to the flip chip package 100, a contact portion 135 may be inserted into a groove formed in the solder resist layer 150 to reduce the size of the flip chip package, and solder resistors may be formed between adjacent contact portions 135. Since it is blocked by the layer 150, a short phenomenon may be prevented between adjacent contact portions 135.

도 2a, 도 2b, 도 2c, 도 2d, 도 2e 및 도 2f는 도 1에 도시된 플립칩 패키지의 제조 방법을 나타내는 단면도들이다.2A, 2B, 2C, 2D, 2E, and 2F are cross-sectional views illustrating a method of manufacturing the flip chip package illustrated in FIG. 1.

도 2a를 참조하면, 상기 제1 패드(116)가 형성된 상기 기판(110)의 상기 제1 면(112) 상에 상기 솔더 레지스트층(150)을 형성한다. 예를 들면, 상기 솔더 레지스트층(150)의 높이는 50 마이크로미터일 수 있다.Referring to FIG. 2A, the solder resist layer 150 is formed on the first surface 112 of the substrate 110 on which the first pad 116 is formed. For example, the height of the solder resist layer 150 may be 50 micrometers.

도 2b를 참조하면, 상기 솔더 레지스트층(150)에 상기 제1 패드(116)와 대응되는 위치에서 홈(155)을 형성한다. 예를 들면, 상기 제1 패드(116)를 기초로 형성한 마스크를 이용하여 상기 솔더 레지스트층(150)에 상기 홈(155)을 형성할 수 있다. 상기 홈(155)은 상기 제1 패드(116)를 노출할 수 있다. Referring to FIG. 2B, a groove 155 is formed in the solder resist layer 150 at a position corresponding to the first pad 116. For example, the groove 155 may be formed in the solder resist layer 150 using a mask formed based on the first pad 116. The groove 155 may expose the first pad 116.

도 2c를 참조하면, 상기 플립칩(120)의 상기 제3 면(122) 상에 상기 제2 패드(126)와 대응하여 상기 범프 포스트(130)를 형성한다. 상기 범프 포스트(130)의 재질은 구리(Cu) 또는 금(Au)과 같은 전도성 물질을 포함할 수 있고, 상기 범프 포스트(130)가 복수개 형성되어 각각 대응되는 상기 홈(155)에 삽입되는 경우 오차가 발생할 수 있으므로, 상기 범프 포스트(130)의 폭은 상기 홈(155)의 폭보다 작은 것이 바람직하다.Referring to FIG. 2C, the bump post 130 is formed on the third surface 122 of the flip chip 120 to correspond to the second pad 126. The bump post 130 may include a conductive material such as copper (Cu) or gold (Au), and a plurality of bump posts 130 may be formed and inserted into the corresponding grooves 155. Since an error may occur, the width of the bump post 130 is preferably smaller than the width of the groove 155.

도 2d를 참조하면, 상기 범프 포스트(130) 상에 상기 솔더 범프(140)를 형성하여 상기 컨택부(135)를 형성한다. 상기 범프 포스트(130)와 마찬가지로, 상기 솔더 범프(140)의 지름(D)은 상기 솔더 레지스트층(150)에 형성된 상기 홈(155)의 폭(W)보다 작을 수 있다.Referring to FIG. 2D, the solder bumps 140 are formed on the bump posts 130 to form the contact portions 135. Like the bump post 130, the diameter D of the solder bump 140 may be smaller than the width W of the groove 155 formed in the solder resist layer 150.

도 2e를 참조하면, 상기 홈(155)을 가진 솔더 레지스트층(150)이 형성된 상기 기판(110) 상에, 상기 컨택부(135) 가 형성된 상기 플립칩(120)을 정렬한 후, 상기 컨택부(135)를 상기 홈(155)에 삽입한다.Referring to FIG. 2E, the flip chip 120 having the contact portion 135 is aligned on the substrate 110 on which the solder resist layer 150 having the groove 155 is formed. The part 135 is inserted into the groove 155.

도 2f를 참조하면, 상기 컨택부(135) 중에서 상기 솔더 범프(140)가 용융하도록 리플로우 과정을 진행한다. 상기 솔더 범프(140)는 상기 리플로우 과정을 진행하는 단계에서 용융하면서 상기 제1 패드(116) 및 상기 홈(155)의 측면에 접착한다. Referring to FIG. 2F, a reflow process is performed to melt the solder bumps 140 among the contact portions 135. The solder bumps 140 are adhered to the side surfaces of the first pad 116 and the groove 155 while melting in the reflow process.

실시예에 따라, 상기 리플로우 과정을 진행한 후, 상기 솔더 범프(140)를 냉각시키는 냉각 과정을 더 진행할 수 있다.In some embodiments, after the reflow process, a cooling process for cooling the solder bumps 140 may be further performed.

도 2g를 참조하면, 상기 기판(110)의 제2 면(114)인 저면에 솔더볼(160)을 형성한다.Referring to FIG. 2G, a solder ball 160 is formed on a bottom surface of the second surface 114 of the substrate 110.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

본 발명에 따른 플립칩 패키지 및 이의 제조 방법은 기판 상의 솔더 레지스트층에 홈을 형성하고, 상기 홈에 플립칩 상의 솔더 범프를 가진 컨택부를 삽입함으로써, 플립칩 패키지의 두께를 감소시킬 수 있다. 또한, 언더필 과정이 불필요하므로, 언더필에 의해 발생하는 보이드의 생성을 차단하여 보이드로 인한 플립칩 패키지의 성능 저하를 방지할 수 있다. 또한, 솔더 펌프의 리플로우 과정에서 발생할 수 있는 인접한 솔더 범프들간의 쇼트 현상을 방지하여 플립칩 패키지의 수율을 향상시킬 수 있다.The flip chip package and the method of manufacturing the same according to the present invention can reduce the thickness of the flip chip package by forming a groove in the solder resist layer on the substrate and inserting a contact portion having solder bumps on the flip chip into the groove. In addition, since the underfill process is unnecessary, it is possible to prevent generation of voids generated by the underfill, thereby preventing performance degradation of the flip chip package due to the voids. In addition, the yield of flip chip packages can be improved by preventing shorting between adjacent solder bumps that may occur during the reflow of the solder pump.

100: 플립칩 패키지 110: 기판
120: 플립칩 130: 범프 포스트
135: 컨택부 140: 솔더 범프
150: 솔더 레지스트층 160: 솔더볼100: flip chip package 110: substrate
120: flip chip 130: bump post
135: contact portion 140: solder bump
150: solder resist layer 160: solder ball

Claims (8)

제1 패드가 형성된 기판;
상기 기판 상에 형성되고, 상기 제1 패드와 대응되는 위치에서 상기 제1 패드를 노출하는 홈이 형성된 솔더 레지스트층;
상기 기판과 마주하며, 제2 패드가 형성된 플립칩; 및
상기 제2 패드 상에 형성되며, 상기 솔더 레지스트층의 홈에 삽입되어 상기 제1 및 제2 패드들을 전기적으로 연결하는 컨택부를 포함하는 플립칩 패키지.A substrate on which a first pad is formed;
A solder resist layer formed on the substrate and having grooves exposing the first pads at positions corresponding to the first pads;
A flip chip facing the substrate and having a second pad formed thereon; And
And a contact portion formed on the second pad and inserted into a groove of the solder resist layer to electrically connect the first and second pads. 제1항에 있어서, 상기 컨택부는 상기 제2 패드 상에 형성된 범프 포스트 및 상기 범프 포스트 상에 형성된 솔더 범프를 포함하며,
상기 범프 포스트의 너비 및 상기 솔더 범프의 지름은 상기 홈의 너비보다 작은 것을 특징으로 하는 플립칩 패키지.The method of claim 1, wherein the contact part comprises a bump post formed on the second pad and a solder bump formed on the bump post,
And a width of the bump post and a diameter of the solder bump are smaller than the width of the groove. 제2항에 있어서, 상기 솔더 범프는 상기 제1 패드 및 상기 솔더 레지스트층에 형성된 홈의 측면에 접착되는 것을 특징으로 하는 플립칩 패키지.The flip chip package of claim 2, wherein the solder bumps are attached to side surfaces of the grooves formed in the first pad and the solder resist layer. 제1항에 있어서, 상기 솔더 레지스트층의 높이는 상기 범프 포스트 및 상기 솔더 범프를 포함한 총 범프 높이의 80% 이하이고, 45 내지 55 마이크로미터인 것을 특징으로 하는 플립칩 패키지.The flip chip package of claim 1, wherein a height of the solder resist layer is 80% or less of a total bump height including the bump posts and the solder bumps, and is 45 to 55 micrometers. 제1항에 있어서,
상기 기판의 하면에 형성된 솔더볼을 더 포함하는 것을 특징으로 하는 플립칩 패키지. The method of claim 1,
Flip chip package, characterized in that it further comprises a solder ball formed on the lower surface of the substrate. 제1 패드가 형성된 기판 상에 솔더 레지스트층를 형성하는 단계;
상기 솔더 레지스트층에 상기 제1 패드와 대응되는 위치에서 상기 제1 패드를 노출하는 홈을 형성하는 단계;
상기 기판과 마주하는 플립칩의 제2 패드 상에 컨택부를 형성하는 단계;
상기 컨택부를 상기 솔더 레지스트층의 홈에 삽입하는 단계; 및
상기 컨택부를 용융시키는 단계를 포함하는 플립칩 패키지의 제조 방법.Forming a solder resist layer on the substrate on which the first pad is formed;
Forming a groove in the solder resist layer to expose the first pad at a position corresponding to the first pad;
Forming a contact portion on a second pad of the flip chip facing the substrate;
Inserting the contact portion into a groove of the solder resist layer; And
Melting the contact portion manufacturing method of a flip chip package. 제6항에 있어서, 상기 컨택부를 형성하는 단계는,
상기 제2 패드 상에 범프 포스트 및 솔더 범프를 차례로 형성하는 단계를 포함하고,
상기 솔더 범프는 용융되어 상기 제1 패드 및 상기 솔더 레지스트층에 형성된 홈의 측면에 접착되는 것을 특징으로 하는 플립칩 패키지의 제조 방법.The method of claim 6, wherein the forming of the contact portion comprises:
Sequentially forming bump posts and solder bumps on the second pad,
And the solder bumps are melted and adhered to side surfaces of the grooves formed in the first pad and the solder resist layer. 제6항에 있어서,
상기 기판의 하면에 솔더볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플립칩 패키지의 제조 방법.The method of claim 6,
Forming a solder ball on the lower surface of the substrate further comprising the manufacturing method of the flip chip package.
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