KR20120031472A - Wafer-level light emitting diode package and method of fabricating the same - Google Patents
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본 발명은 발광 다이오드 패키지 및 그것을 제조하는 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법에 관한 것이다.The present invention relates to a light emitting diode package and a method of manufacturing the same, and more particularly, to a wafer level light emitting diode package and a method of manufacturing the same.
발광 다이오드는 N형 반도체와 P형 반도체를 가지는 반도체 소자로서, 전자와 정공의 재결합에 의하여 빛을 발산한다. 이러한 발광 다이오드는 표시소자, 교통 신호기 및 백라이트로 널리 이용되고 있다. 또한, 발광 다이오드는 기존의 전구 또는 형광등에 비해 소모 전력이 작고 수명이 길어, 백열전구 및 형광등을 대체하여 일반 조명 용도로 그 사용 영역을 넓히고 있다.A light emitting diode is a semiconductor device having an N-type semiconductor and a P-type semiconductor, and emits light by recombination of electrons and holes. Such light emitting diodes are widely used as display devices, traffic signals and backlights. In addition, the light emitting diode consumes less power and has a longer lifespan than existing light bulbs or fluorescent lamps, thereby replacing its incandescent lamps and fluorescent lamps, thereby expanding its use area for general lighting.
발광 다이오드는 통상 최종적으로 발광 다이오드 모듈로서 사용된다. 발광 다이오드 모듈은 웨이퍼 레벨에서의 발광 다이오드 칩 제작 공정, 패키징 공정 및 모듈 공정을 거쳐 제작된다. 즉, 사파이어 기판과 같은 성장 기판 상에서 반도체층들을 성장시킨 후 웨이퍼 레벨에서 패터닝 공정 등을 거쳐 전극 패드들을 갖는 칩으로 제조되고, 개별 칩들로 분할된다(칩 제작 공정). 그 후, 개별 칩들을 리드 프레임 또는 인쇄회로기 기판 등에 실장하고, 본딩 와이어를 이용하여 전극 패드들을 리드 단자들에 전기적으로 연결한 후, 몰딩 부재로 발광 다이오드 칩들을 몰딩함으로써 발광 다이오드 패키지가 제작된다(패키징 공정). 그 후, 상기 발광 다이오드 패키지를 MC-PCB와 같은 회로보드 상에 장착함으로써 광원 모듈과 같은 발광 다이오드 모듈이 완성된다(모듈 공정).The light emitting diode is usually finally used as a light emitting diode module. The light emitting diode module is manufactured through a light emitting diode chip manufacturing process, a packaging process, and a module process at the wafer level. That is, the semiconductor layers are grown on a growth substrate, such as a sapphire substrate, and then fabricated into chips having electrode pads through a patterning process or the like at the wafer level and divided into individual chips (chip fabrication process). Then, the LED package is manufactured by mounting individual chips on a lead frame or a printed circuit board or the like, electrically connecting the electrode pads to the lead terminals using a bonding wire, and then molding the LED chips with a molding member. (Packaging process). Thereafter, the LED package such as the light source module is completed by mounting the LED package on a circuit board such as MC-PCB (module process).
상기 패키징 공정에 의해 상기 발광 다이오드 칩은 하우징 및/또는 몰딩부재에 의해 외부 환경으로부터 보호된다. 나아가, 상기 몰딩 부재 내에 형광체를 함유시킴으로써, 백색 광원에 적합한 백색 발광 다이오드 패키지가 제공될 수 있다. 이러한 백색 발광 다이오드 패키지를 MC-PCB와 같은 회로보드 상에 장착하고 발광 다이오드 패키지에서 방출된 광의 지향 특성을 조절하기 위한 2차 렌즈를 발광 다이오드 패키지 상에 설치함으로써 특정 사용 용도에 적합한 백색 발광 다이오드 모듈이 제공될 수 있다.By the packaging process, the LED chip is protected from the external environment by the housing and / or the molding member. Furthermore, by containing a phosphor in the molding member, a white light emitting diode package suitable for a white light source can be provided. A white light emitting diode module suitable for a particular use purpose is mounted on a light emitting diode package by mounting the white light emitting diode package on a circuit board such as MC-PCB and installing a secondary lens on the light emitting diode package to adjust the directivity characteristic of the light emitted from the light emitting diode package. This may be provided.
그러나, 종래의 리드 프레임 또는 인쇄회로기판 등을 사용하는 발광 다이오드 패키지는 소형화가 어려울 뿐만 아니라, 방열 특성을 개선하는데 한계가 있다. 더욱이, 리드 프레임 또는 인쇄회로기판 등에 의한 광 흡수, 리드 단자에 의한 저항열 발생 등에 의해 발광 다이오드의 발광 효율이 감소되는 것은 잘 알려져 있다.However, a light emitting diode package using a conventional lead frame or a printed circuit board is difficult to miniaturize, and there is a limit in improving heat dissipation characteristics. Moreover, it is well known that the luminous efficiency of a light emitting diode is reduced by light absorption by a lead frame or a printed circuit board, generation of resistance heat by a lead terminal, or the like.
나아가, 칩 제작 공정, 패키징 공정 및 모듈화 공정이 각각 별도로 진행됨에 따라 발광 다이오드 모듈을 제작하는데 필요한 작업 시간 및 비용이 증가한다.Furthermore, as the chip fabrication process, the packaging process, and the modularization process are separately performed, the work time and cost required to fabricate the LED module increase.
본 발명이 해결하려는 과제는, 종래의 리드 프레임이나 인쇄회로기판 등을 이용할 필요없이 직접 회로보드에 모듈화할 수 있는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a wafer level light emitting diode package that can be modularized directly into a circuit board without using a conventional lead frame or printed circuit board, and a method of manufacturing the same.
본 발명이 해결하려는 다른 과제는, 고효율 및 고방열 특성을 갖는 발광 다이오드 패키지 및 그것을 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a light emitting diode package having high efficiency and high heat dissipation characteristics and a method of manufacturing the same.
본 발명이 해결하려는 또 다른 과제는, 발광 다이오드 모듈을 제작하는데 필요한 작업 시간 및 비용을 절감할 수 있는 발광 다이오드 패키지 제조 방법을 제공하는 것이다.Another problem to be solved by the present invention is to provide a light emitting diode package manufacturing method that can reduce the work time and cost required to manufacture a light emitting diode module.
본 발명이 해결하려는 또 다른 과제는, 고효율 및 고방열 특성을 갖는 발광 다이오드 모듈 및 그것을 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a light emitting diode module having high efficiency and high heat dissipation characteristics and a method of manufacturing the same.
본 발명의 일 태양에 따른 발광 다이오드 패키지는, 제1 도전형 상부 반도체층, 활성층 및 제2 도전형 하부 반도체층을 포함하는 반도체 적층 구조체; 상기 제2 도전형 하부 반도체층 및 활성층을 관통하여 상기 제1 도전형 상부 반도체층을 노출시키는 복수개의 콘택홀들; 상기 반도체 적층 구조체 아래에 위치하고, 상기 복수개의 콘택홀들에 노출된 상기 제1 도전형 상부 반도체층에 전기적으로 접속된 제1 범프; 상기 반도체 적층 구조체 아래에 위치하고, 상기 제2 도전형 하부 반도체층에 전기적으로 접속된 제2 범프; 및 상기 반도체 적층 구조체의 측벽을 덮는 보호 절연층을 포함한다.A light emitting diode package according to an aspect of the present invention includes a semiconductor laminate structure including a first conductive upper semiconductor layer, an active layer, and a second conductive lower semiconductor layer; A plurality of contact holes exposing the first conductive upper semiconductor layer through the second conductive lower semiconductor layer and the active layer; A first bump disposed under the semiconductor stacked structure and electrically connected to the first conductive upper semiconductor layer exposed to the plurality of contact holes; A second bump positioned under the semiconductor stacked structure and electrically connected to the second conductive lower semiconductor layer; And a protective insulating layer covering sidewalls of the semiconductor laminate.
상기 보호 절연층은 상기 반도체 적층 구조체의 측벽 전면을 덮어 외부 환경, 예컨대 수분 등으로부터 상기 반도체 적층 구조체를 보호한다. 나아가, 상기 제1 범프 및 제2 범프는 서로 동일 높이를 갖고, 이들의 단면은 동일 평면 상에 위치할 수 있다. 상기 발광 다이오드 패키지는 상기 제1 범프 및 제2 범프를 통해 MC-PCB 등의 회로보드 상에 전기적으로 접속될 수 있다.The protective insulating layer covers the entire sidewall of the semiconductor laminate to protect the semiconductor laminate from an external environment such as moisture. Furthermore, the first bump and the second bump may have the same height as each other, and their cross sections may be located on the same plane. The LED package may be electrically connected to a circuit board such as an MC-PCB through the first bump and the second bump.
본 발명에 따른 발광 다이오드 패키지는 MC-PCB 등의 회로보드에 직접 장착하여 모듈화할 수 있는 웨이퍼 레벨 패키지로서, 리드프레임이나 인쇄회로기판 등을 사용하는 종래의 발광 다이오드 패키지와 구별되며, 또한, 리드프레임이나 인쇄회로기판 등을 이용하여 패키징되는 통상의 발광 다이오드 칩과 구별된다.The light emitting diode package according to the present invention is a wafer level package that can be directly mounted on a circuit board such as MC-PCB and modularized, and is distinguished from a conventional light emitting diode package using a lead frame, a printed circuit board, and the like. It is distinguished from a conventional light emitting diode chip packaged using a frame, a printed circuit board, or the like.
한편, 파장 변환기가 상기 제1 도전형 상부 반도체층 상에 위치할 수 있다. 파장 변환기는 보호절연층과 다른 재료로 구성되어 보호절연층과 구별된다. 상기 파장변환기는 형광체 시트 또는 불순물이 도핑된 단결정 기판일 수 있다. 상기 파장변환기의 측면은 상기 보호절연층과 나란할 수 있다. 즉, 상기 파장변환기는 상기 보호절연층의 윗면을 덮는다.Meanwhile, a wavelength converter may be located on the first conductive upper semiconductor layer. The wavelength converter is composed of a material different from the protective insulating layer to distinguish it from the protective insulating layer. The wavelength converter may be a phosphor sheet or a single crystal substrate doped with impurities. Side surfaces of the wavelength converter may be parallel to the protective insulating layer. That is, the wavelength converter covers the upper surface of the protective insulating layer.
상기 보호절연층은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있으며, 단일층 또는 다중층으로 형성될 수 있다. 이와 달리, 상기 보호절연층은 굴절률이 서로 다른 절연층들을 반복 적층한 분포브래그 반사기일 수 있다.The protective insulating layer may include a silicon oxide film or a silicon nitride film, and may be formed of a single layer or multiple layers. Alternatively, the protective insulating layer may be a distributed Bragg reflector in which insulating layers having different refractive indices are repeatedly stacked.
한편, 상기 제1 도전형 상부 반도체층은 거칠어진 표면을 가질 수 있다. 거칠어진 표면은 광 추출 효율을 향상시킨다.The first conductive upper semiconductor layer may have a roughened surface. The roughened surface improves the light extraction efficiency.
몇몇 실시예들에 있어서, 상기 제1 및 제2 범프들의 측면은 절연층에 의해 덮일 수 있다. 이 절연층은 상기 제1 및 제2 범프들의 측면의 적어도 일부를 덮는다. 또한, 더미 범프가 상기 제1 및 제2 범프들 사이에 위치할 수 있다. 더미 범프는 반도체 적층 구조체에서 생성된 열을 방출한다.In some embodiments, side surfaces of the first and second bumps may be covered by an insulating layer. The insulating layer covers at least part of the side surfaces of the first and second bumps. In addition, a dummy bump may be located between the first and second bumps. The dummy bumps release heat generated in the semiconductor laminate structure.
몇몇 실시예들에 있어서, 상기 발광 다이오드 패키지는 관통홀들을 갖는 절연 기판을 더 포함할 수 있으며, 상기 제1 및 제2 범프들은 상기 절연 기판의 관통홀에 형성될 수 있다. 상기 절연 기판은 사파이어 또는 실리콘 기판일 수 있다.In some embodiments, the LED package may further include an insulating substrate having through holes, and the first and second bumps may be formed in the through holes of the insulating substrate. The insulating substrate may be a sapphire or silicon substrate.
한편, 상기 발광 다이오드 패키지는, 상기 제2 도전형 하부 반도체층에 접촉하는 제2 콘택층; 상기 복수개의 콘택홀들 내에서 상기 제1 도전형 상부 반도체층에 전기적으로 접촉하는 제1 접촉부들 및 상기 제1 접촉부들을 서로 연결하는 연결부를 포함하는 제1 콘택층; 상기 제1 콘택층과 상기 제2 콘택층 사이에 개재되어 상기 제2 콘택층을 덮는 제1 절연층; 및 상기 제1 콘택층 아래에서 상기 제1 콘택층을 덮는 제2 절연층을 더 포함할 수 있다. 상기 제1 범프는 상기 제2 절연층 아래에 위치하여 상기 제1 콘택층에 전기적으로 접속될 수 있으며, 상기 제2 범프는 상기 제2 절연층 아래에 위치하여 상기 제2 콘택층에 전기적으로 접속될 수 있다.The LED package may include a second contact layer in contact with the second conductivity type lower semiconductor layer; A first contact layer including first contacts in electrical contact with the first conductive upper semiconductor layer and a connection part connecting the first contacts to each other in the plurality of contact holes; A first insulating layer interposed between the first contact layer and the second contact layer to cover the second contact layer; And a second insulating layer covering the first contact layer under the first contact layer. The first bump may be located below the second insulating layer and electrically connected to the first contact layer, and the second bump may be located below the second insulating layer and electrically connected to the second contact layer. Can be.
상기 보호절연층은 상기 제1 절연층 및/또는 제2 절연층에 의해 형성될 수 있다. 따라서, 상기 보호절연층은 상기 제1 절연층 및/또는 상기 제2 절연층을 포함할 수 있다. The protective insulating layer may be formed by the first insulating layer and / or the second insulating layer. Thus, the protective insulating layer may include the first insulating layer and / or the second insulating layer.
나아가, 상기 발광 다이오드 패키지는, 상기 제2 절연층 아래에 위치하고, 상기 제2 절연층을 관통하여 상기 제1 콘택층에 접속하는 제1 전극 패드; 및 상기 제2 절연층 아래에 위치하고, 상기 제2 절연층 및 상기 제1 절연층을 관통하여 상기 제2 콘택층에 접속하는 제2 전극패드를 더 포함할 수 있다. 상기 제1 범프 및 제2 범프는 각각 상기 제1 전극 패드 및 제2 전극 패드 아래에서 이들에 전기적으로 접속될 수 있다.Further, the light emitting diode package may include: a first electrode pad disposed under the second insulating layer and penetrating the second insulating layer to connect to the first contact layer; And a second electrode pad positioned under the second insulating layer and penetrating the second insulating layer and the first insulating layer to connect to the second contact layer. The first bump and the second bump may be electrically connected to them under the first electrode pad and the second electrode pad, respectively.
또한, 상기 제1 절연층 및 제2 절연층 중 적어도 하나는 분포 브래그 반사기일 수 있다.In addition, at least one of the first insulating layer and the second insulating layer may be a distributed Bragg reflector.
본 발명의 또 다른 태양에 따르면, 앞서 설명한 발광 다이오드 패키지를 포함하는 발광 다이오드 모듈이 제공된다. 이 모듈은 회로 보드; 상기 회로보드에 장착된 상기 발광 다이오드 패키지 및 상기 발광 다이오드 패키지에서 방출된 광의 지향각을 조절하기 위한 렌즈를 포함할 수 있다. 나아가, 상기 회로보드는 MC-PCB일 수 있으며, 상기 MC-PCB 상에 복수개의 상기 발광 다이오드 패키지들이 장착될 수 있다.According to another aspect of the invention, there is provided a light emitting diode module comprising the light emitting diode package described above. This module is a circuit board; The light emitting diode package mounted on the circuit board may include a lens for adjusting a directing angle of the light emitted from the light emitting diode package. In addition, the circuit board may be an MC-PCB, and a plurality of the LED packages may be mounted on the MC-PCB.
본 발명의 또 다른 태양에 따르면, 발광 다이오드 패키지 제조방법이 제공된다. 이 방법은, 성장 기판 상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조체를 형성하고, 상기 반도체 적층 구조체를 패터닝하여 칩 분리 영역을 형성함과 아울러, 상기 제2 도전형 반도체층 및 활성층을 패터닝하여 상기 제1 도전형 반도체층을 노출시키는 복수개의 콘택홀들을 형성하고, 상기 칩 분리 영역 내의 반도체 적층 구조체의 측벽을 덮는 보호 절연층을 형성하고, 상기 반도체 적층 구조체 상부에 제1 범프 및 제2 범프를 형성하는 것을 포함한다. 상기 제1 범프는 상기 복수개의 콘택홀들에 노출된 상기 제1 도전형 반도체층에 전기적으로 접속되고, 상기 제2 범프는 상기 제2 도전형 반도체층에 전기적으로 접속된다.According to another aspect of the present invention, a method of manufacturing a light emitting diode package is provided. The method includes forming a semiconductor stacked structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on a growth substrate, and patterning the semiconductor stacked structure to form a chip isolation region. Patterning a second conductive semiconductor layer and an active layer to form a plurality of contact holes exposing the first conductive semiconductor layer, forming a protective insulating layer covering sidewalls of the semiconductor stacked structure in the chip isolation region, Forming first bumps and second bumps on the laminate structure. The first bump is electrically connected to the first conductive semiconductor layer exposed to the plurality of contact holes, and the second bump is electrically connected to the second conductive semiconductor layer.
몇몇 실시예들에 있어서, 상기 성장 기판은 상기 활성층에서 생성된 광의 파장을 변환하기 위한 불순물을 포함할 수 있다. 상기 성장 기판은 사파이어 또는 실리콘 기판일 수 있다.In some embodiments, the growth substrate may include an impurity for converting a wavelength of light generated in the active layer. The growth substrate may be a sapphire or silicon substrate.
몇몇 실시예들에 있어서, 상기 방법은, 상기 성장 기판을 제거하여 제1 도전형 반도체층을 노출시키고, 상기 노출된 제1 도전형 반도체층 상에 형광체 시트를 부착하는 것을 더 포함할 수 있다. 상기 보호 절연층은 칩 분리 영역을 따라 개별 패키지로 분할하는 공정에서 상기 형광체 시트와 함께 분할될 수 있다.In some embodiments, the method may further include removing the growth substrate to expose a first conductive semiconductor layer and attaching a phosphor sheet on the exposed first conductive semiconductor layer. The protective insulating layer may be divided together with the phosphor sheet in a process of dividing the protective insulating layer into individual packages along the chip isolation region.
상기 방법은 또한, 상기 제2 도전형 반도체층 상에 제2 콘택층을 형성하고, 상기 제2 콘택층 및 상기 복수개의 콘택홀의 측벽을 덮는 제1 절연층을 형성하되, 상기 제1 절연층은 상기 복수개의 콘택홀 내의 제1 도전형 반도체층을 노출시키는 개구부들을 갖고, 상기 제1 절연층 상에 제1 콘택층을 형성하되, 상기 제1 콘택층은 상기 복수개의 콘택홀 내에 노출된 제1 도전형 반도체층에 접촉하는 접촉부들 및 상기 접촉부들을 연결하는 연결부를 갖고, 상기 제1 콘택층을 덮는 제2 절연층을 형성하고, 상기 제1 및 제2 절연층을 패터닝하여 상기 제1 콘택층을 노출시키는 개구부를 형성함과 아울러, 상기 제2 콘택층을 노출시키는 개구부를 형성하고, 상기 제2 절연층 상에 상기 개구부들을 통해 상기 제1 콘택층에 접속하는 제1 전극 패드 및 제2 콘택층에 접속하는 제2 전극 패드를 형성하는 것을 더 포함할 수 있다. 상기 제1 범프 및 제2 범프는 각각 상기 제1 전극 패드 및 제2 전극 패드에 전기적으로 접속된다.The method may further include forming a second contact layer on the second conductive semiconductor layer and forming a first insulating layer covering sidewalls of the second contact layer and the plurality of contact holes, wherein the first insulating layer is Openings exposing first conductive semiconductor layers in the plurality of contact holes, and forming a first contact layer on the first insulating layer, wherein the first contact layer is a first exposed portion in the plurality of contact holes A second insulating layer covering the first contact layer, the second insulating layer covering the first contact layer, and having the contact portions contacting the conductive semiconductor layer and the connecting portions connecting the contact portions, and patterning the first and second insulating layers A first electrode pad and a second contact that form an opening that exposes the second contact layer, an opening that exposes the second contact layer, and is connected to the first contact layer through the openings on the second insulating layer. Access to floor The may further include forming a second electrode pad. The first bump and the second bump are electrically connected to the first electrode pad and the second electrode pad, respectively.
몇몇 실시예들에 있어서, 상기 제1 범프 및 제2 범프를 형성하는 것은, 상기 제1 전극 패드 및 제2 전극 패드를 노출시키는 개구부들을 갖는 절연층 패턴을 형성하고, 상기 노출된 상기 제1 전극 패드 및 제2 전극 패드 상에 금속 재료를 도금하는 것을 포함할 수 있다. 나아가, 상기 제1 범프 및 제2 범프를 형성하는 동안, 상기 제1 범프 및 제2 범프 사이에 더미 범프를 형성하는 것을 더 포함할 수 있다.In some embodiments, forming the first bump and the second bump may form an insulating layer pattern having openings exposing the first electrode pad and the second electrode pad, and the exposed first electrode. Plating a metal material on the pad and the second electrode pad. Furthermore, the method may further include forming a dummy bump between the first bump and the second bump while forming the first bump and the second bump.
또 다른 실시예들에 있어서, 상기 제1 범프 및 제2 범프를 형성하는 것은, 절연 기판 내에 관통홀들을 형성하고, 상기 관통홀들을 금속재료로 채우고, 상기 금속재료를 갖는 절연 기판을 상기 제1 전극 패드 및 제2 전극 패드 상에 본딩하는 것을 포함할 수 있다. 나아가, 상기 절연기판을 본딩하기 전에, 상기 제1 전극 패드 및 제2 전극 패드를 덮는 절연층을 형성하고, 상기 절연층을 패터닝하여 상기 제1 전극 패드 및 제2 전극 패드를 노출시키는 것을 더 포함할 수 있다.In still other embodiments, the forming of the first bump and the second bump may include forming through holes in the insulating substrate, filling the through holes with a metal material, and filling the insulating substrate having the metal material with the first substrate. Bonding on the electrode pad and the second electrode pad. Furthermore, before bonding the insulating substrate, the method may further include forming an insulating layer covering the first electrode pad and the second electrode pad and patterning the insulating layer to expose the first electrode pad and the second electrode pad. can do.
본 발명에 따르면, 종래의 리드 프레임이나 인쇄회로기판 등을 이용할 필요없이 직접 회로보드에 모듈화할 수 있는 웨이퍼 레벨(또는 칩 레벨) 발광 다이오드 패키지가 제공될 수 있다. 이에 따라, 고효율 및 고방열 특성을 갖는 발광 다이오드 패키지가 제공되며, 발광 다이오드 모듈을 제작하는데 필요한 작업 시간 및 비용을 절감할 수 있다. 또한, 상기 발광 다이오드 패키지를 장착함으로써, 고효율 및 고방열 특성을 갖는 발광 다이오드 모듈이 제공될 수 있다.According to the present invention, a wafer level (or chip level) light emitting diode package can be provided that can be modularized directly into a circuit board without using a conventional lead frame or printed circuit board. Accordingly, a light emitting diode package having high efficiency and high heat dissipation characteristics is provided, and a work time and cost required to manufacture a light emitting diode module can be reduced. In addition, by mounting the LED package, a light emitting diode module having high efficiency and high heat dissipation may be provided.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 패키지를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 발광 다이오드를 패키지를 설명하기 위한 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드 패키지를 장착한 발광 다이오드 모듈을 설명하기 위한 단면도이다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 발광 다이오드 패키지를 제조하는 방법을 설명하기 위한 도면들이다. 도 5 내지 도 10에서 (a)는 평면도를 나타내고, (b)는 (a)의 절취선 A-A를 따라 취해진 단면도를 나타낸다.
도 13은 본 발명의 다른 실시예에 따른 발광 다이오드 패키지를 제조하는 방법을 설명하기 위한 단면도이다.1 is a schematic cross-sectional view for describing a light emitting diode package according to an embodiment of the present invention.
2 is a schematic cross-sectional view for describing a light emitting diode package according to another embodiment of the present invention.
3 is a cross-sectional view illustrating a light emitting diode module equipped with a light emitting diode package according to an exemplary embodiment of the present invention.
4 to 12 are views for explaining a method of manufacturing a light emitting diode package according to an embodiment of the present invention. 5 to 10, (a) shows a plan view, and (b) shows a sectional view taken along the cut line AA of (a).
13 is a cross-sectional view for describing a method of manufacturing a light emitting diode package according to another embodiment of the present invention.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to ensure that the spirit of the present invention to those skilled in the art will fully convey. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. And, in the drawings, the width, length, thickness, etc. of the components may be exaggerated for convenience. Like numbers refer to like elements throughout.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 패키지(10)를 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a light emitting
도 1을 참조하면, 상기 발광 다이오드 패키지(10)는 반도체 적층 구조체(30), 제1 콘택층(35), 제2 콘택층(31), 제1 절연층(33), 제2 절연층(37), 제1 전극 패드(39a), 제2 전극 패드(39b), 제1 범프(43a) 및 제2 범프(43b)를 포함한다. 또한, 상기 발광 다이오드 패키지(10)는 절연층(41), 더미 범프(43c) 및 파장 변환기(45)를 포함할 수 있다.Referring to FIG. 1, the light emitting
상기 반도체 적층 구조체(30)는 제1 도전형의 상부 반도체층(25), 활성층(27) 및 제2 도전형의 하부 반도체층(29)을 포함한다. 상기 활성층(27)은 상기 상부 및 하부 반도체층들(25, 29) 사이에 개재된다.The semiconductor stacked
상기 활성층(27), 상기 상부 및 하부 반도체층들(25, 29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. 상기 상부 및 하부 반도체층들(25, 29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, 상기 상부 또는 하부 반도체층(25, 29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 바람직하게, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이다. 저항이 상대적으로 작은 n형 반도체층으로 상부 반도체층(25)을 형성할 수 있어, 상부 반도체층(25)의 두께를 상대적으로 두껍게 형성할 수 있다. 따라서, 상기 상부 반도체층(25)의 상부면에 거칠어진 면(R)을 형성하는 것이 용이하며, 거칠어진 면(R)은 활성층(27)에서 발생된 광의 추출 효율을 향상시킨다.The
상기 반도체 적층 구조체(30)는 상기 제2 도전형 하부 반도체층(29) 및 활성층(27)을 관통하여 상기 제1 도전형 상부 반도체층을 노출시키는 복수개의 콘택홀들(도 5(b), 30a 참조)을 가지며, 제1 콘택층(35)이 상기 복수개의 콘택홀들에 노출된 제1 도전형 상부 반도체층(25)에 접촉한다.The semiconductor stacked
한편, 제2 콘택층(31)은 상기 제2 도전형 하부 반도체층(29)에 접촉한다. 제2 콘택층(31)은 반사 금속층을 포함하며, 활성층(27)에서 생성된 광을 반사시킨다. 또한, 상기 제2 콘택층(31)은 제2 도전형 하부 반도체층(29)에 오믹 콘택할 수 있다.The
제1 절연층(33)은 제2 콘택층(31)을 덮는다. 또한, 상기 제1 절연층(33)은 복수개의 콘택홀들(30a)에 노출된 반도체 적층 구조체의 측벽을 덮는다. 나아가, 상기 제1 절연층(33)은 반도체 적층 구조체(30)의 측면을 덮을 수 있다. 제1 절연층(33)은 제1 콘택층(35)을 제2 콘택층(31)으로부터 절연시키며, 나아가, 복수개의 콘택홀들(30a) 내에 노출된 제2 도전형 하부 반도체층(29)과 활성층(27)을 제1 콘택층(35)으로부터 절연시킨다. 제1 절연층(33)은 실리콘 산화막 또는 실리콘 질화막의 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며 다중층으로 형성될 수 있다. 더욱이, 상기 제1 절연층(33)은 굴절률이 서로 다른 절연층들, 예컨대 SiO2/TiO2 또는 SiO2/Nb2O5를 반복하여 적층한 분포 브래그 반사기일 수 있다.The first insulating
상기 제1 콘택층(35)은 상기 제1 절연층(33) 아래에 위치하며, 상기 복수개의 콘택홀들(30a) 내에서 상기 제1 절연층(33)을 관통하여 제1 도전형 상부 반도체층(25)에 접촉한다. 제1 콘택층(35)은 제1 도전형 상부 반도체층(25)에 접촉하는 접촉부들(35a) 및 접촉부들(35a)을 서로 연결하는 연결부(35b)를 포함한다. 따라서, 연결부(35b)에 의해 접촉부들(35a)이 서로 전기적으로 연결된다. 상기 제1 콘택층(35)은 제1 절연층(33)의 일부 영역 아래에 형성되며, 반사 금속층으로 형성될 수 있다.The
상기 제2 절연층(37)은 제1 콘택층(35) 아래에서 제1 콘택층(35)을 덮는다. 나아가, 상기 제2 절연층(37)은 제1 절연층(33)을 덮으며, 반도체 적층 구조체(30)의 측면을 덮을 수 있다. 상기 제2 절연층(37)은 단일층 또는 다중층으로 형성될 수 있으며, 분포 브래그 반사기일 수 있다.The second insulating
상기 제1 전극 패드(39a) 및 제2 전극 패드(39b)는 상기 제2 절연층(37) 아래에 위치한다. 제1 전극 패드(39a)는 제2 절연층(37)을 관통하여 제1 콘택층(35)에 접속될 수 있다. 또한, 제2 전극 패드(39b)는 제2 절연층(37) 및 제1 절연층(33)을 관통하여 제2 콘택층(31)에 접속될 수 있다.The
제1 범프(43a) 및 제2 범프(43b)는 각각 상기 제1 및 제2 전극 패드(39a, 39b) 아래에 접속한다. 제1 범프(43a) 및 제2 범프(43b)는 도금 기술에 의해 형성될 수 있다. 제1 및 제2 범프(43a, 43b)는 MC-PCB와 같은 회로보드에 전기적으로 접속하는 단자들로서, 그 끝 단면들이 동일면에 나란할 수 있다. 나아가, 제1 전극 패드(39a)와 제2 전극 패드(39b)가 동일 레벨에 형성될 수 있으며, 따라서, 제1 범프(43a)와 제2 범프(43b) 또한 동일면 상에 형성될 수 있다. 이에 따라, 제1 및 제2 범프(43a, 43b)는 동일한 높이를 가질 수 있다.The
한편, 상기 제1 범프(43a)와 제2 범프(43b) 사이에 더미 범프(43c)가 위치할 수 있다. 더미 범프(43c)는 제1 및 제2 범프(43a, 43b)를 형성하는 동안 함께 형성될 수 있으며, 제1 및 제2 범프(43a, 43b)와 함께 반도체 적층 구조체(30)에서 생성된 열을 방출하기 위한 열 경로를 제공할 수 있다.Meanwhile, the
절연층(41)은 제1 범프(43a) 및 제2 범프(43b)의 측면을 덮을 수 있다. 절연층(41)은 또한 더미 범프(43c)의 측면을 덮을 수 있다. 나아가, 상기 절연층(41)은 제1 범프(43a), 제2 범프(43b) 및 더미 범프(43c) 사이의 영역을 채워 외부로부터 반도체 적층 구조체(30)로 수분이 침투하는 것을 방지한다. 절연층(41)은 또한 제1 전극 패드(39a) 및 제2 전극 패드(39b)의 측면을 덮어 제1 및 제2 전극 패드들(39a, 39b)을 외부 환경으로부터 보호한다. 절연층(41)은 제1 및 제2 범프(43a, 43b)의 측면 전체를 덮을 수 있으나, 이에 한정되는 것은 아니며, 제1 및 제2 범프(43a, 43b)의 끝 단면 근처의 일부 측면을 제외하고 나머지 측면을 덮을 수 있다.The insulating
절연층(41)이 제1 전극 패드(39a) 및 제2 전극 패드(39b)의 측면을 덮는 것으로 설명하였지만, 이에 한정되는 것은 아니며, 다른 절연층을 이용하여 제1 및 제2 전극 패드(39a, 39b)를 덮을 수 있으며, 상기 절연층(41)은 상기 다른 절연층 아래에 형성될 수 있다. 이 경우, 제1 및 제2 범프들(43a, 43b)은 상기 다른 절연층을 관통하여 상기 제1 및 제2 전극 패드(39a, 39b)에 접속할 수 있다.Although the insulating
한편, 상기 제1 도전형 상부 반도체층(25) 상에 파장 변환기(45)가 위치한다. 파장 변환기(45)는 제1 도전형 상부 반도체층(25)의 상부면에 접촉할 수 있다. 파장 변환기(45)는 균일한 두께를 갖는 형광체 시트일 수 있으나, 이에 한정되는 것은 아니며, 파장 변환을 위한 불순물이 도핑된 기판, 예컨대 사파이어 또는 실리콘 기판일 수 있다.Meanwhile, the
본 실시예에 있어서, 반도체 적층 구조체(30)의 측면은 보호 절연층으로 덮인다. 상기 보호 절연층은 예컨대, 상기 제1 절연층(33) 및/또는 제2 절연층(37)을 포함할 수 있다. 나아가, 제1 콘택층(35)은 상기 제2 절연층(37)으로 덮여 외부 환경으로부터 보호되며, 제2 콘택층(31)은 제1 절연층(33) 및 제2 절연층(37)으로 덮여 외부 환경으로부터 보호될 수 있다. 또한, 제1 전극 패드(39a) 및 제2 전극 패드(39b) 또한 예컨대 절연층(41)에 의해 보호된다. 이에 따라, 외부 환경으로부터 수분 등에 의해 반도체 적층 구조체(30)가 열화되는 것을 방지할 수 있다.In this embodiment, the side surface of the
한편, 상기 파장 변환기(45)는 웨이퍼 레벨에서 제1 도전형 상부 반도체층(25) 상에 부착될 수 있으며, 그 후 칩 분리 공정에서 보호절연층과 함께 분할될 수 있다. 따라서, 상기 파장 변환기(45)의 측면은 보호절연층과 나란할 수 있다. 또한, 상기 파장 변환기(45)의 측면은 절연층(41)의 측면과도 나란할 수 있다.Meanwhile, the
도 2는 본 발명의 또 다른 실시예에 따른 발광 다이오드 패키지(20)를 설명하기 위한 개략적인 단면도이다.2 is a schematic cross-sectional view for describing a light emitting
도 2를 참조하면, 상기 발광 다이오드 패키지(20)는 앞서 설명한 발광 다이오드 패키지(10)와 대체로 동일하나, 제1 및 제2 범프들(53a, 53b)이 기판(51) 내에 형성된 것에 차이가 있다.Referring to FIG. 2, the light emitting
즉, 기판(51)은 관통홀들을 포함하며, 제1 및 제2 범프들(53a, 53b)이 각각 관통홀 내에 형성된다. 상기 기판(61)은 절연 기판으로서, 사파이어 또는 실리콘 기판일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 및 제2 범프들(53a, 53b)과 함께 기판(51)이 제1 전극 패드(39a) 및 제2 전극 패드(39b)에 부착될 수 있다. 이때, 제1 및 제2 전극 패드들(39a, 39b)이 외부에 노출되는 것을 방지하기 위해, 절연층(49)이 제1 및 제2 전극 패드들(39a, 39b)의 측면 및 하부면을 덮을 수 있다. 또한, 상기 절연층(49)은 제1 및 제2 전극 패드들(39a, 39b)을 노출시키는 개구부들을 가질 수 있으며, 이들 개구부들 내에 추가 금속층(55a, 55b)이 위치할 수 있다. 상기 추가 금속층(55a, 55b)은 본딩 메탈일 수 있다.That is, the
도 3은 본 발명의 일 실시예에 따른 발광 다이오드 패키지(10)들을 회로보드 상에 장착한 발광 다이오드 모듈을 설명하기 위한 단면도이다.3 is a cross-sectional view for describing a light emitting diode module having the light emitting diode packages 10 mounted on a circuit board according to an exemplary embodiment of the present invention.
도 3을 참조하면, 상기 발광 다이오드 모듈은 회로보드(61), 예컨대 MC-PCB, 발광 다이오드 패키지(10) 및 렌즈(71)를 포함한다. 상기 회로보드(61), 예컨대 MC-PCB는 발광 다이오드 패키지(10)를 장착하기 위한 접속 패드들(63a, 63b)을 갖는다. 상기 접속 패드들(63a, 63b) 상에 각각 발광 다이오드 패키지(10)의 제1 및 제2 범프들(도 1의 43a, 43b)이 접속된다.Referring to FIG. 3, the light emitting diode module includes a
상기 회로보드(61) 상에 복수개의 발광 다이오드 패키지들(10)이 장착될 수 있으며, 렌즈(71)가 상기 발광 다이오드 패키지들(10)의 지향각 등 광 특성을 조절하도록 발광 다이오드 패키지들(10) 상에 설치된다.A plurality of light emitting diode packages 10 may be mounted on the
또 다른 실시예에서, 상기 발광 다이오드 패키지들(10) 대신에 발광 다이오드 패키지들(20)이 장착될 수 있다.In another embodiment, the LED packages 20 may be mounted instead of the LED packages 10.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 발광 다이오드 패키지(10)를 제조하는 방법을 설명하기 위한 도면들이다. 도 5 내지 도 10에서 (a)는 평면도를 나타내고, (b)는 (a)의 절취선 A-A를 따라 취해진 단면도를 나타낸다.4 to 12 are views for explaining a method of manufacturing a light emitting
도 4를 참조하면, 성장 기판(21) 상에 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 반도체 적층 구조체(30)가 형성된다. 성장 기판(21)은 사파이어 기판일 수 있으나, 이에 한정되는 것은 아니며, 다른 이종기판, 예컨대 실리콘 기판일 수 있다. 상기 제1 및 제2 도전형 반도체층들(25, 29)은 각각 단일층 또는 다중층으로 형성될 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조로 형성될 수 있다.Referring to FIG. 4, a semiconductor stacked
상기 화합물 반도체층들은 III-N 계열의 화합물 반도체로 형성될 수 있으며, 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정에 의해 성장 기판(21) 상에 성장될 수 있다.The compound semiconductor layers may be formed of a III-N-based compound semiconductor, and may be grown on the
한편, 화합물 반도체층들을 형성하기 전, 버퍼층(미도시됨)이 형성될 수 있다. 버퍼층은 희생 기판(21)과 화합물 반도체층들의 격자 부정합을 완화하기 위해 채택되며, 질화갈륨 또는 질화알루미늄 등의 질화갈륨 계열의 물질층일 수 있다.Meanwhile, before forming the compound semiconductor layers, a buffer layer (not shown) may be formed. The buffer layer is adopted to mitigate lattice mismatch between the
도 5 (a) 및 (b)를 참조하면, 상기 반도체 적층 구조체(30)를 패터닝하여 칩(패키지) 분리 영역(30b)을 형성함과 아울러, 상기 제2 도전형 반도체층(29) 및 활성층(27)을 패터닝하여 상기 제1 도전형 반도체층(25)을 노출시키는 복수개의 콘택홀들(30a)을 형성한다. 상기 반도체 적층 구조체(30)는 사진 및 식각 공정을 사용하여 패터닝될 수 있다.Referring to FIGS. 5A and 5B, the semiconductor stacked
칩 분리 영역(30b)은 나중에 개별 발광 다이오드 패키지로 분할하는 영역으로, 칩 분리 영역(30b)에 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)의 측면이 노출된다. 상기 칩 분리 영역(30b)은 바람직하게 기판(21)면을 노출시키도록 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.The
한편, 상기 복수개의 콘택홀들(30a)은 원형일 수 있으나, 이에 한정되는 것은 아니며 다양한 형상을 가질 수 있다. 제2 도전형 반도체층(29) 및 활성층(27)이 복수개의 콘택홀들(30a)의 측벽에 노출된다. 상기 콘택홀들(30a)의 측벽은 도시한 바와 같이 경사지게 형성될 수 있다.The contact holes 30a may be circular, but are not limited thereto and may have various shapes. The second
도 6 (a) 및 (b)를 참조하면, 제2 도전형 반도체층(29) 상에 제2 콘택층(31)이 형성된다. 제2 콘택층(31)은 복수개의 콘택홀들(30a)을 제외한 반도체 적층 구조체(30) 상에 형성된다.Referring to FIGS. 6A and 6B, a
제2 콘택층(31)은 예컨대 ITO와 같은 투명 도전성 산화막 또는 은(Ag) 또는 Al과 같은 반사 금속층을 포함할 수 있으며, 단일층 또는 다중층으로 형성될 수 있다. 제2 콘택층(31)은 또한 제2 도전형 반도체층(29)에 오믹 접촉하도록 형성된다.The
제2 콘택층(31)은 복수개의 콘택홀들(30a)을 형성한 후에 형성될 수 있으나, 이에 한정되는 것은 아니며, 복수개의 콘택홀들(30a)을 형성하기 전에 미리 형성될 수도 있다.The
도 7 (a) 및 (b)를 참조하면, 제2 콘택층(31)을 덮는 제1 절연층(33)이 형성된다. 제1 절연층(33)은 칩 분리 영역(30b)에 노출된 반도체 적층 구조체(30)의 측면을 덮을 수 있으며, 또한, 복수개의 콘택홀들(30a)의 측벽을 덮을 수 있다. 다만, 상기 제1 절연층(33)은 복수개의 콘택홀들(30a) 내에서 상기 제1 도전형 반도체층(25)을 노출시키는 개구부들(33a)을 갖는다.Referring to FIGS. 7A and 7B, a first insulating
제1 절연층(33)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연물질의 단일층 또는 다중층으로 형성될 수 있다. 나아가, 상기 제1 절연층(33)은 굴절률이 서로 다른 절연층을 반복 적층한 분포 브래그 반사기로 형성될 수 있다. 예컨대, 상기 제1 절연층(33)은 SiO2/TiO2 또는 SiO2/Nb2O5를 반복 적층하여 형성할 수 있다. 또한, 상기 제1 절연층(33)을 형성하는 각 절연층의 두께를 조절함으로써 청색광, 녹색광 및 적색광의 넓은 파장 범위에 걸쳐 반사율이 높은 분포 브래그 반사기가 형성될 수 있다.The first insulating
도 8 (a) 및 (b)를 참조하면, 상기 제1 절연층(33) 상에 제1 콘택층(35)이 형성된다. 제1 콘택층(35)은 콘택홀들(30a) 내에 노출된 제1 도전형 반도체층(25)에 접촉하는 접촉부들(35a) 및 접촉부들(35a)을 서로 연결하는 연결부(35b)를 포함한다. 제1 콘택층(35)은 반사 금속층으로 형성될 수 있으나, 이에 한정되는 것은 아니다.Referring to FIGS. 8A and 8B, a
제1 콘택층(35)은 반도체 적층 구조체(30)의 일부 영역 상에 형성되며, 제1 콘택층(35)이 형성된 영역 이외의 영역에는 제1 절연층(33)이 노출된다.The
도 9 (a) 및 (b)를 참조하면, 상기 제1 콘택층(35) 상에 제2 절연층(37)이 형성된다. 제2 절연층(37)은 실리콘 산화막 또는 실리콘 질화막 등의 단일층 또는 다중층으로 형성될 수 있으며, 또한 굴절률이 서로 다른 절연층을 반복 적층한 분포 브래그 반사기로 형성될 수 있다.Referring to FIGS. 9A and 9B, a second insulating
제2 절연층(37)은 제1 콘택층(35)을 덮으며 또한 제1 절연층(33)을 덮을 수 있다. 제2 절연층(37)은 또한 칩 분리 영역(30b)에서 반도체 적층 구조체(30)의 측면을 덮을 수 있다.The second insulating
한편, 상기 제2 절연층(37)은 제1 콘택층(35)을 노출시키는 개구부(37a)를 갖는다. 또한, 상기 제2 절연층(37) 및 제1 절연층(33)에 제2 콘택층(31)을 노출시키는 개구부(37b)가 형성된다.Meanwhile, the second insulating
도 10 (a) 및 (b)를 참조하면, 상기 제2 절연층(37) 상에 제1 및 제2 전극 패드들(39a, 39b)이 형성된다. 제1 전극 패드(39a)는 개구부(37a)를 통해 제1 콘택층(35)에 접속되고, 제2 전극 패드(39b)는 개구부(37b)를 통해 제2 콘택층(31)에 접속된다.Referring to FIGS. 10A and 10B, first and
상기 제1 전극 패드(39a)와 제2 전극 패드(39b)는 서로 이격되며, 상기 제1 및 제2 전극 패드들(39a, 39b)은 각각 상대적으로 넓은 면적, 예컨대 발광 다이오드 패키지 면적의 1/2 미만이며 1/3 이상의 면적을 가질 수 있다.The
도 11을 참조하면, 상기 제1 및 제2 전극 패드(39a, 39b) 상에 절연층(41)이 형성된다. 절연층(41)은 제1 및 제2 전극 패드(39a, 39b)를 덮으며, 이들 전극 패드들(39a, 39b)의 상부면을 노출시키는 홈을 갖는다. 또한, 상기 제1 전극 패드(39a)와 제2 전극 패드(39b) 사이에서 제2 절연층(37)을 노출시키는 홈을 가질 수 있다.Referring to FIG. 11, an insulating
이어서, 상기 절연층(41) 내의 홈들에 제1 및 제2 범프(43a, 43b)가 형성되고 또한, 제1 범프와 제2 범프 사이에 더미 범프(43c)가 형성될 수 있다.Subsequently, first and
상기 범프들은 도금, 예컨대 전기 도금을 사용하여 형성될 수 있다. 필요한 경우, 도금을 위한 시드층이 형성될 수도 있다.The bumps may be formed using plating, such as electroplating. If necessary, a seed layer for plating may be formed.
한편, 상기 제1 및 제2 범프(43a, 43b)가 형성된 후, 상기 절연층(41)은 제거될 수도 있다. 예를 들어, 상기 절연층(41)은 포토레지스트와 같은 폴리머로 형성될 수 있으며, 범프들이 완성된 후 제거될 수 있다. 이와 달리, 상기 절연층(41)은 제1 범프 및 제2 범프(43a, 43b)의 측면을 보호하기 위해 남겨질 수도 있다.Meanwhile, after the first and
본 실시예에 있어서, 제1 전극 패드 및 제2 전극 패드(39a, 39b) 상에 절연층(41)을 바로 형성하는 것으로 도시 및 설명하였으나, 제1 전극 패드 및 제2 전극 패드(39a, 39b)를 덮는 다른 절연층을 형성할 수도 있다. 상기 다른 절연층은 제1 전극 패드(39a) 및 제2 전극 패드(39b)를 노출시키는 개구부들을 갖도록 형성된다. 이어서, 상기 절연층(41) 및 범프 형성 공정이 수행될 수 있다.In the present exemplary embodiment, the insulating
도 12를 참조하면, 상기 성장 기판(21)이 제거되고 파장 변환기(45)가 제1 도전형 반도체층(25)에 부착된다. 성장 기판(21)은 레이저 리프트 오프(Laser lift-off; LLO)와 같은 광학적 기술 또는 기계적 연마 또는 화학적 에칭 기술을 이용하여 제거될 수 있다.Referring to FIG. 12, the
그 후, 노출된 제1 도전형 반도체층(25)의 표면에 PEC 에칭 등에 의한 이방성 에칭에 의해 거칠어진 면이 형성될 수 있다.Thereafter, a roughened surface may be formed on the exposed surface of the first conductivity
한편, 형광체를 함유하는 형광체 시트 등의 파장 변환기가 상기 제1 도전형 반도체층(25)에 부착될 수 있다.Meanwhile, a wavelength converter such as a phosphor sheet containing phosphors may be attached to the first
이와 달리, 상기 성장 기판(21)은 활성층(27)에서 생성된 광의 파장을 변환하기 위한 불순물을 함유할 수 있으며, 이 경우, 상기 성장 기판(21)이 파장 변환기(45)로 사용될 수 있다.Alternatively, the
그 후, 칩 분리 영역(30b)을 따라 개별 패키지로 분할함으로써 발광 다이오드 패키지(10)가 완성된다. 이때, 상기 파장 변환기(45)와 함께 제2 절연층(37)이 함께 절단됨으로써 절단면이 서로 나란하게 형성될 수 있다.Thereafter, the
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드 패키지(20)를 제조하기 위한 방법을 설명하기 위한 단면도이다.FIG. 13 is a cross-sectional view for describing a method of manufacturing a light emitting
도 13을 참조하면, 본 실시예에 따른 발광 다이오드 패키지(20) 제조 방법은 제1 전극 패드(39a) 및 제2 전극 패드(39b)를 형성하는 공정까지는 앞서 설명한 발광 다이오드 패키지(10) 제조방법(도 10 (a) 및 (b))과 동일하다.Referring to FIG. 13, in the method of manufacturing the
제1 전극 패드(39a) 및 제2 전극 패드(39b)가 형성된 후, 상기 제1 및 제2 전극 패드들(39a, 39b)을 덮는 절연층(49)이 형성된다. 절연층(49)은 제1 및 제2 전극 패드들(39a, 39b)의 측면을 덮어 이들을 보호할 수 있다. 상기 절연층(49)은 제1 및 제2 전극 패드들(39a, 39b)을 노출시키는 개구부를 갖는다. 이어서, 상기 개구부들 내에 추가 금속층(55a, 55b)이 형성된다. 추가 금속층(55a, 55b)은 예컨대 본딩 메탈일 수 있다.After the
한편, 기판(51)이 상기 제1 전극 패드(39a) 및 제2 전극 패드(39b) 상에 본딩된다. 기판(51)은 관통홀들을 가질 수 있으며, 관통홀들 내에 제1 및 제2 범프들(53a, 53b)이 형성될 수 있다. 또한, 상기 제1 및 제2 범프의 끝 단부에 패드들(57a, 57b)가 형성될 수 있다. 상기 제1 및 제2 범프들(53a, 53b) 및 패드들(57a, 57b)을 갖는 기판(51)이 별도로 제작되어 제1 및 제2 전극 패드들(39a, 39b)을 갖는 웨이퍼 상에 본딩될 수 있다.Meanwhile, the
그 후, 도 12를 참조하여 설명한 바와 같이, 성장 기판(21)이 제거되고 파장 변환기(45)가 제1 도전형 반도체층(25)에 부착될 수 있으며, 이어서 개별 패키지로 분할될 수 있다. 이에 따라, 도 2에 도시된 발광 다이오드 패키지(20)가 완성된다.Thereafter, as described with reference to FIG. 12, the
Claims (10)
상기 제2 도전형 하부 반도체층 및 활성층을 관통하여 상기 제1 도전형 상부 반도체층을 노출시키는 복수개의 콘택홀들;
상기 반도체 적층 구조체 아래에 위치하고, 상기 복수개의 콘택홀들에 노출된 상기 제1 도전형 상부 반도체층에 전기적으로 접속된 제1 범프;
상기 반도체 적층 구조체 아래에 위치하고, 상기 제2 도전형 하부 반도체층에 전기적으로 접속된 제2 범프; 및
상기 반도체 적층 구조체의 측벽을 덮는 보호 절연층을 포함하는 발광 다이오드 패키지.A semiconductor stacked structure comprising a first conductive upper semiconductor layer, an active layer, and a second conductive lower semiconductor layer;
A plurality of contact holes exposing the first conductive upper semiconductor layer through the second conductive lower semiconductor layer and the active layer;
A first bump disposed under the semiconductor stacked structure and electrically connected to the first conductive upper semiconductor layer exposed to the plurality of contact holes;
A second bump positioned under the semiconductor stacked structure and electrically connected to the second conductive lower semiconductor layer; And
A light emitting diode package comprising a protective insulating layer covering sidewalls of the semiconductor laminate.
상기 제1 도전형 상부 반도체층 상에 위치하는 파장변환기를 더 포함하는 발광 다이오드 패키지.The method according to claim 1,
The light emitting diode package further comprising a wavelength converter positioned on the first conductive upper semiconductor layer.
상기 파장변환기는 형광체 시트 또는 불순물이 도핑된 단결정 기판인 발광 다이오드 패키지.The method according to claim 2,
The wavelength converter is a light emitting diode package is a phosphor sheet or a single crystal substrate doped with impurities.
상기 파장변환기의 측면은 상기 보호절연층과 나란한 발광 다이오드 패키지.The method according to claim 2,
The side of the wavelength converter is parallel to the protective insulating layer LED package.
상기 보호절연층은 분포브래그 반사기인 발광 다이오드 패키지.The method according to claim 1,
The protective insulating layer is a light emitting diode package is a distribution Bragg reflector.
상기 제1 도전형 상부 반도체층은 거칠어진 표면을 갖는 발광 다이오드 패키지.The method according to claim 1,
The first conductive upper semiconductor layer has a roughened surface.
상기 제1 및 제2 범프들의 측면을 덮는 절연층을 더 포함하는 발광 다이오드 패키지.The method according to claim 1,
The LED package of claim 1, further comprising an insulating layer covering the side of the first and second bumps.
상기 제1 및 제2 범프들 사이에 위치하는 더미 범프를 더 포함하는 발광 다이오드 패키지.The method according to claim 7,
The LED package further comprises a dummy bump positioned between the first and second bumps.
관통홀들을 갖는 절연 기판을 더 포함하되,
상기 제1 및 제2 범프들은 상기 절연 기판의 관통홀에 형성된 발광 다이오드 패키지.The method according to claim 1,
Further comprising an insulating substrate having through holes,
The first and second bumps are formed in the through hole of the insulating substrate.
상기 절연 기판은 사파이어 또는 실리콘 기판인 발광 다이오드 패키지.The method according to claim 9,
The insulating substrate is a sapphire or silicon substrate light emitting diode package.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110111136A KR101654339B1 (en) | 2011-10-28 | 2011-10-28 | Wafer-level light emitting diode package and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110111136A KR101654339B1 (en) | 2011-10-28 | 2011-10-28 | Wafer-level light emitting diode package and method of fabricating the same |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100092807A Division KR101142965B1 (en) | 2010-09-24 | 2010-09-24 | Wafer-level light emitting diode package and method of fabricating the same |
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Application Number | Title | Priority Date | Filing Date |
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KR1020150117893A Division KR101660020B1 (en) | 2015-08-21 | 2015-08-21 | Wafer-level light emitting diode package and method of fabricating the same |
KR1020160080412A Division KR101775664B1 (en) | 2016-06-27 | 2016-06-27 | Wafer-level light emitting diode package and method of fabricating the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20120031472A true KR20120031472A (en) | 2012-04-03 |
KR101654339B1 KR101654339B1 (en) | 2016-09-06 |
Family
ID=46134927
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020110111136A KR101654339B1 (en) | 2011-10-28 | 2011-10-28 | Wafer-level light emitting diode package and method of fabricating the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101654339B1 (en) |
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US9838673B2 (en) | 2011-12-21 | 2017-12-05 | Hisense Electric Co., Ltd. | Method and apparatus for adjusting viewing area, and device capable of three-dimension displaying video signal |
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