KR20120025316A - 반도체 모듈 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

반도체 모듈 및 이를 포함하는 반도체 장치를 제공한다. 반도체 모듈은, 칩 영역과, 제1 폭을 가지며 일 방향으로 연장하는 제1 탭 영역과, 제1 탭 영역 아래에 배치되며 상기 제1 폭보다 좁은 제2 폭을 가지며 일 방향으로 연장하는 제2 탭 영역을 포함하는 보드와, 보드의 칩 영역에 실장되는 다수의 반도체 칩들과, 제1 탭 영역에 배치되며 다수의 반도체 칩들로 전기적 신호를 송수신하는 제1 탭들과, 제2 탭 영역에 배치되며 다수의 반도체 칩들로 전기적 신호를 송수신하는 제2 탭들을 포함한다.

Description

반도체 모듈 및 이를 포함하는 반도체 장치{Semiconductor module and Semiconductor device including the same}
본 발명은 반도체 모듈 및 이를 포함하는 반도체 장치에 관련된 것으로서, 더욱 상세하게는 반도체 메모리에 적용되는 반도체 모듈 및 이를 포함하는 반도체 장치에 관련된 것이다.
메모리 소자의 집적도가 향상됨으로써, 반도체 메모리에 적용되는 탭들(tabs)의 수량이 증가하는 추세이다. 그러나, 증가하는 탭들의 수량을 구현하기 위한 디자인 공간이 부족한 문제가 발생되고 있다. 메모리 소자에서, 메모리 소자의 기존 사이즈는 유지하면서, 탭들의 수량을 증가하기 위하여 탭들 사이의 피치(pitch)를 감소시켜야 한다. 탭들 사이의 피치를 감소시킴으로써, 탭들 사이가 단락될 수 있다. 또한, 탭들의 수량의 증가로 소켓(socket)에 메모리 소자를 삽입하는데 있어서, 삽입하는데 드는 힘이 증가하여 메모리 소자가 손상될 수 있다.
본 발명이 이루고자 하는 일 기술적 과제는 메모리 소자의 사이즈를 유지하면서, 탭들 사이의 피치가 감소되지 않은 채 증가된 수량의 탭들을 포함하는 반도체 모듈을 제공하는 데 있다.
본 발명의 이루고자 하는 일 기술적 과제는 상기 반도체 모듈을 포함하는 반도체 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 모듈을 제공한다. 상기 반도체 모듈은, 칩 영역, 제1 탭 영역 및 제2 탭 영역을 포함하는 보드와, 상기 보드의 칩 영역에 실장되는 다수의 반도체 칩들과, 상기 제1 탭 영역에 배치되며, 상기 다수의 반도체 칩들로 전기적 신호를 송수신하는 제1 탭들과, 상기 제2 탭 영역에 배치되며, 상기 다수의 반도체 칩들로 전기적 신호를 송수신하는 제2 탭들을 포함한다. 이때, 상기 제1 탭 영역은 제1 폭을 가지며 일 방향으로 연장하고, 상기 제2 탭 영역은 상기 제1 탭 영역 아래에 배치되며 상기 제1 폭보다 좁은 제2 폭을 가지며 상기 일 방향으로 연장할 수 있다.
본 발명의 일 실시예에 따르면, 상기 칩 영역이 상기 제1 폭을 가지며 상기 일 방향으로 연장할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 보드는, 제1 수직면을 포함하는 일 면, 제2 수직면과, 상기 제2 수직면 아래에 배치되는 제3 수직면과 상기 제2 및 제3 수직면을 연결하는 수평면을 갖는 타 면을 포함할 수 있다. 이때, 상기 제2 수직면이 상기 제3 수직면보다 돌출될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 칩 영역, 제1 탭 영역 및 제2 탭 영역은 상기 보드의 타 면에 배치되며, 상기 칩 영역은 상기 제2 수직면의 상부 영역이며, 상기 제1 탭 영역은 상기 제2 수직면의 하부 영역이며, 상기 제2 탭 영역은 상기 제3 수직면에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 칩 영역은 상기 제1 폭보다 넓은 제3 폭으로 상기 일 방향으로 연장할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 보드는, 제1 수직면을 포함하는 일 면과, 제2 수직면과, 상기 제2 수직면 아래에 배치되는 제3 수직면과, 상기 제3 수직면 아래에 배치되는 제4 수직면과, 상기 제2 및 제3 수직면을 연결하는 제1 수평면과, 상기 제3 수직면 및 제4 수직면을 연결하는 제2 수평면을 갖는 타 면을 포함할 수 있다. 이때, 상기 제2 수직면이 상기 제3 수직면보다 돌출되고, 상기 제3 수직면이 상기 제4 수직면보다 돌출될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 칩 영역, 제1 탭 영역 및 제2 탭 영역은 상기 보드의 타 면에 배치되며, 상기 칩 영역은 제2 수직면에 배치되고, 상기 제1 탭 영역은 제3 수직면에 배치되고, 상기 제2 탭 영역은 제4 수직면에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 보드는, 제1 수직면과, 상기 제1 수직면 아래에 배치되는 제2 수직면과, 상기 제1 및 제2 수직면들을 연결하는 제1 수평면을 포함하는 일 면과, 상기 제1 수직면과 마주하는 제3 수직면과, 상기 제2 수직면과 마주하는 제4 수직면과, 상기 제3 및 제4 수직면들을 연결하는 제2 수평면을 포함하는 타 면을 포함할 수 있다. 이때, 상기 제1 수직면이 상기 제2 수직면보다 돌출되고, 상기 제3 수직면이 상기 제4 수직면보다 돌출될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 칩 영역, 제1 탭 영역 및 제2 탭 영역은 상기 보드의 양면에 배치되되, 상기 칩 영역은 상기 제1 수직면의 상부 영역과 상기 제3 수직면의 상부 영역이며, 상기 제1 탭 영역은 상기 제1 수직면의 하부 영역과 상기 제3 수직면의 하부 영역이며, 상기 제2 탭 영역은 상기 제2 및 제4 수직면에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 보드는, 제1 수직면과, 상기 제1 수직면 아래에 배치되는 제2 수직면과, 상기 제2 수직면 아래에 배치되는 제3 수직면과, 상기 제1 및 제2 수직면들을 연결하는 제1 수평면과 상기 제2 및 제3 수직면들을 연결하는 제2 수평면을 포함하는 일 면과, 상기 제1 수직면과 마주하는 제4 수직면과, 상기 제2 수직면과 마주하는 제5 수직면과, 상기 제3 수직면과 마주하는 제6 수직면과, 상기 제4 및 제5 수직면들을 연결하는 제3 수평면과, 상기 제5 및 제6 수직면들을 연결하는 제4 수평면을 포함하는 타 면을 포함할 수 있다. 이때, 상기 제1 수직면이 상기 제2 수직면보다 돌출되고 상기 제2 수직면이 상기 제3 수직면보다 돌출되고, 상기 제4 수직면이 상기 제5 수직면보다 돌출되고 상기 제5 수직면이 상기 제6 수직면보다 돌출될 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 반도체 모듈의 보드에 다수의 탭들을 복수의 스트링 구조로 배치함으로써, 탭들 사이의 단락 등의 문제를 방지할 수 있다. 또한, 많은 탭들을 포함하는 반도체 모듈은, 집적도가 향상된 메모리 모듈에 적용할 수 있다.
더불어, 반도체 모듈의 보드 구조에서, 제1 탭 영역보다 제2 탭 영역의 폭이 실질적으로 좁을 수 있다. 또한, 반도체 모듈이 삽입되는 소켓의 내부 구조는 하부가 돌출되어, 좁은 하부 공간을 한정하고 있을 수 있다. 이와 같이 반도체 모듈 및 소켓의 내부 구조가 서로 상보적인 구조를 가짐으로써, 반도체 모듈을 소켓에 삽입할 때, 반도체 모듈에 가압되는 삽입 강압(insertion force)을 감소시킬 수 있다. 또한, 반도체 모듈의 하부가 좁은 폭을 가짐으로써, 소켓 내부로 삽입되는 동안 반도체 모듈이 손상되는 것을 방지할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 1b는 도 1a에 도시된 반도체 장치의 반도체 모듈을 설명하기 위한 부분 사시도이다.
도 1c는 도 1a에 도시된 반도체 장치의 소켓을 설명하기 위한 부분 사시도이다.
도 1d는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 3b는 도 3a에 도시된 반도체 장치의 반도체 모듈을 설명하기 위한 부분 사시도이다.
도 3c는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3d는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 4b는 도 4a에 도시된 반도체 장치의 반도체 모듈을 설명하기 위한 부분 사시도이다.
도 4c는 도 4a에 도시된 반도체 장치의 소켓을 설명하기 위한 부분 사시도이다.
도 4d는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 6b는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6c는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 장치_제1 실시예 )
도 1a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 1b는 도 1a에 도시된 반도체 장치의 반도체 모듈을 설명하기 위한 부분 사시도이고, 도 1c는 도 1a에 도시된 반도체 장치의 소켓을 설명하기 위한 부분 사시도이고, 도 1d는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1a 내지 도 1d를 참조하면, 반도체 장치(10)는, 반도체 모듈(semiconductor module, 100)과, 반도체 모듈(100)이 삽입 가능한 소켓(socket, 120)을 포함할 수 있다.
반도체 모듈(100)은, 보드(board, 101), 반도체 칩들(semiconductor chips, 108), 제1 탭들(first taps, 110) 및 제2 탭들(112)을 포함할 수 있다.
보드(101)는 제1 방향을 연장 방향으로 하는 사각 평판 형상을 가질 수 있다. 예컨대, 보드(101)는 인쇄회로기판(Printed Circuit board; PCB)일 수 있다. 인쇄회로기판의 회로들(114)은 반도체 칩들(108)을 제1 탭들(110) 및 제2 탭들(112)과 전기적으로 연결할 수 있다.
보드(101)의 일 면은 타 면과 마주하며 배치될 수 있다. 본 발명의 몇몇 실시예들에 따르면, 보드(101)의 일 면은 제1 수직면(V1)을 포함하며, 보드(101)의 타 면은 제2 수직면(V2)과, 제2 수직면(V2) 아래에 배치되는 제3 수직면(V3)을 포함할 수 있다. 제2 수직면(V2)은 제3 수직면(V3)보다 돌출될 수 있다. 보드(101)의 타 면의 제2 및 제3 수직면(V2, V3) 사이는 제1 수평면(H1)에 의해 연결될 수 있다.
보드(101)는 칩 영역(102), 제1 탭 영역(104) 및 제2 탭 영역(106)을 포함할 수 있다. 칩 영역(102) 및 제1 탭 영역(104)은 동일한 제1 폭(W1)을 가지며 제1 방향으로 연장할 수 있다. 제2 탭 영역(106)은 제1 폭(W1)과 상이한 제2 폭(W2)을 가지며 제1 방향으로 연장할 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 실질적으로 작을 수 있다. 이때, 제1 폭(W1)은 제1 수직면(V1) 및 제2 수직면(V2) 사이의 폭이며, 제2 폭(W2)은 제1 수직면(V1) 및 제3 수직면(V3) 사이의 폭일 수 있다.
본 발명의 몇몇 실시예들에 따르면, 칩 영역(102), 제1 탭 영역(104) 및 제2 탭 영역(106)은 기판의 타 면에 배치될 수 있다. 칩 영역(102)은 제2 수직면(V2)의 상부 영역이며, 제1 탭 영역(104)은 제2 수직면(V2)의 하부 영역이며, 제2 탭 영역(106)은 제3 수직면(V3)에 배치될 수 있다.
제1 탭들(110)은 제1 탭 영역(104)에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 제1 탭들(110)은 제1 방향으로 서로 이격되어 배열될 수 있다. 여기에서, 제1 방향으로 서로 이격되어 배열된 제1 탭들(110)의 배열 구조를 스트링 배열(string array) 구조라 한다.
제1 탭들(110)은, 외부로부터 반도체 칩들(108)로 또는 반도체 칩들(108)로부터 외부로 전기적 신호를 송수신할 수 있다. 제1 탭들(110)의 일 측은 소켓(120)의 제1 소켓 핀들(124)과 전기적으로 연결되며, 타 측은 보드(101)의 회로들(114)과 전기적으로 연결될 수 있다. 제1 탭들(110)은 제1 소켓 핀들(124)과 직접적으로 접촉하며, 보드(101)의 회로들(114)과는 직/간접적으로 연결될 수 있다.
제2 탭들(112)은 제2 탭 영역(106)에 배치될 수 있다. 본 발명의 일 실시예에 따르면, 제2 탭들(112)은 제1 방향으로 서로 이격되어 배열될 수 있다. 제2 탭들(112)은 제1 탭들(110)의 배열 구조와 실질적으로 동일한 구조를 가지며 배치될 수 있다. 제1 탭들(110)이 스트링 배열 구조일 경우, 제2 탭들(112)도 스트링 배열 구조를 가질 수 있다.
제2 탭들(112)은, 외부로부터 반도체 칩들(108)로 또는 반도체 칩들(108)로부터 외부로 전기적 신호를 송수신할 수 있다. 제2 탭들(112)의 일 면은 소켓(120)의 제2 소켓 핀들(126)과 전기적으로 연결되며, 타 면은 보드(101)의 회로들(114)과 전기적으로 연결될 수 있다. 제2 탭들(112)은 제1 소켓 핀들(124)과 직접적으로 접촉하며, 보드(101)의 회로들(114)과는 직/간접적으로 연결될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 제2 탭 영역(106)이 칩 영역(102) 또는 제1 탭 영역(104)의 폭보다 실질적으로 좁아, 제2 탭 영역(106)에 배치된 제2 탭들(112)이 보드(101)의 회로와 직접적으로 연결될 수 있다. 특히, 제2 탭들(112)과 직접적으로 연결되는 회로들(114)은 접지(ground) 전위가 인가되는 회로일 수 있다.
본 실시예에서는, 제1 탭들(110) 및 제2 탭들(112)을 갖는 반도체 모듈(100)을 예시적으로 설명하고 있으나, 본 발명이 반도체 모듈(100)의 탭 구조를 두 개의 스트링 배열을 갖는 탭 구조로 한정하는 것은 아니다. 예컨대, 탭들의 크기를 감소시켜 제2 탭들(112) 아래 다수의 스트링 배열을 갖는 탭들을 더 배치시킬 수 있다. 이때, 보드(101)의 폭도 탭들의 수량에 따라 아래로 갈수록 좁아질 수 있다.
소켓(120)은 본체(122)와, 본체(122) 내측에 배열된 제1 소켓 핀들(124)과, 제1 소켓 핀들(124) 하부에 배열된 제2 소켓 핀들(126)을 포함할 수 있다.
본체(122)는 반도체 모듈(100)의 구조와 대응되는 구조를 가질 수 있다. 특히, 반도체 모듈(100)이 소켓(120) 내로 삽입됨으로써, 본체(122)의 내부는 반도체 모듈(100)의 외부 구조와 대응되는 구조를 가질 수 있다.
본체(122)는 반도체 모듈(100)의 출입이 가능한 구조를 가질 수 있다. 예컨대, 상부가 열린 중공의 육면체 구조를 가질 수 있다. 본체(122)의 전체 높이(H2)는 보드(101)의 제1 탭 영역(104) 및 제2 탭 영역(106)의 총 높이(H1)와 실질적으로 동일하거나 실질적으로 높을 수 있다.
본체(122) 내측의 일 면은 본체(122) 내측의 타 면과 마주하며 배치될 수 있다. 본체(122) 내측의 일 면은 제4 수직면(V4)을 포함할 수 있다. 본체(122)의 내측의 타 면은 제5 수직면(V5)과, 제5 수직면(V5) 아래에 배치되는 제6 수직면(V6)과, 제5 및 제6 수직면(V5 ,V6) 사이를 연결하는 제2 수평면(H2)을 포함할 수 있다. 또한, 제6 수직면(V6)은 제5 수직면(V5)보다 돌출될 수 있다.
제4 수직면(V4)과 제5 수직면(V5) 사이에 한정되는 본체(122)의 상부 공간은 제3 폭(W3)을 가지며, 제4 수직면(V4)과 제6 수직면(V6) 사이에 한정되는 본체(122)의 하부 공간은 제4 폭(W4)을 가질 수 있다. 이때, 제6 수직면(V6)이 제5 수직(V5)면보다 돌출되기 때문에 제3 폭(W3)이 제4 폭(W4)보다 실질적으로 넓을 수 있다. 또한, 제3 폭(W3)은 제1 폭(W1)과 실질적으로 동일하며, 제4 폭(W4)은 제2 폭(W2)과 실질적으로 동일할 수 있다.
제1 소켓 핀들(124)은 제5 수직면(V5)에 배치될 수 있다. 제1 소켓 핀들(124)은 제1 탭들(110)과 대응되는 배열 구조를 가질 수 있다. 본 발명의 몇몇 실시예들에 따르면, 제1 소켓 핀들(124)은 제1 방향으로 서로 이격되어 배열될 수 있다. 예컨대, 제1 소켓 핀들(124)은 등간격으로 이격되어 배치될 수 있다. 제1 소켓 핀들(124)의 이격 거리는 제1 탭들(110)의 이격 거리와 실질적으로 동일할 수 있다.
제2 소켓 핀들(126)은 제6 수직면(V6)에 배치될 수 있다. 제2 소켓 핀들(126)은 제2 탭들(112)과 대응되는 배열 구조를 가질 수 있다. 본 발명의 몇몇 실시예들에 따르면, 제2 소켓 핀들(126)은 제1 방향으로 서로 이격되어 배열될 수 있다. 예컨대, 제2 소켓 핀들(126)은 등간격으로 이격되어 배치될 수 있다. 제2 소켓 핀들(126)의 이격 거리는 제2 탭들(112)의 이격 거리와 실질적으로 동일할 수 있다. 또한, 제2 소켓 핀들(126)은 제1 소켓 핀들(124)의 배열 구조와 실질적으로 동일한 구조를 가지며 배열될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 각각의 제2 소켓 핀(126)은 제1 소켓 핀(124)과 실질적으로 동일한 구조 및 크기를 가질 수 있다.
상기에서 설명한 바와 같이, 반도체 모듈(100)이 소켓(120) 내에 삽입될 때, 제1 소켓 핀들(124)은 제1 탭들(110)과, 제2 소켓 핀들(126)은 제2 탭들(112)과 각각 전기적으로 연결될 수 있다. 예컨대, 제1 소켓 핀들(124)이 제1 탭들(110)과 각각 접촉하며, 제2 소켓 핀들(126)은 제2 탭들(112)에 각각 접촉할 수 있다.
본 발명의 실시예들에 따르면, 반도체 모듈(100)의 보드(101)에 다수의 탭들을 복수의 스트링 구조로 배치함으로써, 많은 탭들을 배치함과 동시에 탭들 사이의 단락 등의 문제를 방지할 수 있다. 또한, 더 많은 탭들을 포함하는 반도체 모듈(100)은, 집적도가 향상된 메모리 장치에 적용할 수 있다.
더불어, 반도체 모듈(100)의 보드(101) 구조에서, 제1 탭 영역(104)보다 제2 탭 영역(106)의 폭이 실질적으로 좁을 수 있다. 또한, 반도체 모듈(100)이 삽입되는 소켓(120)의 내부 구조는 하부가 돌출되어, 좁은 하부 공간을 한정하고 있을 수 있다. 이와 같이 반도체 모듈(100) 및 소켓(120)의 내부 구조가 서로 상보적인 구조를 가짐으로써, 반도체 모듈(100)을 소켓(120)에 삽입할 때, 반도체 모듈(100)에 가압되는 삽입 강압(insertion force)을 감소시킬 수 있다. 또한, 반도체 모듈(100)의 하부가 좁은 폭을 가짐으로써, 소켓(120) 내부로 삽입되는 동안 반도체 모듈(100)이 손상되는 것을 방지할 수 있다.
(반도체 장치_제2 실시예 )
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1a 및 도 2를 참조하면, 반도체 장치(10)는, 반도체 모듈(100) 및 소켓(130)을 포함할 수 있다. 반도체 모듈(100)은, 보드(101), 반도체 칩들(108), 제1 탭들(110) 및 제2 탭들(112)을 포함할 수 있다. 본 실시예에서 소켓(130)의 구조를 제외한 반도체 모듈(100) 및 소켓(130)에 대한 상세한 설명은, 제1 실시예의 반도체 모듈(100) 및 소켓(120)의 상세한 설명과 실질적으로 동일하여 생략하기로 한다.
도 2를 참조하면, 소켓(130)은 본체(132), 제1 소켓 핀들(134) 및 제2 소켓 핀들(136)을 포함할 수 있다.
본체(132) 내측의 일 면은 본체(132)의 내측의 타 면과 마주하며 배치될 수 있다. 본체(132) 내측의 일 면은 제4 수직면(V4)을 포함하며, 타면은 제5 수직면(V5)을 포함할 수 있다. 본체(132) 내측에는 제4 수직면(V4) 및 제5 수직면(V5)으로 한정되는 공간을 가질 수 있다. 공간은 일정한 폭을 가질 수 있다.
본체(132) 내측의 상부에는 제1 소켓 핀들(134)이 배치될 수 있다. 본체(132) 내측의 하부에는 제2 소켓 핀들(136)이 배치될 수 있다. 본 발명의 몇몇 실시예들에 따르면, 각각의 제1 소켓 핀(134)은 각각의 제2 소켓 핀(136)과 동일한 구조를 가질 수 있으나, 제1 소켓 핀(134)의 크기(S1)가 제2 소켓 핀(136)의 크기(S2)보다 실질적으로 작을 수 있다.
도 1a 내지 도 1d를 참조하는 제1 실시예에서 설명된 소켓의 타 면에서 제6 수직면(V6)이 제5 수직면(V5)보다 돌출된 구조를 가지며 제1 소켓 핀(124)과 제2 소켓 핀(126)은 동일한 크기이다. 한편, 본 실시예에서는 소켓(130) 내측의 타 면에는 돌출된 구조를 가지지 않으며 제2 소켓 핀(136)이 제1 소켓 핀(134)과 상이한 크기를 가짐으로써, 제1 실시예의 소켓(120)의 구조에 대응되는 특징을 발현할 수 있다.
(반도체 장치_ 실시예 3)
도 3a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 3b는 도 3a에 도시된 반도체 장치의 반도체 모듈을 설명하기 위한 부분 사시도이고, 도 3c는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고. 도 3d는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3a 내지 도 3c를 참조하면, 반도체 장치(20)는, 반도체 모듈(200) 및 소켓(120, 130)을 포함할 수 있다. 반도체 모듈(200)은, 보드(201), 반도체 칩들(208), 제1 탭들(210) 및 제2 탭들(212)을 포함할 수 있다. 본 실시예에서 보드의 구조를 제외한 반도체 모듈(200) 및 소켓(120, 130)에 대한 상세한 설명은, 제1 실시예 및 제2 실시예의 반도체 모듈(100) 및 소켓(120, 130)의 상세한 설명과 실질적으로 동일하여 생략하기로 한다.
보드(201)의 일 면은 타 면과 마주하며 배치될 수 있다. 본 발명의 몇몇 실시예들에 따르면, 보드(201)의 일 면은 제1 수직면(V1)을 포함할 수 있다. 보드(201)의 타 면은 제2 수직면(V2)과, 제2 수직면(V2) 아래에 배치되는 제3 수직면(V3)과, 제3 수직면(V3) 아래에 배치되는 제4 수직면(V4)을 포함할 수 있다. 또한, 보드(201)의 타 면에는 제2 및 제3 수직면(V2, V3) 사이를 연결하는 제1 수평면(H1)과, 제3 및 제4 수직면(V3, V4) 사이를 연결하는 제2 수평면(H2)을 더 포함할 수 있다.
또한, 보드(201)는 제1 폭(W1)을 가지며 제1 방향으로 연장하는 칩 영역(202)과, 제1 폭(W1)보다 실질적으로 좁은 제2 폭(W2)을 가지며 제1 방향으로 연장하는 제1 탭 영역(204)과, 제2 폭(W2)보다 좁은 제3 폭(W3)을 가지며 제1 방향으로 연장하는 제2 탭 영역(206)을 포함할 수 있다. 칩 영역(202) 아래에 제1 탭 영역(204)이 배치되고, 제1 탭 영역(204) 아래에 제2 탭 영역(206)이 배치될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 칩 영역(202)은 제2 수직면(V2)에 배치되며, 제1 탭 영역(204)은 제3 수직면(V3)에 배치되고, 제2 탭 영역(206)은 제4 수직면(V4)에 배치될 수 있다.
본 실시예에서는 도 1a 내지 도 1d의 제1 실시예와 비교할 때, 보드(201)의 구조가 변경된다. 특히, 칩 영역(202)의 구조가 변경되는데, 칩 영역(202) 구조 변경은 소켓 구조에 영향을 미치지 않는다. 따라서, 일 예에 따르면, 소켓 구조는 도 3c에 도시된 바와 같이 제1 실시예의 소켓(120) 구조와 실질적으로 동일할 수 있다. 다른 예에 따르면, 소켓 구조는 도 3d에 도시된 바와 같이 제2 실시예의 소켓(130) 구조와 실질적으로 동일할 수 있다.
(반도체 장치_제4 실시예 )
도 4a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 4b는 도 4a에 도시된 반도체 장치의 반도체 모듈을 설명하기 위한 부분 사시도이고, 도 4c는 도 4a에 도시된 반도체 장치의 소켓을 설명하기 위한 부분 사시도이고, 도 4d는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4a 내지 도 4d를 참조하면, 반도체 장치(30)는, 반도체 모듈(300) 및 소켓(320)을 포함할 수 있다. 반도체 모듈(300)은, 보드(301), 반도체 칩들(308), 제1 탭들(310) 및 제2 탭들(312)을 포함할 수 있다. 본 실시예에서 보드(301) 및 소켓(320)의 구조를 제외한 반도체 모듈(300) 및 소켓(320)에 대한 상세한 설명은, 도 1a 내지 도 1d의 제1 실시예의 반도체 모듈(100) 및 소켓(120)의 상세한 설명과 실질적으로 동일하여 생략하기로 한다.
보드(301)의 일 면은 타 면과 마주하며 배치될 수 있다. 본 발명이 몇몇 실시예들에 따르면, 보드(301)의 일 면은 제1 수직면(V1)과, 제1 수직면(V1) 아래에 배치되는 제2 수직면(V2)을 포함할 수 있다. 또한, 보드(301)의 일 면에는 제1 및 제2 수직면(V1, V2)을 연결하는 제1 수평면(H1)을 더 포함할 수 있다.
보드(301)의 타 면은 제1 수직면(V1)과 마주하는 제3 수직면(V3)과, 제2 수직면(V2)과 마주하는 제4 수직면(V4)을 포함할 수 있다. 또한, 보드(301)의 타 면에는 제3 및 제4 수직면(V3, V4)을 연결하는 제2 수평면(H2)을 더 포함할 수 있다. 이때, 제2 수평면(H2)은 제1 수평면(H1)과 실질적으로 동일한 높이에 배치될 수 있다.
또한, 보드(301)는 칩 영역(302)과, 제1 폭(W1)을 가지며 제1 방향으로 연장하는 제1 탭 영역(304)과, 제1 폭(W1)과 상이한 제2 폭을 가지며 제1 방향으로 연장하는 제2 탭 영역을 포함할 수 있다. 여기에서, 제1 폭(W1)은 제1 및 제3 수직면(V1, V3) 사이의 폭이며, 제2 폭은 제2 및 제4 수직면(V2, V4) 사이의 폭일 수 있다.
칩 영역(302), 제1 탭 영역(304) 및 제2 탭 영역(306)은 보드(301)의 양면에 배치될 수 있다. 더욱 상세하게 설명하면, 칩 영역(302)은 제1 수직면(V1)의 상부 영역 및 제3 수직면(V3)의 상부 영역일 수 있다. 제1 탭 영역(304)은 제1 수직면(V1)의 하부 영역 및 제3 수직면(V3)의 하부 영역일 수 있다. 제2 탭 영역(306)은 제2 및 제4 수직면(V2, V4)일 수 있다.
반도체 칩들(308)은 보드(301)의 칩 영역(302)에 배치될 수 있다. 여기에서, 보드(301)의 제1 수직면(V1) 상부 영역에 배치된 반도체 칩들(308)과, 보드(301)의 제3 수직면(V3) 상부 영역에 배치된 반도체 칩들(308)은 서로 대응되는 위치에 배열될 수 있다. 또한, 반도체 칩들(308)은 제1 방향으로 서로 이격되어 배열될 수 있다. 예컨대, 반도체 칩들(308)은 등간격으로 이격되어 배열될 수 있다.
제1 탭들(310)은 보드(301)의 제1 탭 영역(304)에 배치될 수 있다. 제1 탭 영역(304)은 제1 수직면(V1) 하부 영역 및 제3 수직면(V3)의 하부 영역일 수 있다. 보드(301)의 제1 수직면(V1) 하부 영역에 배치된 제1 탭들(310)과, 보드(301)의 제3 수직면(V3) 하부 영역에 배치된 제1 탭들(310)은 서로 대응되는 위치에 배열될 수 있다. 또한, 제1 탭들(310)은 제1 방향으로 서로 이격되어 배열될 수 있다. 예컨대, 제1 탭들(310)은 등간격으로 이격되어 배열될 수 있다.
제2 탭들(312)은 보드(301)의 제2 탭 영역(306)에 배치될 수 있다. 제2 탭 영역(306)은 제2 수직면(V2) 및 제4 수직면(V4)에 배치될 수 있다. 보드(301)의 제2 수직면(V2)에 배치된 제2 탭들(312)과, 보드(301)의 제4 수직면(V4)에 배치된 제2 탭들(312)은 서로 대응되는 위치에 배열될 수 있다. 또한, 제2 탭들(312)은 제1 방향으로 서로 이격되어 배열될 수 있다. 예컨대, 제2 탭들(312)은 등간격으로 이격되어 배열될 수 있다.
도 4c를 참조하면, 소켓(320)은 본체(322)와, 본체(322) 내측에 배열된 제1 소켓 핀들(324)과, 제1 소켓 핀들(324) 하부에 배열된 제2 소켓 핀들(326)을 포함할 수 있다.
본체(322)의 내측의 일 면은 타 면과 마주하며 배치될 수 있다. 본 발명이 몇몇 실시예들에 따르면, 본체(322)의 내측의 일 면은 제5 수직면(V5)과, 제5 수직면(V5) 하부에 배치되는 제6 수직면(V6)을 포함할 수 있다. 제6 수직면(V6)이 제5 수직면(V5)보다 돌출되어 배치될 수 있다. 또한, 본체(322) 내측의 일 면은 제5 및 제6 수직면(V5, V6) 사이를 연결하는 제3 수평면(H3)을 더 포함할 수 있다.
본체(322)의 내측의 타 면은 제5 수직면(V5)과 마주하는 제7 수직면(V7)과, 제6 수직면(V6)과 마주하는 제8 수직면(V8)을 포함할 수 있다. 제8 수직면(V8)이 제7 수직면(V7)보다 돌출되어 배치될 수 있다. 또한, 본체(322) 내측의 타 면은 제7 및 제8 수직면(V7, V8) 사이를 연결하는 제4 수평면(H4)을 더 포함할 수 있다. 제4 수평면(H4)은 제3 수평면(H3)과 실질적으로 동일한 높이에 배치될 수 있다.
본체(322) 내측의 제5 수직면(V5) 및 제7 수직면(V7)에 의하여 한정되는 상부 공간은 제3 폭(W3)을 가질 수 있다. 본체(322) 내측의 제6 수직면(V6) 및 제8 수직면(V8)에 의하여 한정되는 하부 공간은 제4 폭(W4)을 가질 수 있다. 제6 수직면(V6)은 제5 수직면(V5)보다 돌출되고, 제8 수직면(V8)은 제7 수직면(V7)보다 돌출된 구조에 의해, 제4 폭(W4)이 제3 폭(W3)보다 실질적으로 작을 수 있다.
제1 소켓 핀들(324)은 제5 수직면(V5) 및 제6 수직면(V6)에 배치될 수 있다. 제2 소켓 핀들(326)은 제7 수직면(V7) 및 제8 수직면(V8)에 배치될 수 있다. 이때, 각각의 제1 소켓 핀(324)은 각각의 제2 소켓 핀(326)의 구조 및 크기와 실질적으로 동일할 수 있다.
보드(301)가 소켓(320)에 삽입될 때, 제1 소켓 핀들(324)은 제1 탭들(310)과 각각 접촉하며, 제2 소켓 핀들(326)은 제2 탭들(312)과 각각 접촉할 수 있다.
본 실시예의 반도체 장치는 도 1a 내지 도 1d의 제1 실시예와, 보드(301)의 양면에 반도체 칩들(308), 제1 탭들(310) 및 제2 탭들(312)이 배치된다는 점과, 소켓(320)의 내측 양면에 제1 소켓 핀들(324) 및 제2 소켓 핀들(326)이 배치된다는 점을 제외하고는 실질적으로 동일할 수 있다. 따라서, 본 실시예에 따른 반도체 장치가 동일한 크기일 때 더 많은 탭들 및 소켓 핀들을 포함할 수 있다. 따라서, 집적도가 향상된 반도체 장치를 제공할 수 있다.
(반도체 장치_제5 실시예 )
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4a 및 5를 참조하면, 반도체 장치(30)는, 반도체 모듈(300) 및 소켓(330)을 포함할 수 있다. 반도체 모듈(300)은, 보드(301), 반도체 칩들(308), 제1 탭들 (310)및 제2 탭들(312)을 포함할 수 있다. 본 실시예에서 소켓(330)의 구조를 제외한 반도체 모듈(300) 및 소켓(330)에 대한 상세한 설명은, 제4 실시예의 반도체 모듈(300) 및 소켓(320)의 상세한 설명과 실질적으로 동일하여 생략하기로 한다.
소켓(330)은 본체(332)와, 본체(332) 내측에 배열된 제1 소켓 핀들(334)과, 제1 소켓 핀들(334) 하부에 배열된 제2 소켓 핀들(336)을 포함할 수 있다.
본체(332) 내측의 일 면은 본체(332)의 내측의 타 면과 마주하며 배치될 수 있다. 본체(332) 내측의 일 면은 제5 수직면(V5)을 포함하며, 타면은 제6 수직면(V6)을 포함할 수 있다. 본체(332) 내측에는 제5 수직면(V5) 및 제6 수직면(V6)으로 한정되는 공간을 가질 수 있다. 공간은 실질적으로 동일한 폭을 가질 수 있다.
제1 소켓 핀들(334)은 본체(332) 내측의 제5 수직면(V5) 상부 영역 및 제6 수직면(V6) 상부 영역에 마주하며 배치될 수 있다. 또한, 제2 소켓 핀들(336)은 본체(332) 내측 제5 수직면(V5) 하부 영역 및 제6 수직면(V6) 하부 영역에 마주하며 배치될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 각각의 제1 소켓 핀(334)은 각각의 제2 소켓 핀(336)과 동일한 구조를 가질 수 있으나, 제1 소켓 핀(334)의 크기(S1)가 제2 소켓 핀(336)의 크기(S2)보다 실질적으로 작을 수 있다.
본 실시예의 소켓에 대한 설명은, 본체(332) 내측 양측에 소켓 핀들이 마주하며 배치된다는 점을 제외하고는 도 2의 실시예 2에서 설명된 소켓(130) 구조와 실질적으로 동일할 수 있다. 따라서, 본 실시예에 따른 반도체 장치(30)가 동일한 크기일 때 더 많은 소켓 핀들을 포함할 수 있다. 따라서, 집적도가 향상된 반도체 장치(30)를 제공할 수 있다.
(반도체 장치_ 실시예 6)
도 6a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 6b는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 6c는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6a 및 도 6b를 참조하면, 반도체 장치(40)는, 반도체 모듈(400) 및 소켓(320, 330)을 포함할 수 있다. 반도체 모듈(400)은, 보드(401), 반도체 칩들(408), 제1 탭들(410) 및 제2 탭들(412)을 포함할 수 있다. 본 실시예에서 보드(401)의 구조를 제외한 반도체 모듈(400) 및 소켓(320, 330)에 대한 상세한 설명은, 도 4a 내지 도 4d의 제4 실시예과, 도 5의 제5 실시예의 반도체 모듈(300) 및 소켓(320, 330)의 상세한 설명과 실질적으로 동일하여 생략하기로 한다.
보드(401)의 일 면은 타 면과 마주하며 배치될 수 있다. 본 발명의 몇몇 실시예들에 따르면, 보드(401)의 일 면은 제1 수직면(V1)과, 제1 수직면(V1) 아래에 배치되는 제2 수직면(V2)과, 제2 수직면(V2) 아래에 배치되는 제3 수직면(V3)을 포함할 수 있다. 보드(401)의 일 면은 제1 및 제2 수직면(V1, V2) 사이를 연결하는 제1 수평면(H1)과, 제2 및 제3 수직면(V2, V3) 사이를 연결하는 제2 수평면(H2)을 더 포함할 수 있다.
보드(401)의 타 면은 제1 수직면(V1)과 마주하는 제4 수직면(V4)과, 제2 수직면(V2)과 마주하는 제5 수직면(V5)과, 제3 수직면(V3)과 마주하는 제6 수직면(V6)을 포함할 수 있다. 보드(401)의 타 면은 제4 및 제5 수직면(V4, V5) 사이를 연결하는 제3 수평면(H3)과, 제5 및 제6 수직면(V5, V6) 사이를 연결하는 제4 수평면(H4)을 더 포함할 수 있다. 이때, 제3 수평면(H3)은 제1 수평면(H1)과 실질적으로 동일한 높이에 배치되며, 제4 수평면(H4)은 제2 수평면(H2)과 실질적으로 동일한 높이에 배치될 수 있다.
또한, 보드(401)는 제1 폭(W1)을 가지며 제1 방향으로 연장하는 칩 영역(402)과, 제1 폭(W1)보다 실질적으로 좁은 제2 폭(W2)을 가지며 제1 방향으로 연장하는 제1 탭 영역(404)과, 제2 폭(W2)보다 좁은 제3 폭(W3)을 가지며 제1 방향으로 연장하는 제2 탭 영역(406)을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따르면, 칩 영역(402), 제1 탭 영역(404) 및 제2 탭 영역(406)은 보드(401)의 양면에 배치될 수 있다. 더욱 상세하게 설명하면, 칩 영역(402)은 제1 수직면(V1) 및 제4 수직면(V4)에 배치되며, 제1 탭 영역(404)은 제2 수직면(V2) 및 제5 수직면(V5)에 배치되고, 제2 탭 영역(406)은 제3 수직면(V3) 및 제6 수직면(V6)에 배치될 수 있다.
본 실시예에서는 도 4a 내지 도 4d의 제4 실시예와 비교할 때, 보드(401)의 구조가 변경된다. 특히, 칩 영역(402)의 구조가 변경되는데, 칩 영역(402) 구조 변경은 소켓 구조에 영향을 미치지 않는다. 따라서, 일 예에 따르면, 소켓 구조는 4d에 도시된 바와 같이 제4 실시예의 소켓(320) 구조와 실질적으로 동일할 수 있다. 다른 예에 따르면, 소켓 구조는 도 5에 도시된 바와 같이 제5 실시예의 소켓(330) 구조와 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 칩 영역, 제1 탭 영역 및 제2 탭 영역을 포함하는 보드(board);
    상기 보드의 칩 영역에 실장되는 다수의 반도체 칩들(semiconductor chips);
    상기 제1 탭 영역에 배치되며, 상기 다수의 반도체 칩들로 전기적 신호를 송수신하는 제1 탭들(first taps); 및
    상기 제2 탭 영역에 배치되며, 상기 다수의 반도체 칩들로 전기적 신호를 송수신하는 제2 탭들을 포함하되,
    상기 제1 탭 영역은 제1 폭을 가지며 일 방향으로 연장하고, 상기 제2 탭 영역은 상기 제1 탭 영역 아래에 배치되며 상기 제1 폭보다 좁은 제2 폭을 가지며 상기 일 방향으로 연장하는 반도체 모듈.
  2. 제1항에 있어서,
    상기 칩 영역이 상기 제1 폭을 가지며 상기 일 방향으로 연장하는 반도체 모듈.
  3. 제1항에 있어서,
    상기 보드는,
    제1 수직면을 포함하는 일 면; 및
    제2 수직면과, 상기 제2 수직면 아래에 배치되는 제3 수직면과 상기 제2 및 제3 수직면을 연결하는 수평면을 갖는 타 면을 포함하되,
    상기 제2 수직면이 상기 제3 수직면보다 돌출된 반도체 모듈.
  4. 제3항에 있어서,
    상기 칩 영역, 제1 탭 영역 및 제2 탭 영역은 상기 보드의 타 면에 배치되며,
    상기 칩 영역은 상기 제2 수직면의 상부 영역이며,
    상기 제1 탭 영역은 상기 제2 수직면의 하부 영역이며,
    상기 제2 탭 영역은 상기 제3 수직면에 배치되는 반도체 모듈.
  5. 제1항에 있어서,
    상기 칩 영역은 상기 제1 폭보다 넓은 제3 폭으로 상기 일 방향으로 연장하는 반도체 모듈.
  6. 제1항에 있어서,
    상기 보드는,
    제1 수직면을 포함하는 일 면; 및
    제2 수직면과, 상기 제2 수직면 아래에 배치되는 제3 수직면과, 상기 제3 수직면 아래에 배치되는 제4 수직면과, 상기 제2 및 제3 수직면을 연결하는 제1 수평면과, 상기 제3 수직면 및 제4 수직면을 연결하는 제2 수평면을 갖는 타 면을 포함하되,
    상기 제2 수직면이 상기 제3 수직면보다 돌출되고, 상기 제3 수직면이 상기 제4 수직면보다 돌출된 반도체 모듈.
  7. 제6항에 있어서,
    상기 칩 영역, 제1 탭 영역 및 제2 탭 영역은 상기 보드의 타 면에 배치되며,
    상기 칩 영역은 제2 수직면에 배치되고,
    상기 제1 탭 영역은 제3 수직면에 배치되고,
    상기 제2 탭 영역은 제4 수직면에 배치되는 반도체 모듈.
  8. 제1항에 있어서,
    상기 보드는,
    제1 수직면과, 상기 제1 수직면 아래에 배치되는 제2 수직면과, 상기 제1 및 제2 수직면들을 연결하는 제1 수평면을 포함하는 일 면; 및
    상기 제1 수직면과 마주하는 제3 수직면과, 상기 제2 수직면과 마주하는 제4 수직면과, 상기 제3 및 제4 수직면들을 연결하는 제2 수평면을 포함하는 타 면을 포함하되,
    상기 제1 수직면이 상기 제2 수직면보다 돌출되고, 상기 제3 수직면이 상기 제4 수직면보다 돌출된 반도체 모듈.
  9. 제8항에 있어서,
    상기 칩 영역, 제1 탭 영역 및 제2 탭 영역은 상기 보드의 양면에 배치되되,
    상기 칩 영역은 상기 제1 수직면의 상부 영역과 상기 제3 수직면의 상부 영역이며,
    상기 제1 탭 영역은 상기 제1 수직면의 하부 영역과 상기 제3 수직면의 하부 영역이며,
    상기 제2 탭 영역은 상기 제2 및 제4 수직면에 배치되는 반도체 모듈.
  10. 제1항에 있어서,
    상기 보드는,
    제1 수직면과, 상기 제1 수직면 아래에 배치되는 제2 수직면과, 상기 제2 수직면 아래에 배치되는 제3 수직면과, 상기 제1 및 제2 수직면들을 연결하는 제1 수평면과 상기 제2 및 제3 수직면들을 연결하는 제2 수평면을 포함하는 일 면; 및
    상기 제1 수직면과 마주하는 제4 수직면과, 상기 제2 수직면과 마주하는 제5 수직면과, 상기 제3 수직면과 마주하는 제6 수직면과, 상기 제4 및 제5 수직면들을 연결하는 제3 수평면과, 상기 제5 및 제6 수직면들을 연결하는 제4 수평면을 포함하는 타 면을 포함하되,
    상기 제1 수직면이 상기 제2 수직면보다 돌출되고 상기 제2 수직면이 상기 제3 수직면보다 돌출되고,
    상기 제4 수직면이 상기 제5 수직면보다 돌출되고 상기 제5 수직면이 상기 제6 수직면보다 돌출되는 반도체 모듈.
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