KR20120024345A - 반도체 장치의 형성 방법 및 이에 의해 형성된 반도체 장치 - Google Patents

반도체 장치의 형성 방법 및 이에 의해 형성된 반도체 장치 Download PDF

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Abstract

본 발명은 비아를 포함하는 반도체 장치의 형성 방법 및 이에 의해 형성된 반도체 장치를 제공한다. 이 방법은, 기판 상에 그리고 비아홀의 측벽에 위치하는 시드막을 덮되 상기 비아홀의 바닥에 위치하는 상기 시드막을 노출시키되, 시드 역할을 하지 않는 언시드막(unseeded layer)을 형성함으로써, 비아를 구성하는 도금막이 상기 시드막으로부터 위로, 바닥-위(Bottom-up) 성장 방식으로 형성되므로, 보이드가 형성되지 않는다. 또한 이와 같은 바닥-위 성장 방식으로 비아홀의 입구가 막힐 우려가 없기 때문에 전기 도금 속도를 증가시킬 수 있고, 이에 따라 비아홀의 금속 채움(metal-filling) 시간을 단축시킬 수 있다.

Description

반도체 장치의 형성 방법 및 이에 의해 형성된 반도체 장치{Method of forming semiconductor device and the device formed by the method}
본 발명은 비아 또는 관통비아를 포함하는 반도체 장치의 형성 방법 및 이에 의해 형성된 반도체 장치에 관한 것이다.
제품의 경박단소화 경향에 의해 제품에 들어가는 반도체 디바이스 역시 그 기능은 증가하고 크기는 작아질 것이 요구되고 있다. 이러한 요구를 만족시키기 위해 여러 반도체 디바이스의 패키징 기술이 개발되어 왔다. 그 중 대표적인 하나가 반도체 다이의 본드 패드와 대응되는 영역에 반도체 다이를 관통하는 관통 실리콘 비아 (Through Silicon Via, TSV)를 형성하고, 금속을 채워 넣어 관통 전극을 형성하는 TSV 패키지이다. 이러한 패키지는 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 고성능, 초소형의 반도체 패키지의 기술로 주목받고 있다. 이러한 TSV 패키지 공정 중 비아홀을 메탈로 채우는 비아 필링(via filling) 공정이 전체에서 차지하는 비용이 25% 이상으로 TSV 패키지 기술이 상용화에 이르기 위해서는 저가격의 비아 필링(via filling) 공정을 확보하는 것이 시급하다. 또한 다마신(damascene) 등의 반도체 배선공정에 있어서 비아홀을 보이드(void) 없이 손쉽게 메탈로 채우는 비아 필링 공정의 개발 역시 중요하다.
따라서, 본 발명이 해결하고자 하는 과제는 보이드가 없이 비아 또는 관통비아를 포함하는 반도체 장치를 형성하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성을 향상시킬 수 있는 비아 또는 관통비아를 포함하는 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 형성 방법은, 기판에 비아홀을 형성하는 단계; 상기 비아홀의 적어도 바닥과 측벽 및 상기 기판 상에 시드막(seed layer)을 형성하는 단계; 상기 기판 상에 그리고 상기 비아홀의 측벽에 위치하는 상기 시드막을 덮되 상기 비아홀의 바닥에 위치하는 상기 시드막을 노출시키되, 시드 역할을 하지 않는 언시드막(unseeded layer)을 형성하는 단계; 및 도금 공정을 진행하여 상기 노출된 시드막으로부터 도금막을 성장시켜 상기 비아홀을 채우는 비아를 형성하는 단계를 포함한다.
상기 언시드막은 실리콘 절연막, 실리콘 질화막, 실리콘, 티타늄, 티타늄질화막, 티타늄텅스텐막, 텅스텐막, 탄탈륨막, 탄탈륨질화막 및 알루미늄막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
상기 시드막과 상기 도금막은 구리를 포함할 수 있다.
상기 언시드막을 형성하는 단계는 스텝 커버리지 특성이 나쁜 증착 공정을 이용할 수 있다. 구체적으로 상기 언시드막을 형성하는 단계는 물리적기상증착(physical vapor deposition) 방법, 플라즈마-강화 화학 기상 증착(Plasma-enhanced chemical vapor deposition) 방법, 스퍼터링(Sputtering) 방법 및 스핀 코팅(spin coating) 방법을 포함하는 그룹에서 선택되는 적어도 하나를 이용할 수 있다.
일 예에 있어서, 상기 언시드막을 형성하는 단계는, 상기 기판 상에 그리고 상기 비아홀의 측벽에 위치하는 상기 시드막을 두껍게 덮고, 상기 비아홀의 바닥에 위치하는 상기 시드막을 얇게 덮는 언시드막을 형성하는 단계; 및 상기 비아홀의 바닥에 위치하는 상기 언시드막을 제거하여 상기 시드막을 노출시키는 단계를 포함할 수 있다.
상기 도금막은 제 1 도금막과 제 2 도금막을 포함할 수 있으며, 이때, 상기 비아를 형성하는 단계는, 상기 언시드막의 상부면보다 낮은 높이까지 상기 제 1 도금막을 상기 시드막으로부터 성장시키는 단계; 상기 언시드막을 제거하는 단계; 및 상기 시드막과 상기 제 1 도금막으로부터 제 2 도금막을 성장시키는 단계를 포함할 수 있다.
상기 기판 상의 상기 시드막, 상기 언시드막 및 상기 도금막을 평탄화 제거하여 상기 기판을 노출시키는 단계를 더 포함할 수 있다.
상기 방법은, 상기 시드막을 형성하는 단계 전에, 상기 비아홀이 형성된 상기 기판을 콘포말하게 덮는 절연막을 형성하는 단계; 및 상기 절연막을 덮는 베리어막을 형성하는 단계를 더 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 일 예에 따른 반도체 장치는, 기판; 상기 기판에 형성되는 비아; 상기 기판과 상기 비아 사이에 개재되는 시드막; 및 상기 시드막과 상기 비아 사이에 개재되며 시드 역할을 하지 않는 언시드막을 포함할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명의 다른 예에 따른 반도체 장치는, 기판; 상기 기판에 형성되는 비아; 및 상기 기판과 상기 비아 사이에 개재되는 시드막을 포함할 수 있으며, 이때 상기 비아는, 상기 기판의 상부면 보다 낮은 높이의 상부면을 가지며 상기 시드막의 상부와 접하지 않는 제 1 도금막; 및 상기 제 1 도금막 상에 위치하며 상기 제 1 도금막의 상부 측벽과 접하는 제 2 도금막을 포함할 수 있다.
본 발명의 일 예에 따른 반도체 장치의 형성 방법은, 기판 상에 그리고 비아홀의 측벽에 위치하는 시드막을 덮되 상기 비아홀의 바닥에 위치하는 상기 시드막을 노출시키되, 시드 역할을 하지 않는 언시드막(unseeded layer)을 형성함으로써, 비아를 구성하는 도금막이 상기 시드막으로부터 위로, 바닥-위(Bottom-up) 성장 방식으로 형성되므로, 보이드가 형성되지 않는다. 또한 이와 같은 바닥-위 성장 방식으로 비아홀의 입구가 막힐 우려가 없기 때문에 전기 도금 속도를 증가시킬 수 있고, 이에 따라 비아홀의 금속 채움(metal-filling) 시간을 단축시킬 수 있다.
또한, 이러한 방법으로 형성된 본 발명의 비아는 보이드를 포함하지 않으므로, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1 내지 6은 본 발명의 실시예 1에 따른 반도체 장치의 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 7 내지 도 10은 본 발명의 실시예 2에 따른 반도체 장치의 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 있어서 비아는 실리콘 관통 비아에 대응될 수 있다.
<실시예 1>
도 1 내지 6은 본 발명의 실시예 1에 따른 반도체 장치의 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 1을 참조하면, 상부면(1a)과 하부면(1b)을 가지는 기판(1)을 제공한다. 상기 기판(1)의 상기 상부면(1a) 상에 버퍼막(3)을 형성한다. 상기 기판(1)은 예를 들면, 실리콘과 같은 반도체 기판일 수 있다. 상기 버퍼막(3)은 실리콘 산화막일 수 있다. 도시하지는 않았지만, 상기 버퍼막(3)을 형성하기 전에 상기 기판(1) 상에 트랜지스터, 저항, 배선 및 층간절연막들을 형성할 수 있다. 상기 버퍼막(3)과 상기 기판(1)의 소정 부분을 제거하여 비아홀(4)을 형성한다. 상기 비아홀(4)은 포토리소그라피 공정 및/또는 식각 공정을 이용하여 형성되거나 레이저를 이용하여 형성될 수도 있다. 상기 비아홀(4)은 상기 기판(1)의 하부면을 노출시키지 않도록 형성될 수 있다. 상기 비아홀(4)이 형성된 상기 기판(1) 상에 절연막 라이너(5)를 콘포말하게 형성한다. 상기 절연막 라이너(5)는 실리콘산화막 및/또는 실리콘질화막을 포함할 수 있다. 상기 절연막 라이너(5)가 형성된 상기 기판(1) 상에 베리어막(barrier layer, 7)을 콘포말하게 형성할 수 있다. 상기 베리어막(7)은 비아를 구성하는 금속의 확산을 방지하거나 또는 전기적이동(electromigration)을 방지하는 역할을 할 수 있다. 상기 베리어막(7)은 티타늄, 티타늄질화막, 탄탈륨, 및 탄탈륨질화막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 베리어막(7) 상에 시드막(seed layer, 9)을 콘포말하게 형성한다. 상기 시드막(9)은, 스텝 커버리지 특성이 좋은 원자박막증착(Atomic layer deposition) 또는 화학기상증착(Chemical vapor deposition) 방법으로 형성될 수 있다. 상기 시드막(9)은 예를 들면 구리로 형성될 수 있다.
도 2 및 도 3을 참조하면, 스텝 커버리지 특성이 나쁜 공정으로, 시드 역할을 하지 않는 언시드막(unseeded layer, 11)을 형성한다. 상기 스텝 커버리지 특성이 나쁜 공정으로 예를 들면, 물리적기상증착(physical vapor deposition) 방법, 플라즈마-강화 화학 기상 증착(Plasma-enhanced chemical vapor deposition) 방법, 스퍼터링(Sputtering) 방법 및 스핀 코팅(spin coating) 방법을 포함하는 그룹에서 선택되는 적어도 하나를 이용할 수 있다. 상기 스텝 커버리지 특성이 나쁜 공정으로 상기 언시드막(11)은 상기 기판(1) 상의 상기 시드막(9) 상에는 두껍게 형성되며 상기 비아홀(4) 내부로 들어갈수록 얇게 형성될 수 있다.
만약 도 2와 같이 상기 비아홀(4)의 바닥에 위치하는 상기 시드막(9)이 상기 언시드막(11)으로 덮일 경우, 습식 식각 또는 건식 식각 공정을 진행하여 도 3과 같이, 상기 비아홀(4)의 바닥에서 상기 언시드막(11)을 제거하여 상기 시드막(9)을 노출시킨다.
또는 도 3과 같이, 상기 스텝 커버리지 특성이 나쁜 공정으로 상기 비아홀(4)의 바닥에 위치하는 상기 시드막(9) 상에는 상기 언시드막(11)이 형성되지 않을 수도 있다. 이 경우 상기 비아홀(4)의 바닥에서 상기 언시드막(11)을 제거하기 위한 습식 식각 또는 건식 식각 공정을 진행하지 않아도 된다.
이로써 도 3과 같이, 상기 언시드막(11)은 상기 기판(1) 상의 상기 시드막(9)과 상기 비아홀(4)의 측벽에 위치하는 상기 시드막(9)을 덮되, 상기 비아홀(4)의 바닥에 위치하는 상기 시드막(9)은 노출된다.
도 4를 참조하면, 도금 공정을 진행하여 상기 비아홀(4)의 바닥에 노출된 상기 시드막(9)로부터 위로 도금막(13)을 성장시켜 상기 비아홀(4)을 채운다. 상기 도금 공정은 바람직하게는 전기도금일 수 있다. 상기 도금막(13)은 예를 들면 구리로 형성될 수 있다. 상기 도금막(13)은 적어도 상기 버퍼막(3)의 상부면보다 높게 형성될 수 있다. 상기 도금막(13)은 상기 언시드막(11)의 표면 상에서는 성장되지 않는다. 따라서 상기 도금막(13)은 상기 시드막(9)으로부터 위로 보이드 없이 형성될 수 있다.
도 5를 참조하면, 평탄화 식각 공정을 진행하여 상기 버퍼막(3) 상의 상기 절연막 라이너(5), 상기 베리어막(7), 상기 시드막(9), 상기 언시드막(11) 및 상기 도금막(13)을 제거하고 상기 버퍼막(3)의 상부면을 노출시킨다. 이로써, 상기 비아홀(4) 안에 상기 도금막(13)으로 이루어지는 비아(13a)를 형성할 수 있다. 그리고 상기 비아(13a)와 중첩되는 제 1 본딩 패드(15)를 형성한다.
도 6을 참조하면, 그라인딩 공정을 진행하여 상기 비아홀(4) 하부의 상기 기판(1)을 제거하여 상기 베리어막(7) 하부면을 노출시킨다. 또는 상기 그라인딩 공정으로 상기 시드막(9)의 하부면 또는 상기 비아(13a)의 하부면을 노출시킬 수 있다. 상기 기판(1)의 상기 하부면(1b)을 덮는 제 1 보호막(17)을 형성한다. 상기 제 1 보호막(17)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 보호막(17)은 상기 베리어막(7)의 하부면을 노출시키도록 형성된다. 상기 베리어막(7)의 하부면과 접하는 제 2 본딩패드(19)를 형성한다. 그리고 상기 기판(1)의 상기 하부면(1b)에서 상기 제 1 보호막(17)을 덮되 상기 제 2 본딩패드(19)를 노출시키는 제 2 보호막(21)을 형성할 수 있다.
이러한 방법으로 형성된 도 6에 따른 반도체 장치에서는, 상부면(1a)과 하부면(1b)을 포함하는 기판(1)에서 상기 상부면(1a) 상에 버퍼막(3)이 배치된다. 비아(13a)는 상기 버퍼막(3)과 상기 기판(1)을 관통할 수 있다. 상기 비아(13a)와 상기 기판(1) 사이에는 시드막(9)이 개재된다. 상기 시드막(9)과 상기 비아(13a) 사이에는 언시드막(11)이 개재된다. 상기 시드막(9)과 상기 기판(1) 사이에는 베리어막(7)이 개재되고, 상기 베리어막(7)과 상기 기판(1) 사이에는 절연막 라이너(5)가 개재된다. 상기 상부면(1a) 상에 상기 비아(13a)과 중첩되는 제 1 본딩 패드(15)가 배치된다. 상기 하부면(1b)에는 제 1 보호막(17)과 제 2 보호막(21)이 배치되고, 제 2 본딩 패드(19)가 상기 비아(13a)와 전기적으로 연결되도록 배치된다.
<실시예 2>
도 7 내지 도 10은 본 발명의 실시예 2에 따른 반도체 장치의 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 7을 참조하면, 도 3과 같이 언시드막(11)을 형성한 후에, 제 1 도금 공정으로 제 1 도금막(13b)을 비아홀(4)의 바닥에 노출된 시드막(9)으로부터 위로 성장시킨다. 상기 제 1 도금막(13b)이 상기 비아홀(4)의 상당부분을 채우고 상기 언시드막(11)의 상부면보다 낮은 높이일 때, 상기 제 1 도금 공정을 중단한다.
도 8을 참조하면, 상기 언시드막(11)을 제거한다. 상기 언시드막(11)은 등방성 식각 공정으로 제거될 수 있다. 상기 언시드막(11)을 제거함으로써, 상기 시드막(9)의 상부면과 측벽, 그리고 상기 제 1 도금막(13b)의 측벽이 노출된다.
도 9를 참조하면, 제 2 도금 공정으로 제 2 도금막(13c)을 상기 제 1 도금막(13b)의 상부면과 측벽 그리고 상기 시드막(9)의 상부면과 측벽으로부터 성장시킨다. 이로써, 상기 제 2 도금막(13c)은 상기 기판(1)을 덮도록 형성될 수 있다. 상기 시드막(9), 상기 제 1 도금막(13b) 및 상기 제 2 도금막(13c)은 모두 구리로 이루어질 수 있다.
도 10을 참조하면, 평탄화 식각 공정을 진행하여 상기 버퍼막(3) 상의 상기 절연막 라이너(5), 상기 베리어막(7), 상기 시드막(9), 상기 언시드막(11) 및 상기 제 2 도금막(13c)을 제거하고 상기 버퍼막(3)의 상부면을 노출시킨다. 이로써, 상기 비아홀(4) 안에 상기 제 1 도금막(13b)과 제 2 도금막(13c)으로 이루어지는 비아(13a)를 형성할 수 있다. 그리고 상기 비아(13a)와 중첩되는 제 1 본딩 패드(15)를 형성한다. 그라인딩 공정을 진행하여 상기 비아홀(4) 하부의 상기 기판(1)을 제거하여 상기 베리어막(7) 하부면을 노출시킨다. 또는 상기 그라인딩 공정으로 상기 시드막(9)의 하부면 또는 상기 비아(13a)의 하부면을 노출시킬 수 있다. 상기 기판(1)의 상기 하부면(1b)을 덮는 제 1 보호막(17)을 형성한다. 상기 제 1 보호막(17)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 보호막(17)은 상기 베리어막(7)의 하부면을 노출시키도록 형성된다. 상기 베리어막(7)의 하부면과 접하는 제 2 본딩패드(19)를 형성한다. 그리고 상기 기판(1)의 상기 하부면(1b)에서 상기 제 1 보호막(17)을 덮되 상기 제 2 본딩패드(19)를 노출시키는 제 2 보호막(21)을 형성할 수 있다.
도 10의 반도체 장치에 있어서, 상기 언시드막(11)은 존재하지 않는다. 상기 비아(13a)는 제 1 도금막(13b)과 제 2 도금막(13c)을 포함한다. 상기 제 2 도금막(13c)은 상기 시드막(9)과 접한다. 그외의 구성은 실시예 1과 같다.

Claims (11)

  1. 기판에 비아홀을 형성하는 단계;
    상기 비아홀의 적어도 바닥과 측벽 및 상기 기판 상에 시드막(seed layer)을 형성하는 단계;
    상기 비아홀의 측벽에 위치하는 상기 시드막을 덮고 상기 비아홀의 바닥에 위치하는 상기 시드막을 노출시키되, 시드 역할을 하지 않는 언시드막(unseeded layer)을 형성하는 단계; 및
    도금 공정을 진행하여 상기 노출된 시드막으로부터 도금막을 성장시켜 상기 비아홀을 채우는 비아를 형성하는 단계를 포함하는 반도체 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 언시드막은 실리콘 절연막, 실리콘 질화막, 실리콘, 티타늄, 티타늄질화막, 티타늄텅스텐막, 텅스텐막, 탄탈륨막, 탄탈륨질화막 및 알루미늄막을 포함하는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  3. 제 1 항에 있어서,
    상기 시드막과 상기 도금막은 구리를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  4. 제 1 항에 있어서,
    상기 언시드막을 형성하는 단계는 물리적기상증착(physical vapor deposition) 방법, 플라즈마-강화 화학 기상 증착(Plasma-enhanced chemical vapor deposition) 방법, 스퍼터링(Sputtering) 방법 및 스핀 코팅(spin coating) 방법을 포함하는 그룹에서 선택되는 적어도 하나를 이용하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  5. 제 1 항에 있어서,
    상기 언시드막을 형성하는 단계는,
    상기 비아홀의 측벽에 위치하는 상기 시드막을 두껍게 덮고, 상기 비아홀의 바닥에 위치하는 상기 시드막을 보다 얇게 덮는 언시드막을 형성하는 단계; 및
    상기 비아홀의 바닥에 위치하는 상기 언시드막을 제거하여 상기 시드막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  6. 제 1 항에 있어서,
    상기 도금막은 제 1 도금막과 제 2 도금막을 포함하며,
    상기 비아를 형성하는 단계는,
    상기 언시드막의 상부면보다 낮은 높이까지 상기 제 1 도금막을 상기 시드막으로부터 성장시키는 단계;
    상기 언시드막을 제거하는 단계; 및
    상기 시드막과 상기 제 1 도금막으로부터 제 2 도금막을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  7. 제 1 항에 있어서,
    상기 기판 상의 상기 시드막, 상기 언시드막 및 상기 도금막을 평탄화 제거하여 상기 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  8. 제 1 항에 있어서,
    상기 시드막을 형성하는 단계 전에,
    상기 비아홀이 형성된 상기 기판을 콘포말하게 덮는 절연막을 형성하는 단계; 및
    상기 절연막을 덮는 베리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  9. 기판;
    상기 기판에 형성되는 비아;
    상기 기판과 상기 비아 사이에 개재되는 시드막; 및
    상기 시드막과 상기 비아의 측벽 사이에 개재되며 시드 역할을 하지 않는 언시드막을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 언시드막은, 실리콘 절연막, 실리콘 질화막, 실리콘, 티타늄, 티타늄질화막, 티타늄텅스텐막, 텅스텐막, 탄탈륨막, 탄탈륨질화막 및 알루미늄막을 포함하는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 기판;
    상기 기판에 형성되는 비아; 및
    상기 기판과 상기 비아 사이에 개재되는 시드막을 포함하되,
    상기 비아는,
    상기 기판의 상부면 보다 낮은 높이의 상부면을 가지며 상기 시드막의 상부와 접하지 않는 제 1 도금막; 및
    상기 제 1 도금막 상에 위치하며 상기 제 1 도금막의 상부의 측벽과 접하고 상기 제 1 도금막의 상부를 덮는 제 2 도금막을 포함하는 것을 특징으로 하는 반도체 장치.
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