KR20120017947A - Liquid crystal display and data transmission method thereof - Google Patents

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Abstract

PURPOSE: A liquid crystal display and a data transmission method are provided to synchronize data by aligning digital video data by using a data align part. CONSTITUTION: A first MEMC(Motion Estimation and Motion Compensation) chip(21) interpolates data marked on the left half side of an LCD panel. The first MEMC chip creates first digital video data. A second MEMC chip(22) interpolates data marked on the right half side of the LCD panel. The second MEMC chip creates second digital video data. A data align part(111) synchronizes transmission time between first digital video data and second digital video data. The data align part includes a plurality of line memories in order to synchronize the first digital video data and the second digital video data.

Description

액정표시장치와 그의 데이터전송방법{LIQUID CRYSTAL DISPLAY AND DATA TRANSMISSION METHOD THEREOF}Liquid crystal display and its data transmission method {LIQUID CRYSTAL DISPLAY AND DATA TRANSMISSION METHOD THEREOF}

본 발명은 액정표시장치와 그의 데이터전송방법에 관한 것이다.
The present invention relates to a liquid crystal display device and a data transmission method thereof.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하, "TFT")를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되고 있다. An active matrix liquid crystal display device displays a moving image using a thin film transistor (“TFT”) as a switching element. The liquid crystal display device can be miniaturized compared to a cathode ray tube (CRT), which is applied to a display device in a portable information device, an office device, a computer, and the like, as well as to a television.

액정표시장치의 액정셀들은 화소전극에 공급되는 데이터전압과 공통전극에 공급되는 공통전압의 전위차에 따라 투과율을 변화시킴으로써 화상을 표시한다. 액정표시장치를 통해 동영상을 표시할 때, 액정의 유지특성으로 인하여 화면이 선명하지 못하고 흐릿하게 보이는 모션 블러링이 나타날 수 있다. 모션 블러링을 완화하기 위해서는 동영상 응답시간(Moving Picture Response Time : 이하, "MPRT")을 빠르게 하여야 한다. MPRT를 향상시키는 방법으로는 대표적으로 프레임 레이트(frame rate)를 높이는 방법이 있다.The liquid crystal cells of the liquid crystal display display an image by changing the transmittance according to the potential difference between the data voltage supplied to the pixel electrode and the common voltage supplied to the common electrode. When displaying a moving image through a liquid crystal display, motion blurring may appear due to the retention characteristics of the liquid crystal. In order to alleviate motion blur, a moving picture response time (hereinafter, referred to as "MPRT") should be accelerated. As a method of improving the MPRT, there is a method of increasing the frame rate.

도 1은 2 칩 MEMC(Motion Estimation and Motion Compensation) 솔루션을 이용하여 프레임 레이트를 60Hz에서 240Hz로 높이는 것을 보여준다. Figure 1 shows a frame rate increase from 60 Hz to 240 Hz using a two-chip Motion Estimation and Motion Compensation (MEMC) solution.

도 1을 참조하면, MEMC Chip #1은 60Hz의 프레임 레이트로 입력되는 1920×1080의 디지털 비디오 데이터(RGB) 중 TFT LCD ARRAY의 좌반면(AL)에 표시될 데이터를 보간(interpolation) 처리를 통해 240Hz의 프레임 레이트에 동기되는 960×1080의 제1 디지털 비디오 데이터(RGB#1)를 발생한 후, 이 제1 디지털 비디오 데이터(RGB#1)를 타이밍 콘트롤러(T-Con)에 공급한다. MEMC Chip #2는 60Hz의 프레임 레이트로 입력되는 1920×1080의 디지털 비디오 데이터(RGB) 중 TFT LCD ARRAY의 우반면(AR)에 표시될 데이터를 보간(interpolation) 처리를 통해 240Hz의 프레임 레이트에 동기되는 960×1080의 제2 디지털 비디오 데이터(RGB#2)를 발생한 후, 이 제2 디지털 비디오 데이터(RGB#2)를 타이밍 콘트롤러(T-Con)에 공급한다. 타이밍 콘트롤러(T-Con)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 데이터 구동회로(미도시)에 공급함과 아울러, 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)가 TFT LCD ARRAY에 표시되도록 데이터 구동회로와 게이트 구동회로(미도시)의 동작 타이밍을 제어한다. 도 1에서, LVDS(Low Voltage Differential Signaling)는 데이터를 고속으로 전송하기 위한 인터페이스 규격을 지시한다.Referring to FIG. 1, MEMC Chip # 1 performs interpolation of data to be displayed on the left half AL of a TFT LCD ARRAY among 1920 × 1080 digital video data RGB input at a frame rate of 60 Hz. After generating 960 x 1080 first digital video data RGB # 1 synchronized with a frame rate of 240 Hz, the first digital video data RGB # 1 is supplied to the timing controller T-Con. MEMC Chip # 2 synchronizes data to be displayed on the right side AR of TFT LCD ARRAY among 1920 × 1080 digital video data (RGB) input at 60Hz frame rate to 240Hz frame rate through interpolation processing. After generating 960 × 1080 second digital video data RGB # 2, the second digital video data RGB # 2 is supplied to the timing controller T-Con. The timing controller T-Con supplies the first and second digital video data RGB # 1 and RGB # 2 to a data driving circuit (not shown), and the first and second digital video data RGB # 1. The operation timing of the data driving circuit and the gate driving circuit (not shown) is controlled so that the RGB # 2 is displayed on the TFT LCD ARRAY. In FIG. 1, Low Voltage Differential Signaling (LVDS) indicates an interface specification for transmitting data at high speed.

그런데, 이와 같은 240Hz MEMC 2 Chip 솔루션에서는 2개의 MEMC IC를 사용하게 됨으로써, 도 2와 같이 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간에 필연적으로 동기가 틀어지게 된다. 그 결과, 종래 기술에서는 데이터를 원하는 위치에 표시할 수 없어 화질 불량이 초래된다.
However, in the 240Hz MEMC 2 Chip solution, two MEMC ICs are used, thereby inevitably causing synchronization between the first and second digital video data RGB # 1 and RGB # 2 as shown in FIG. 2. As a result, in the prior art, data cannot be displayed at a desired position, resulting in poor image quality.

따라서, 본 발명의 목적은 240Hz MEMC 2 Chip 솔루션에서 데이터의 동기 틀어짐을 방지할 수 있도록 한 액정표시장치와 그의 데이터전송방법을 제공하는 데 있다.
Accordingly, it is an object of the present invention to provide a liquid crystal display device and a data transmission method thereof that can prevent data misalignment in a 240 Hz MEMC 2 Chip solution.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널; 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 좌 반면에 표시될 데이터를 보간 처리하여 상기 제1 프레임 레이트보다 높은 제2 프레임 레이트로 제1 디지털 비디오 데이터를 발생하는 제1 MEMC 칩; 상기 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 우 반면에 표시될 데이터를 보간 처리하여 상기 제2 프레임 레이트로 제2 디지털 비디오 데이터를 발생하는 제2 MEMC 칩; 및 상기 제1 및 제2 디지털 비디오 데이터를 입력받아 상기 제1 및 제2 디지털 비디오 데이터 간의 전송 시점을 동기시키는 데이터 얼라인부를 구비한다.In order to achieve the above object, the liquid crystal display device according to an embodiment of the present invention comprises a liquid crystal display panel; A first MEMC chip which generates first digital video data at a second frame rate higher than the first frame rate by interpolating data to be displayed on the left side of the LCD panel among digital video data input at a first frame rate. ; A second MEMC chip which interpolates data to be displayed on the right side of the LCD panel among the digital video data input at the first frame rate to generate second digital video data at the second frame rate; And a data alignment unit configured to receive the first and second digital video data and synchronize a transmission time point between the first and second digital video data.

상기 제1 프레임 레이트는 60Hz이고, 상기 제2 프레임 레이트는 240Hz를 지시한다.The first frame rate is 60 Hz, and the second frame rate indicates 240 Hz.

상기 데이터 얼라인부는, 상기 제1 및 제2 디지털 비디오 데이터의 동기를 맞추기 위하여 다수의 라인 메모리들을 포함한다.The data aligning unit includes a plurality of line memories to synchronize the first and second digital video data.

상기 라인 메모리의 개수는 상기 제1 및 제2 디지털 비디오 데이터 간에 동기가 틀어진 데이터의 수평라인 개수에 대응된다.The number of line memories corresponds to the number of horizontal lines of data in which synchronization between the first and second digital video data is lost.

상기 제1 디지털 비디오 데이터가 상기 제2 디지털 비디오 데이터보다 먼저 상기 데이터 얼라인부에 입력되는 경우 상기 데이터 얼라인부는, 상기 제2 디지털 비디오 데이터보다 먼저 입력되는 n(n은 양의 정수) 수평라인 분의 상기 제1 디지털 비디오 데이터를 n개의 라인 메모리들에 라인 순차 방식으로 기입하고, 상기 제2 디지털 비디오 데이터가 입력되는 시점에 맞추어 FIFO(first-in first-out) 방식으로 상기 라인 메모리들에 저장된 상기 제1 디지털 비디오 데이터를 상기 제2 디지털 비디오 데이터에 동기시켜 읽어낸다.When the first digital video data is input to the data alignment unit before the second digital video data, the data alignment unit is divided into n (n is a positive integer) horizontal lines that are input before the second digital video data. Writes the first digital video data into n line memories in a line sequential manner and is stored in the line memories in a first-in first-out (FIFO) manner at a time point at which the second digital video data is input. The first digital video data is read in synchronization with the second digital video data.

상기 데이터 얼라인부는, 상기 제1 및 제2 디지털 비디오 데이터의 동기를 맞춤과 아울러 상기 제1 및 제2 디지털 비디오 데이터를 하나로 통합하기 위하여 제1 및 제2 라인 메모리부를 포함한다.The data aligning unit includes first and second line memory units for synchronizing the first and second digital video data and integrating the first and second digital video data into one.

상기 제1 라인 메모리부는 상기 제1 및 제2 디지털 비디오 데이터 간에 동기가 틀어진 데이터의 수평라인 개수에 해당되는 만큼의 라인 메모리를 구비하고; 상기 제2 라인 메모리부는 적어도 하나 이상의 라인 메모리를 구비한다.The first line memory unit includes as many line memories as the number of horizontal lines of data in which synchronization between the first and second digital video data is performed; The second line memory unit includes at least one line memory.

상기 데이터 얼라인부는, 상기 제1 디지털 비디오 데이터를 상기 제1 메모리부에 라인 순차 방식으로 기입함과 아울러 상기 제2 디지털 비디오 데이터를 상기 제2 메모리부에 라인 순차 방식으로 기입한 후, 상기 제1 및 제2 메모리부로부터 각각 상기 제1 및 제2 디지털 비디오 데이터를 라인 단위로 동시에 독출하여 상기 제1 및 제2 디지털 비디오 데이터를 하나로 통합한다.The data aligning unit writes the first digital video data to the first memory unit in a line sequential manner, and writes the second digital video data to the second memory unit in a line sequential manner. The first and second digital video data are simultaneously read out in units of lines from the first and second memory units, respectively, to integrate the first and second digital video data into one.

이 액정표시장치는 상기 데이터 얼라인부가 내장되는 타이밍 콘트롤러를 더 구비하고; 상기 데이터 얼라인부는, 전자기파 간섭 제거를 위해 상기 타이밍 콘트롤러에 포함된 SSCG(Spread Spectrum Clocking Generating) 블록 내의 FIFO 방식의 라인 메모리부를 상기 제1 및 제2 메모리부로 활용한다.The liquid crystal display further comprises a timing controller in which the data alignment unit is incorporated; The data alignment unit uses a FIFO type line memory unit in a spread spectrum clocking generating (SSCG) block included in the timing controller to remove the electromagnetic interference.

본 발명의 실시예에 따른 액정표시패널을 갖는 액정표시장치의 데이터전송방법은, 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 좌 반면에 표시될 데이터를 보간 처리하여 상기 제1 프레임 레이트보다 높은 제2 프레임 레이트로 제1 디지털 비디오 데이터를 발생하는 단계; 상기 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 우 반면에 표시될 데이터를 보간 처리하여 상기 제2 프레임 레이트로 제2 디지털 비디오 데이터를 발생하는 단계; 및 상기 제1 및 제2 디지털 비디오 데이터를 입력받아 상기 제1 및 제2 디지털 비디오 데이터 간의 전송 시점을 동기시키는 단계를 포함한다.
A data transmission method of a liquid crystal display device having a liquid crystal display panel according to an exemplary embodiment of the present invention includes interpolating data to be displayed on the left side of the liquid crystal display panel among the digital video data input at a first frame rate, thereby performing the interpolation process. Generating first digital video data at a second frame rate that is higher than the frame rate; Generating second digital video data at the second frame rate by interpolating the data to be displayed on the right side of the liquid crystal display panel among the digital video data input at the first frame rate; And receiving the first and second digital video data and synchronizing a transmission time point between the first and second digital video data.

본 발명에 따른 액정표시장치와 그의 데이터전송방법은 라인 메모리를 포함하는 데이터 얼라인부를 이용하여 제1 및 제2 디지털 비디오 데이터를 얼라인 시킴으로써, 240Hz MEMC 2 Chip 솔루션에서 데이터의 동기 틀어짐을 방지할 수 있다.
The liquid crystal display according to the present invention and its data transmission method align the first and second digital video data by using a data alignment unit including a line memory, thereby preventing synchronization of data in a 240Hz MEMC 2 Chip solution. Can be.

도 1은 240Hz MEMC 2 Chip 솔루션을 개략적으로 보여주는 도면.
도 2는 240Hz MEMC 2 Chip 솔루션에서 데이터 간 동기가 틀어지는 것을 보여주는 도면.
도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도.
도 4는 타이밍 콘트롤러에 내장되는 데이터 얼라인부를 보여주는 도면.
도 5는 제1 실시예에 따른 데이터 얼라인부를 보여주는 도면.
도 6은 제2 실시예에 따른 데이터 얼라인부를 보여주는 도면.
도 7은 데이터 얼라인부로부터 출력되는 데이터에 기반한 영상 처리 알고리즘의 처리 순서를 보여주는 도면.
도 8은 제3 실시예에 따른 데이터 얼라인부를 보여주는 도면.1 schematically illustrates a 240 Hz MEMC 2 Chip solution.
Figure 2 shows the synchronization between data in the 240Hz MEMC 2 Chip solution.
3 is a block diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention.
4 is a view illustrating a data alignment unit embedded in a timing controller.
5 is a view showing a data alignment unit according to the first embodiment.
6 is a view showing a data alignment unit according to the second embodiment.
7 is a diagram illustrating a processing sequence of an image processing algorithm based on data output from a data alignment unit.
8 is a view showing a data alignment unit according to a third embodiment.

이하, 도 3 내지 도 8을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 3 to 8.

도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13) 및 데이터 얼라인부(111)를 구비한다. Referring to FIG. 3, the liquid crystal display according to the exemplary embodiment of the present invention includes a liquid crystal display panel 10, a timing controller 11, a data driving circuit 12, a gate driving circuit 13, and a data alignment unit 111. It is provided.

액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 액정표시패널(10)은 데이터라인들(15)과 게이트라인들(16)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다. In the liquid crystal display panel 10, a liquid crystal layer is formed between two glass substrates. The liquid crystal display panel 10 includes liquid crystal cells Clc arranged in a matrix by a cross structure of the data lines 15 and the gate lines 16.

액정표시패널(10)의 하부 유리기판에는 화소 어레이가 형성된다. 화소 어레이는 데이터라인들(15)과 게이트라인들(16)의 교차부에 형성된 액정셀들(Clc), 액정셀들의 화소전극(1)에 접속된 TFT들, 및 스토리지 커패시터(Cst)를 포함한다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 등이 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. A pixel array is formed on the lower glass substrate of the liquid crystal display panel 10. The pixel array includes liquid crystal cells Clc formed at the intersection of the data lines 15 and the gate lines 16, TFTs connected to the pixel electrodes 1 of the liquid crystal cells, and a storage capacitor Cst. do. The liquid crystal cells Clc are connected to the TFT and are driven by an electric field between the pixel electrodes 1 and the common electrode 2. A black matrix, a color filter, and the like are formed on the upper glass substrate of the liquid crystal display panel 10. A polarizing plate is attached to each of the upper glass substrate and the lower glass substrate of the liquid crystal display panel 10, and an alignment layer for setting the pre-tilt angle of the liquid crystal is formed.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. The common electrode 2 is formed on the upper glass substrate in a vertical electric field driving method such as twisted nematic (TN) mode and vertical alignment (VA) mode, and has an in plane switching (IPS) mode and a fringe field switching (FFS) mode. In the same horizontal electric field driving method, the pixel electrode 1 is formed on the lower glass substrate.

본 발명에서 적용 가능한 액정표시패널(10)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The liquid crystal display panel 10 applicable to the present invention may be implemented in any liquid crystal mode as well as in the TN mode, VA mode, IPS mode, FFS mode. The liquid crystal display of the present invention may be implemented in any form, such as a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display. In the transmissive liquid crystal display device and the transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

데이터 얼라인부(111)는 240Hz MEMC 2 Chip 솔루션에 의거하여 시스템 보드(14)의 MEMC Chip #1 및 MEMC Chip #2로부터 각각 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 입력받고, 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간의 동기를 맞춘 후 출력한다. 데이터 얼라인부(111)는 타이밍 콘트롤러(11)에 내장될 수 있다.The data aligning unit 111 collects the first and second digital video data RGB # 1 and RGB # 2 from the MEMC Chip # 1 and the MEMC Chip # 2 of the system board 14 based on the 240Hz MEMC 2 Chip solution. It receives an input, synchronizes the first and second digital video data RGB # 1 and RGB # 2 and outputs the same. The data alignment unit 111 may be built in the timing controller 11.

타이밍 콘트롤러(11)는 데이터 얼라인부(111)에서 얼라인 된 입력 영상의 디지털 비디오 데이터(RGB)를 데이터 구동회로(12)에 공급한다. 타이밍 콘트롤러(11)는 시스템 보드(14)로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 게이트 구동회로(13)의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동회로(12)의 동작 타이밍과 데이터전압의 수직 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. 타이밍 콘트롤러(11)는 60Hz의 프레임 주파수로 입력되는 디지털 비디오 데이터가 60×i(i는 양의 정수) Hz의 프레임 주파수로 액정표시패널의 화소 어레이(PA)에서 재생될 수 있도록 게이트 타이밍 제어신호와 데이터 타이밍 제어신호의 주파수를 60×i Hz(예컨대, 240Hz)의 프레임 주파수 기준으로 체배할 수 있다. The timing controller 11 supplies digital video data RGB of the input image aligned by the data alignment unit 111 to the data driving circuit 12. The timing controller 11 receives timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal Data Enable (DE), and a dot clock CLK from the system board 14. Control signals for controlling the operation timing of the driving circuit 12 and the gate driving circuit 13 are generated. The control signals include a gate timing control signal for controlling the operation time of the gate driving circuit 13, and a data timing control signal for controlling the operation timing of the data driving circuit 12 and the vertical polarity of the data voltage. The timing controller 11 controls the gate timing control signal so that digital video data input at a frame frequency of 60 Hz can be reproduced in the pixel array PA of the liquid crystal display panel at a frame frequency of 60 x i (i is a positive integer) Hz. And the frequency of the data timing control signal can be multiplied by a frame frequency reference of 60 x i Hz (e.g., 240 Hz).

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트펄스를 발생하는 게이트 드라이브 IC에 인가되어 첫 번째 게이트펄스가 발생되도록 그 게이트 드라이브 IC를 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. The gate timing control signal includes a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal (GOE), and the like. The gate start pulse GSP is applied to the gate drive IC generating the first gate pulse to control the gate drive IC to generate the first gate pulse. The gate shift clock GSC is a clock signal commonly input to gate drive ICs and is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE controls the output of the gate drive ICs.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들 각각으로부터 순차적으로 출력되는 데이터전압들의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(12)의 출력 타이밍을 제어한다. 데이터 구동회로(12)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.The data timing control signal includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), and a source output enable signal (SOE). It includes. The source start pulse SSP controls the data sampling start timing of the data driving circuit 12. The source sampling clock SSC is a clock signal that controls sampling timing of data in each of the source drive ICs based on a rising or falling edge. The polarity control signal POL controls the polarities of the data voltages sequentially output from each of the source drive ICs. The source output enable signal SOE controls the output timing of the data driver circuit 12. If the digital video data to be input to the data driving circuit 12 is transmitted using a mini LVDS (Low Voltage Differential Signaling) interface standard, the source start pulse SSP and the source sampling clock SSC may be omitted.

데이터 구동회로(12)는 다수의 소스 드라이브 IC들(Integrated Circuit)을 포함한다. 데이터 구동회로(12)의 소스 드라이브 IC들 각각은 쉬프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 데이터 구동회로(12)는 타이밍 콘트롤러(11)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 구동회로(12)는 극성제어신호(POL)에 응답하여 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 1 수평라인분씩 동시에 데이터라인들(15)에 공급한다. The data driving circuit 12 includes a plurality of source drive ICs (Integrated Circuit). Each of the source drive ICs of the data driving circuit 12 includes a shift register, a latch, a digital-to-analog converter, an output buffer, and the like. The data driving circuit 12 latches the digital video data RGB under the control of the timing controller 11. In response to the polarity control signal POL, the data driving circuit 12 converts the digital video data RGB into analog positive / negative gamma compensation voltages and supplies the data lines 15 at the same time for one horizontal line. .

게이트 구동회로(13)는 다수의 게이트 드라이브 IC들을 포함한다. 게이트 구동회로(13)는 쉬프트 레지스터와 레벨 쉬프터를 이용하여 게이트 타이밍 제어신호들에 따라 게이트펄스를 게이트라인들(16)에 순차적으로 공급한다. 한편, 게이트 구동회로(13)의 쉬프트 레지스터는 GIP(Gate In Panel) 방식에 따라 액정표시패널(10)의 하부 유리기판 상에 직접 형성될 수 있다.
The gate driving circuit 13 includes a plurality of gate drive ICs. The gate driving circuit 13 sequentially supplies gate pulses to the gate lines 16 according to gate timing control signals using a shift register and a level shifter. Meanwhile, the shift register of the gate driving circuit 13 may be directly formed on the lower glass substrate of the liquid crystal display panel 10 according to a gate in panel (GIP) method.

도 4는 타이밍 콘트롤러(11)에 내장되는 데이터 얼라인부(111)를 보여준다.4 shows the data alignment unit 111 embedded in the timing controller 11.

도 4를 참조하면, MEMC Chip #1(21)은 60Hz의 프레임 레이트로 입력되는 1920×1080의 디지털 비디오 데이터(RGB) 중 액정표시패널(10)의 좌반면(AL)에 표시될 데이터를 보간(interpolation) 처리를 통해 240Hz의 프레임 레이트에 동기되는 960×1080의 제1 디지털 비디오 데이터(RGB#1)를 발생한 후, 이 제1 디지털 비디오 데이터(RGB#1)를 4 포트 LVDS(Low Voltage Differential Signaling) 인터페이스 규격을 통해 데이터 얼라인부(111)에 공급한다. MEMC Chip #2(22)는 60Hz의 프레임 레이트로 입력되는 1920×1080의 디지털 비디오 데이터(RGB) 중 액정표시패널(10)의 우반면(AR)에 표시될 데이터를 보간(interpolation) 처리를 통해 240Hz의 프레임 레이트에 동기되는 960×1080의 제2 디지털 비디오 데이터(RGB#2)를 발생한 후, 이 제2 디지털 비디오 데이터(RGB#2)를 4 포트 LVDS(Low Voltage Differential Signaling) 인터페이스 규격을 통해 데이터 얼라인부(111)에 공급한다. 데이터 얼라인부(111)는 240Hz MEMC 2 Chip 솔루션에서 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간의 동기 틀어짐을 방지한다.
Referring to FIG. 4, the MEMC Chip # 1 21 interpolates data to be displayed on the left half AL of the liquid crystal display panel 10 of 1920 × 1080 digital video data RGB input at a frame rate of 60 Hz. (interpolation) processing generates 960 × 1080 first digital video data RGB # 1 in synchronization with a frame rate of 240 Hz, and then converts the first digital video data RGB # 1 into four port LVDS (Low Voltage Differential). Signaling) is supplied to the data alignment unit 111 through the interface standard. The MEMC Chip # 2 (22) performs interpolation of data to be displayed on the right side AR of the liquid crystal display panel 10 of 1920x1080 digital video data RGB input at a frame rate of 60 Hz. After generating 960 × 1080 second digital video data (RGB # 2) synchronized to a frame rate of 240 Hz, the second digital video data (RGB # 2) is transmitted through a 4-port low voltage differential signaling (LVDS) interface standard. The data is supplied to the data alignment unit 111. The data aligning unit 111 prevents synchronization between the first and second digital video data RGB # 1 and RGB # 2 in the 240Hz MEMC 2 Chip solution.

도 5는 제1 실시예에 따른 데이터 얼라인부(111)를 보여준다.5 shows a data alignment unit 111 according to the first embodiment.

도 5를 참조하면, 제1 실시예에 따른 데이터 얼라인부(111)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)의 동기를 맞추기 위해 다수의 라인 메모리들(Line memory#1~Line memory#n)을 포함한다. 라인 메모리의 개수는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간에 동기가 틀어진 데이터의 수평라인 개수에 대응된다.Referring to FIG. 5, the data aligning unit 111 according to the first exemplary embodiment may include a plurality of line memories to synchronize the first and second digital video data RGB # 1 and RGB # 2. 1 ~ Line memory # n). The number of line memories corresponds to the number of horizontal lines of data in which synchronization between the first and second digital video data RGB # 1 and RGB # 2 is out of sync.

제1 디지털 비디오 데이터(RGB#1)가 제2 디지털 비디오 데이터(RGB#2)보다 먼저 입력되는 경우를 가정하여 데이터 얼라인부(111)의 동작을 설명하면, 제1 실시예에 따른 데이터 얼라인부(111)는 제2 디지털 비디오 데이터(RGB#2)보다 먼저 입력되는 n(n은 양의 정수) 수평라인 분의 제1 디지털 비디오 데이터(RGB#1)를 n개의 라인 메모리들(Line memory#1~Line memory#n)에 라인 순차 방식으로 기입(write)한다. 그리고, 제2 디지털 비디오 데이터(RGB#2)가 입력되는 시점에 맞추어 FIFO(first-in first-out) 방식으로 라인 메모리들(Line memory#1~Line memory#n)에 저장된 제1 디지털 비디오 데이터(RGB#1)를 제2 디지털 비디오 데이터(RGB#2)에 동기시켜 읽어 낸다(read). 그 결과, 유효 데이터 1~960에 해당되는 제1 디지털 비디오 데이터(RGB#1)와 유효 데이터 961~1920에 해당되는 제2 디지털 비디오 데이터(RGB#2)는 데이터 얼라인부(111)에서 동시에 출력되기 때문에, 240Hz MEMC 2 Chip 솔루션에서 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간의 동기 틀어짐은 방지된다.
Assuming that the first digital video data RGB # 1 is input before the second digital video data RGB # 2, the operation of the data alignment unit 111 will be described. The data alignment unit according to the first embodiment will be described. Reference numeral 111 indicates n line memories (Line memory #) for the first digital video data RGB # 1 corresponding to n (n is a positive integer) horizontal lines input before the second digital video data RGB # 2. 1 ~ Line memory # n) is written in line order. The first digital video data stored in the line memories # 1 to line memory # n in a first-in first-out (FIFO) manner according to a time point at which the second digital video data RGB # 2 is input. (RGB # 1) is read in synchronization with the second digital video data RGB # 2. As a result, the first digital video data RGB # 1 corresponding to the valid data 1 to 960 and the second digital video data RGB # 2 corresponding to the valid data 961 to 1920 are simultaneously output from the data alignment unit 111. As a result, in the 240 Hz MEMC 2 Chip solution, synchronization misalignment between the first and second digital video data RGB # 1 and RGB # 2 is prevented.

도 6은 제2 실시예에 따른 데이터 얼라인부(111)를 보여준다.6 shows a data alignment unit 111 according to the second embodiment.

도 6을 참조하면, 제2 실시예에 따른 데이터 얼라인부(111)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)의 동기를 맞춤과 아울러 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 하나로 통합하기 위해 제1 및 제2 메모리부(111A,111B)를 포함한다. 제1 메모리부(111A)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간에 동기가 틀어진 데이터의 수평라인 개수에 해당되는 만큼의 라인 메모리를 구비한다. 제2 메모리부(111B)는 적어도 하나 이상의 라인 메모리를 구비한다.Referring to FIG. 6, the data aligning unit 111 according to the second embodiment synchronizes the first and second digital video data RGB # 1 and RGB # 2, and the first and second digital video data. The first and second memory units 111A and 111B are included to integrate the RGB # 1 and RGB # 2 into one. The first memory 111A includes line memories corresponding to the number of horizontal lines of data in which synchronization between the first and second digital video data RGB # 1 and RGB # 2 is performed. The second memory unit 111B includes at least one line memory.

제1 디지털 비디오 데이터(RGB#1)가 제2 디지털 비디오 데이터(RGB#2)보다 먼저 입력되는 경우를 가정하여 데이터 얼라인부(111)의 동작을 설명하면, 제2 실시예에 따른 데이터 얼라인부(111)는 제1 디지털 비디오 데이터(RGB#1)를 제1 메모리부(111A)에 라인 순차 방식으로 기입함과 아울러, 제2 디지털 비디오 데이터(RGB#2)를 제2 메모리부(111B)에 라인 순차 방식으로 기입한다. Assuming that the first digital video data RGB # 1 is input before the second digital video data RGB # 2, the operation of the data alignment unit 111 will be described. The data alignment unit according to the second embodiment will be described. 111 writes the first digital video data RGB # 1 to the first memory unit 111A in a line sequential manner, and writes the second digital video data RGB # 2 to the second memory unit 111B. Write in line sequential manner.

그리고, 제2 실시예에 따른 데이터 얼라인부(111)는 제1 및 제2 메모리부(111A,111B)로부터 각각 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 라인 단위로 동시에 독출함과 아울러, 동시에 독출된 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 하나로 통합하여 제3 디지털 비디오 데이터(RGB#3)를 발생한다. 그 결과, 유효 데이터 1~1920에 해당되는 제3 디지털 비디오 데이터(RGB#3)가 데이터 얼라인부(111)에서 출력되기 때문에, 240Hz MEMC 2 Chip 솔루션에서 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간의 동기 틀어짐은 방지된다. In addition, the data aligning unit 111 according to the second exemplary embodiment of the first and second digital video data RGB # 1 and RGB # 2 is arranged in units of lines from the first and second memory units 111A and 111B, respectively. At the same time, the first and second digital video data RGB # 1 and RGB # 2 which are simultaneously read out are integrated into one to generate third digital video data RGB # 3. As a result, since the third digital video data RGB # 3 corresponding to the valid data 1 to 1920 is output from the data alignment unit 111, the first and second digital video data RGB # in the 240Hz MEMC 2 Chip solution. 1, RGB # 2) synchronization is prevented.

이렇게 데이터 얼라인부(111)를 통해 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 하나로 통합하여 제3 디지털 비디오 데이터(RGB#3)를 출력하는 이유는, 타이밍 콘트롤러(11) 내의 영상 처리 알고리즘의 처리 순서가 도 7과 같이 액정표시패널(10) 전체를 대상으로 라인 순차 방식으로 행해지기 때문이다. 이 경우, 타이밍 콘트롤러(11)는 데이터 얼라인부(111)의 출력단에 접속되어 영상 처리/검출 기능을 수행하는 영상처리 블록을 더 포함할 수 있다. 영상처리 블록은 특정 데이터 패턴에서 극성제어신호(POL)를 변경하기 위해 상기 특정 데이터 패턴을 검출하는 DPC(Detect Pattern Control) 블록과, 액정의 응답 시간을 개선하기 위하여 이전 프레임 데이터와 현재 프레임 데이터를 비교하고 그 비교결과에 따른 데이터의 변화를 판단하여 그 판단결과에 대응하는 보상값으로 입력 데이터를 변조하는 ODC(Over Driving Control) 블록 등을 포함한다.
The reason why the first and second digital video data RGB # 1 and RGB # 2 are combined into one through the data aligning unit 111 and the third digital video data RGB # 3 is output is the timing controller 11. This is because the image processing algorithm in Fig. 7 is performed in a line sequential manner on the entire liquid crystal display panel 10 as shown in FIG. In this case, the timing controller 11 may further include an image processing block connected to an output terminal of the data alignment unit 111 to perform an image processing / detection function. The image processing block includes a Detect Pattern Control (DPC) block that detects the specific data pattern to change the polarity control signal POL in a specific data pattern, and the previous frame data and the current frame data in order to improve the response time of the liquid crystal. And an over-driving control (ODC) block that compares and determines a change in data according to the comparison result and modulates the input data with a compensation value corresponding to the determination result.

도 8은 제3 실시예에 따른 데이터 얼라인부(111)를 보여준다.8 shows a data aligning unit 111 according to the third embodiment.

도 8을 참조하면, 제3 실시예에 따른 데이터 얼라인부(111)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)의 동기를 맞춤과 아울러 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 하나로 통합하기 위해 제1 및 제2 메모리부(111A,111B)를 포함한다. 제1 메모리부(111A)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간에 동기가 틀어진 데이터의 수평라인 개수에 해당되는 만큼의 라인 메모리를 구비한다. 제2 메모리부(111B)는 적어도 하나 이상의 라인 메모리를 구비한다.Referring to FIG. 8, the data aligning unit 111 according to the third embodiment synchronizes the first and second digital video data RGB # 1 and RGB # 2, and the first and second digital video data. The first and second memory units 111A and 111B are included to integrate the RGB # 1 and RGB # 2 into one. The first memory 111A includes line memories corresponding to the number of horizontal lines of data in which synchronization between the first and second digital video data RGB # 1 and RGB # 2 is performed. The second memory unit 111B includes at least one line memory.

데이터 얼라인부(111)는 제2 실시예에서와 같이 별도로 제1 및 제2 메모리부(111A,111B)를 구비하지 않고, 전자기파 간섭(Electromagnetic Interference,EMI) 제거를 위해 타이밍 콘트롤러(11)에 포함된 SSCG(Spread Spectrum Clocking Generating) 블록(112) 내의 FIFO 방식의 라인 메모리부(112C)를 제1 및 제2 메모리부(111A,111B)로 활용할 수 있다. 이에 따르면, 라인 메모리의 개수를 크게 줄일 수 있다.The data alignment unit 111 does not include the first and second memory units 111A and 111B separately as in the second embodiment, and is included in the timing controller 11 for eliminating electromagnetic interference (EMI). The FIFO type line memory unit 112C in the spread spectrum clocking generating (SSCG) block 112 may be used as the first and second memory units 111A and 111B. According to this, the number of line memories can be greatly reduced.

SSCG 블록(112)은 클럭 발생기(112A), 데이터 변조기(112B), 및 라인 메모리부(112C)를 포함한다. 클럭 발생기(112A)는 EMI를 줄이기 위해, 특정 주파수에서 큰 에너지를 갖는 기준 신호를, 소정의 대역폭을 가지며 이 대역폭 내의 주파수에서 에너지가 상기 기준 신호에 비하여 상대적으로 적은 주파수 신호(스프레드 클럭)로 변조한다. 예를 들면, 기준 신호의 주파수가 3GHz인 경우, 기준 신호는 소정 반복 사이클 동안 3GHz 및 2.97GHz 사이의 신호로 변화하도록 변조된다. 이렇게, PLL(Phase Locked Loop)의 클록 주파수를 하나의 기준 주파수로 고정시키지 않고 소정 주파수 사이에서 변하도록 변조하면, 특정 주파수에서의 에너지가 분산되어 이웃하는 전자 회로에 EMI 영향을 미치지 않는 신호가 된다. 데이터 변조기(112B)는 입력되는 LVDS 데이터를 스프레드 클럭에 동기시켜 스프레드 데이터를 발생한다. 라인 메모리부(112C)는 스프레드 데이터를 발생을 위해 LVDS 데이터를 저장하는 기능 외에도, 데이터 얼라인 및 통합을 위해 제1 및 제2 메모리부(111A,111B)로의 기능을 겸한다. SSCG 블록(112)에 대해서는 대한민국 공개특허공보 제10-2008-0014259호, 대한민국 공개특허공보 제10-2010-0077741호 등에 자세히 개시되어 있다.The SSCG block 112 includes a clock generator 112A, a data modulator 112B, and a line memory section 112C. The clock generator 112A modulates a reference signal having a large energy at a specific frequency into a frequency signal (spread clock) having a predetermined bandwidth and having less energy than the reference signal at a frequency within the bandwidth in order to reduce EMI. do. For example, if the frequency of the reference signal is 3 GHz, the reference signal is modulated to change to a signal between 3 GHz and 2.97 GHz for a predetermined repetition cycle. In this way, when the clock frequency of a phase locked loop (PLL) is modulated so as to be changed between predetermined frequencies without being fixed to one reference frequency, energy at a specific frequency is dispersed and thus a signal that does not affect EMI on neighboring electronic circuits. . The data modulator 112B generates spread data by synchronizing the input LVDS data with the spread clock. The line memory unit 112C also functions as the first and second memory units 111A and 111B for data alignment and integration, in addition to the function of storing LVDS data for generating spread data. SSCG block 112 is disclosed in detail in the Republic of Korea Patent Publication No. 10-2008-0014259, Republic of Korea Patent Publication No. 10-2010-0077741.

제3 실시예에 따른 데이터 얼라인부(111)의 기능 및 동작은 제2 실시예와 실질적으로 동일하므로 생략한다.
The function and operation of the data alignment unit 111 according to the third embodiment are substantially the same as those of the second embodiment, and thus will be omitted.

상술한 바와 같이 본 발명에 따른 액정표시장치와 그의 데이터전송방법은 라인 메모리를 포함하는 데이터 얼라인부를 이용하여 제1 및 제2 디지털 비디오 데이터를 얼라인 시킴으로써, 240Hz MEMC 2 Chip 솔루션에서 데이터의 동기 틀어짐을 방지할 수 있다.As described above, the liquid crystal display and the data transmission method thereof according to the present invention align the first and second digital video data using a data alignment unit including a line memory, thereby synchronizing data in a 240 Hz MEMC 2 Chip solution. The distortion can be prevented.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

10 : 액정표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
111 : 데이터 얼라인부10 liquid crystal display panel 11 timing controller
12: data driving circuit 13: gate driving circuit
111: data alignment unit

Claims (10)

액정표시패널;
제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 좌 반면에 표시될 데이터를 보간 처리하여 상기 제1 프레임 레이트보다 높은 제2 프레임 레이트로 제1 디지털 비디오 데이터를 발생하는 제1 MEMC 칩;
상기 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 우 반면에 표시될 데이터를 보간 처리하여 상기 제2 프레임 레이트로 제2 디지털 비디오 데이터를 발생하는 제2 MEMC 칩; 및
상기 제1 및 제2 디지털 비디오 데이터를 입력받아 상기 제1 및 제2 디지털 비디오 데이터 간의 전송 시점을 동기시키는 데이터 얼라인부를 구비하는 것을 특징으로 하는 액정표시장치.A liquid crystal display panel;
A first MEMC chip which generates first digital video data at a second frame rate higher than the first frame rate by interpolating data to be displayed on the left side of the LCD panel among digital video data input at a first frame rate. ;
A second MEMC chip which interpolates data to be displayed on the right side of the LCD panel among the digital video data input at the first frame rate to generate second digital video data at the second frame rate; And
And a data alignment unit configured to receive the first and second digital video data and synchronize a transmission time point between the first and second digital video data. 제 1 항에 있어서,
상기 제1 프레임 레이트는 60Hz이고, 상기 제2 프레임 레이트는 240Hz인 것을 특징으로 하는 액정표시장치.The method of claim 1,
And the first frame rate is 60 Hz, and the second frame rate is 240 Hz. 제 1 항에 있어서,
상기 데이터 얼라인부는, 상기 제1 및 제2 디지털 비디오 데이터의 동기를 맞추기 위하여 다수의 라인 메모리들을 포함하는 것을 특징으로 하는 액정표시장치.The method of claim 1,
And the data aligning unit includes a plurality of line memories to synchronize the first and second digital video data. 제 3 항에 있어서,
상기 라인 메모리의 개수는 상기 제1 및 제2 디지털 비디오 데이터 간에 동기가 틀어진 데이터의 수평라인 개수에 대응되는 것을 특징으로 하는 액정표시장치.The method of claim 3, wherein
And the number of line memories corresponds to the number of horizontal lines of data in which synchronization between the first and second digital video data occurs. 제 4 항에 있어서,
상기 제1 디지털 비디오 데이터가 상기 제2 디지털 비디오 데이터보다 먼저 상기 데이터 얼라인부에 입력되는 경우 상기 데이터 얼라인부는,
상기 제2 디지털 비디오 데이터보다 먼저 입력되는 n(n은 양의 정수) 수평라인 분의 상기 제1 디지털 비디오 데이터를 n개의 라인 메모리들에 라인 순차 방식으로 기입하고, 상기 제2 디지털 비디오 데이터가 입력되는 시점에 맞추어 FIFO(first-in first-out) 방식으로 상기 라인 메모리들에 저장된 상기 제1 디지털 비디오 데이터를 상기 제2 디지털 비디오 데이터에 동기시켜 읽어내는 것을 특징으로 하는 액정표시장치.The method of claim 4, wherein
When the first digital video data is input to the data alignment unit before the second digital video data, the data alignment unit,
The first digital video data for n horizontal lines, which are input before the second digital video data, is written in n line memories in a line sequential manner, and the second digital video data is inputted. And reading out the first digital video data stored in the line memories in synchronization with the second digital video data in a first-in first-out (FIFO) manner at a point in time. 제 1 항에 있어서,
상기 데이터 얼라인부는, 상기 제1 및 제2 디지털 비디오 데이터의 동기를 맞춤과 아울러 상기 제1 및 제2 디지털 비디오 데이터를 하나로 통합하기 위하여 제1 및 제2 라인 메모리부를 포함하는 것을 특징으로 하는 액정표시장치.The method of claim 1,
And the data alignment unit includes first and second line memory units for synchronizing the first and second digital video data and integrating the first and second digital video data into one. Display. 제 6 항에 있어서,
상기 제1 라인 메모리부는 상기 제1 및 제2 디지털 비디오 데이터 간에 동기가 틀어진 데이터의 수평라인 개수에 해당되는 만큼의 라인 메모리를 구비하고;
상기 제2 라인 메모리부는 적어도 하나 이상의 라인 메모리를 구비하는 것을 특징으로 하는 액정표시장치.The method according to claim 6,
The first line memory unit includes as many line memories as the number of horizontal lines of data in which synchronization between the first and second digital video data is performed;
And the second line memory unit includes at least one line memory. 제 7 항에 있어서,
상기 데이터 얼라인부는,
상기 제1 디지털 비디오 데이터를 상기 제1 메모리부에 라인 순차 방식으로 기입함과 아울러 상기 제2 디지털 비디오 데이터를 상기 제2 메모리부에 라인 순차 방식으로 기입한 후, 상기 제1 및 제2 메모리부로부터 각각 상기 제1 및 제2 디지털 비디오 데이터를 라인 단위로 동시에 독출하여 상기 제1 및 제2 디지털 비디오 데이터를 하나로 통합하는 것을 특징으로 하는 액정표시장치.The method of claim 7, wherein
The data alignment unit,
Writing the first digital video data in the first memory unit in a line sequential manner, and writing the second digital video data in the second memory unit in a line sequential manner, and then writing the first and second memory units. And simultaneously reading out the first and second digital video data in line units from each other, thereby integrating the first and second digital video data into one. 제 6 항에 있어서,
상기 데이터 얼라인부가 내장되는 타이밍 콘트롤러를 더 구비하고;
상기 데이터 얼라인부는,
전자기파 간섭 제거를 위해 상기 타이밍 콘트롤러에 포함된 SSCG(Spread Spectrum Clocking Generating) 블록 내의 FIFO 방식의 라인 메모리부를 상기 제1 및 제2 메모리부로 활용하는 것을 특징으로 하는 액정표시장치.The method according to claim 6,
A timing controller in which the data alignment unit is embedded;
The data alignment unit,
And a FIFO-type line memory unit in a spread spectrum clocking generating (SSCG) block included in the timing controller to use the first and second memory units to remove electromagnetic interference. 액정표시패널을 갖는 액정표시장치의 데이터전송방법에 있어서,
제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 좌 반면에 표시될 데이터를 보간 처리하여 상기 제1 프레임 레이트보다 높은 제2 프레임 레이트로 제1 디지털 비디오 데이터를 발생하는 단계;
상기 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 우 반면에 표시될 데이터를 보간 처리하여 상기 제2 프레임 레이트로 제2 디지털 비디오 데이터를 발생하는 단계; 및
상기 제1 및 제2 디지털 비디오 데이터를 입력받아 상기 제1 및 제2 디지털 비디오 데이터 간의 전송 시점을 동기시키는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 데이터전송방법.In the data transfer method of a liquid crystal display device having a liquid crystal display panel,
Interpolating data to be displayed on the left side of the liquid crystal display panel among digital video data input at a first frame rate to generate first digital video data at a second frame rate higher than the first frame rate;
Generating second digital video data at the second frame rate by interpolating the data to be displayed on the right side of the liquid crystal display panel among the digital video data input at the first frame rate; And
Receiving the first and second digital video data and synchronizing a transmission time point between the first and second digital video data.
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