KR20120017198A

KR20120017198A - Inverter and liquid crystal display using the same

Info

Publication number: KR20120017198A
Application number: KR1020100079744A
Authority: KR
Inventors: 이상용; 임종진; 김기상
Original assignee: 엘지디스플레이 주식회사
Priority date: 2010-08-18
Filing date: 2010-08-18
Publication date: 2012-02-28
Also published as: KR101696477B1

Abstract

PURPOSE: An inverter circuit and a liquid crystal display using the same are provided to improve slew rate without increasing power consumption of an inverter circuit by connecting a high potential power voltage source to p-type transistors of an output terminal. CONSTITUTION: A first p-type transistor(MP1) increases voltage of an output terminal by turning on a digital input signal which is inputted through an input terminal. A second p-type transistor(MP2) forms a current path between a high potential power voltage source and the first p-type transistor. A third p-type transistor outputs a current of the high potential voltage source to the output terminal. A first n-type transistor(MN1) descends the voltage of the output terminal by turning on the digital input signal. A second n-type transistor(MN2) forms a current path between a low-potential power voltage source and the first n-type transistor.

Description

Inverter circuit and liquid crystal display using the same {INVERTER AND LIQUID CRYSTAL DISPLAY USING THE SAME}

본 발명은 인버터 회로와 이를 이용한 액정표시장치에 관한 것이다.
The present invention relates to an inverter circuit and a liquid crystal display device using the same.

고속 디지털 전송 시스템에서 인버터 회로는 집적회로(Integrated Circuit 이하, "IC"라 함)의 딜레이 셀(Delay cell)과 VCO(Voltage controlled oscillator)에서 전류 차단 인버터(Current starved inverter)가 주로 이용되고 있다. 기존 전류 차단 인버터의 일 예는 도 1과 같다. In the high speed digital transmission system, the inverter circuit is mainly used a delay cell of an integrated circuit (hereinafter referred to as an “IC”) and a current starved inverter in a voltage controlled oscillator (VCO). An example of a conventional current interrupt inverter is shown in FIG. 1.

도 1을 참조하면, 전류 차단 인버터 회로는 p 타입 트랜지스터들(MP1, MP2)과, n 타입 트랜지스터들(MN1, MN2)를 포함한다. 트랜지스터들 각각은 MOSFET(metal oxide semiconductor field effect transistor)로 구현된다. Referring to FIG. 1, the current blocking inverter circuit includes p-type transistors MP1 and MP2 and n-type transistors MN1 and MN2. Each of the transistors is implemented by a metal oxide semiconductor field effect transistor (MOSFET).

제1 p 타입 트랜지스터(MP1)과 제1 n 타입 트랜지스터(MN1)의 게이트전극은 입력 단자에 공통으로 접속된다. 입력 단자에는 디지털 입력신호(Vin)가 입력된다. 제1 p 타입 트랜지스터(MP1)의 소스전극은 제2 p 타입 트랜지스터(MP2)의 드레인전극에 접속되고, 제1 p 타입 트랜지스터(MP1)의 드레인전극은 출력 단자에 접속된다. 출력 단자에는 도 2 및 도 3과 같이 입력 신호의 반전 신호로 발생되는 출력신호(Vout)가 출력된다. 출력 단자에는 로드 커패시터(C_L)이 접속된다. 제2 p 타입 트랜지스터(MP2)의 게이트전극에는 제1 바이어스 전압(Vbiasp)이 입력된다. 제2 p 타입 트랜지스터(MP2)의 소스전극은 고전위 전원 전압(Vcc)이 공급된다. The gate electrodes of the first p-type transistor MP1 and the first n-type transistor MN1 are commonly connected to the input terminal. The digital input signal Vin is input to the input terminal. The source electrode of the first p-type transistor MP1 is connected to the drain electrode of the second p-type transistor MP2, and the drain electrode of the first p-type transistor MP1 is connected to the output terminal. 2 and 3, an output signal Vout generated as an inverted signal of the input signal is output to the output terminal. The load capacitor C _L is connected to the output terminal. The first bias voltage Vbiasp is input to the gate electrode of the second p-type transistor MP2. The source electrode of the second p-type transistor MP2 is supplied with a high potential power voltage Vcc.

제1 n 타입 트랜지스터(MN1)의 소스전극은 제2 n 타입 트랜지스터(MN2)의 드레인전극에 접속되고, 제1 n 타입 트랜지스터(MN1)의 드레인전극은 출력 단자에 접속된다. 제2 n 타입 트랜지스터(MN2)의 게이트전극에는 제2 바이어스 전압(Vbiasn)이 입력된다. 제2 p 타입 트랜지스터(MP2)의 소스전극에는 기저전압(GND)이 공급된다. The source electrode of the first n-type transistor MN1 is connected to the drain electrode of the second n-type transistor MN2, and the drain electrode of the first n-type transistor MN1 is connected to the output terminal. The second bias voltage Vbiasn is input to the gate electrode of the second n-type transistor MN2. The ground voltage GND is supplied to the source electrode of the second p-type transistor MP2.

디지털 입력신호(Vin)가 로우 로직 레벨(Low logic level)로부터 하이 로직 레벨(High logic level)로 변할 때 도 2와 같이 제1 n 타입 트랜지스터(MN1)가 턴-온된다. 이 때, 제2 바이어스 전압(Vbiasn)에 의해 제2 n 타입 트랜지스터(MN2)가 온 상태를 유지하고 있으므로 출력 단자에 연결된 로드 커패시터(C_L)의 전압은 제1 및 제2 n 타입 트랜지스터(MN1, MN2)의 소스 및 드레인전극들을 통해 기저전압원으로 방전된다. 디지털 입력신호(Vin)가 로우 로직 레벨로부터 하이 로직 레벨로 변할 때, 전류(i)는 n 타입 트랜지스터들(MN1, MN2)을 통해 흐른다. When the digital input signal Vin changes from a low logic level to a high logic level, the first n-type transistor MN1 is turned on as shown in FIG. 2. At this time, since the second n-type transistor MN2 is kept on by the second bias voltage Vbiasn, the voltages of the load capacitor C _L connected to the output terminal are the first and second n-type transistors MN1. , To the base voltage source through the source and drain electrodes of MN2). When the digital input signal Vin changes from the low logic level to the high logic level, current i flows through the n-type transistors MN1 and MN2.

디지털 입력신호(Vin)가 하이 로직 레벨로부터 로우 로직 레벨로 변할 때, 도 3과 같이 제1 p 타입 트랜지스터(MP1)가 턴-온된다. 이 때, 제1 바이어스 전압(Vbiasp)에 의해 제2 p 타입 트랜지스터(MP2)가 온 상태를 유지하고 있으므로 출력 단자에 연결된 로드 커패시터(C_L)의 전압은 제1 및 제2 p 타입 트랜지스터(MP1, MP2)의 소스 및 드레인전극들을 통해 유입되는 전류(i)에 의해 상승한다. When the digital input signal Vin changes from the high logic level to the low logic level, the first p-type transistor MP1 is turned on as shown in FIG. 3. At this time, since the second p-type transistor MP2 is kept on by the first bias voltage Vbiasp, the voltages of the load capacitor C _L connected to the output terminal are the first and second p-type transistors MP1. , By the current i flowing through the source and drain electrodes of MP2.

도 1과 같은 전류 차단 인버터의 슬류 레이트(Slew rate, SR)를 높이기 위해서는 로드 커패시터(C_L)의 용량을 줄이거나 정전류(i)를 높여야 한다. 그런데, 로드 커패시터(C_L)는 출력 단자에 연결된 부하에 따라 결정되므로 표시장치와 같이 부하가 고정되어 있으면 그 용량을 줄이기가 불가능하다. 또한, 정전류(i)를 높이면 수학식 2와 같이 소비전력(P_total)이 증가되므로 저전력 전자기기에서 적용될 수 없다. 아래의 수학식 1 및 2는 슬류 레이트(SR)와 소비전력(P_total)을 나타낸다. In order to increase the slew rate (SR) of the current blocking inverter as shown in FIG. 1, the capacity of the load capacitor C _L must be reduced or the constant current i must be increased. However, since the load capacitor C _L is determined according to the load connected to the output terminal, it is impossible to reduce the capacity if the load is fixed like a display device. In addition, increasing the constant current (i) increases the power consumption (P _total ) as shown in Equation 2, it can not be applied in low-power electronic devices. Equations 1 and 2 below represent the slew rate SR and the power consumption P _total .

여기서, f는 디지털 입력신호(Vin)의 트랜지션 주파수이다. P_static은 정적 파워소모이고, P_dynamic은 동적 파워소모이다.
Here, f is a transition frequency of the digital input signal Vin. P _static is static power consumption, and P _dynamic is dynamic power consumption.

본 발명은 소비전력 증가없이 슬류 레이트를 높이도록 한 인버터 회로와 이를 이용한 액정표시장치를 제공한다.
The present invention provides an inverter circuit and a liquid crystal display device using the same to increase the slew rate without increasing power consumption.

본 발명의 인버터 회로는 입력 단자를 통해 입력되는 디지털 입력신호가 하이 로직 레벨로부터 로우 로직 레벨로 트랜지션될 때 턴-온되어 출력 단자의 전압을 상승시키는 제1 p 타입 트랜지스터; 고전위 전원 전압원과 상기 제1 p 타입 트랜지스터 사이에서 전류패스를 형성하는 제2 p 타입 트랜지스터; 상기 디지털 입력신호가 하이 로직 레벨로부터 로우 로직 레벨로 트랜지션될 때 턴-온되어 상기 고전위 전압원으로부터의 전류를 상기 출력 단자로 흐르게 하는 제3 p 타입 트랜지스터; 상기 디지털 입력신호가 로우 로직 레벨로부터 하이 로직 레벨로 트랜지션될 때 턴-온되어 출력 단자의 전압을 하강시키는 제1 n 타입 트랜지스터; 저전위 전원 전압원과 상기 제1 n 타입 트랜지스터 사이에서 전류패스를 형성하는 제2 n 타입 트랜지스터; 및 상기 디지털 입력신호가 로우 로직 레벨로부터 하이 로직 레벨로 트랜지션될 때 턴-온되어 상기 출력 단자로부터의 전류를 상기 저전위 전원 전압원으로 흐르게 하는 제3 n 타입 트랜지스터를 포함한다. An inverter circuit of the present invention includes a first p-type transistor that is turned on to increase a voltage of an output terminal when a digital input signal input through an input terminal is transitioned from a high logic level to a low logic level; A second p-type transistor forming a current path between a high potential power voltage source and the first p-type transistor; A third p-type transistor that is turned on to flow current from the high potential voltage source to the output terminal when the digital input signal transitions from a high logic level to a low logic level; A first n-type transistor turned on when the digital input signal is transitioned from a low logic level to a high logic level to drop the voltage at an output terminal; A second n-type transistor forming a current path between a low potential power supply voltage source and the first n-type transistor; And a third n-type transistor that is turned on to flow a current from the output terminal to the low potential power voltage source when the digital input signal is transitioned from a low logic level to a high logic level.

본 발명의 인버터 회로는 입력 단자를 통해 입력되는 디지털 입력신호가 하이 로직 레벨로부터 로우 로직 레벨로 트랜지션될 때 턴-온되어 출력 단자의 전압을 상승시키는 제1 p 타입 트랜지스터; 고전위 전원 전압원과 상기 제1 p 타입 트랜지스터 사이에서 전류패스를 형성하는 제2 p 타입 트랜지스터; 상기 디지털 입력신호가 하이 로직 레벨로부터 로우 로직 레벨로 트랜지션될 때 턴-온되어 상기 고전위 전압원으로부터의 전류를 상기 출력 단자로 흐르게 하는 제3 p 타입 트랜지스터; 상기 제1 p 타입 트랜지스터와 상기 제3 p 타입 트랜지스터 사이의 전류패스를 제1 디지털 제어 데이터에 따라 절환하는 제1 스위치; 상기 디지털 입력신호가 하이 로직 레벨로부터 로우 로직 레벨로 트랜지션될 때 턴-온되어 상기 고전위 전압원으로부터의 전류를 상기 출력 단자로 흐르게 하는 제4 p 타입 트랜지스터; 상기 제1 p 타입 트랜지스터와 상기 제4 p 타입 트랜지스터 사이의 전류패스를 제2 디지털 제어 데이터에 따라 절환하는 제2 스위치; 상기 디지털 입력신호가 로우 로직 레벨로부터 하이 로직 레벨로 트랜지션될 때 턴-온되어 출력 단자의 전압을 하강시키는 제1 n 타입 트랜지스터; 저전위 전원 전압원과 상기 제1 n 타입 트랜지스터 사이에서 전류패스를 형성하는 제2 n 타입 트랜지스터; 상기 디지털 입력신호가 로우 로직 레벨로부터 하이 로직 레벨로 트랜지션될 때 턴-온되어 상기 출력 단자로부터의 전류를 상기 저전위 전원 전압원으로 흐르게 하는 제3 n 타입 트랜지스터; 상기 제1 n 타입 트랜지스터와 상기 제3 n 타입 트랜지스터 사이의 전류패스를 제3 디지털 제어 데이터에 따라 절환하는 제3 스위치; 상기 디지털 입력신호가 로우 로직 레벨로부터 하이 로직 레벨로 트랜지션될 때 턴-온되어 상기 출력 단자로부터의 전류를 상기 저전위 전원 전압원으로 흐르게 하는 제4 n 타입 트랜지스터; 및 상기 제1 n 타입 트랜지스터와 상기 제4 n 타입 트랜지스터 사이의 전류패스를 제4 디지털 제어 데이터에 따라 절환하는 제4 스위치를 포함한다. An inverter circuit of the present invention includes a first p-type transistor that is turned on to increase a voltage of an output terminal when a digital input signal input through an input terminal is transitioned from a high logic level to a low logic level; A second p-type transistor forming a current path between a high potential power voltage source and the first p-type transistor; A third p-type transistor that is turned on to flow current from the high potential voltage source to the output terminal when the digital input signal transitions from a high logic level to a low logic level; A first switch for switching a current path between the first p-type transistor and the third p-type transistor according to first digital control data; A fourth p-type transistor that is turned on to flow current from the high potential voltage source to the output terminal when the digital input signal transitions from a high logic level to a low logic level; A second switch for switching a current path between the first p-type transistor and the fourth p-type transistor according to second digital control data; A first n-type transistor turned on when the digital input signal is transitioned from a low logic level to a high logic level to drop the voltage at an output terminal; A second n-type transistor forming a current path between a low potential power supply voltage source and the first n-type transistor; A third n-type transistor that is turned on to flow current from the output terminal to the low potential power voltage source when the digital input signal transitions from a low logic level to a high logic level; A third switch for switching a current path between the first n-type transistor and the third n-type transistor according to third digital control data; A fourth n-type transistor that is turned on when the digital input signal transitions from a low logic level to a high logic level to flow current from the output terminal to the low potential power voltage source; And a fourth switch for switching a current path between the first n-type transistor and the fourth n-type transistor according to fourth digital control data.

본 발명의 액정표시장치는 데이터와 외부 클럭신호 각각을 차신호쌍으로 출력하는 타이밍 콘트롤러; 상기 외부 클럭신호보다 높은 주파수의 내부 클럭신호들을 발생하고 상기 내부 클럭신호들에 맞추어 상기 데이터를 샘플링하는 하나 이상의 소스 드라이브 IC들; 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 직렬로 연결하여 상기 데이터를 상기 소스 드라이브 IC들에 직렬 전송하는 데이터 배선쌍; 및 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들을 캐스캐이드 형태로 연결하여 상기 클럭신호를 상기 소스 드라이브 IC들에 전송하는 클럭신호 배선쌍을 구비한다. 상기 타이밍 콘트롤러와 상기 소스 드라이브 IC들 중 적어도 어느 하나는 상기 인버터 회로를 포함한다.
A liquid crystal display device of the present invention includes a timing controller for outputting data and an external clock signal as difference signal pairs; One or more source drive ICs generating internal clock signals of higher frequency than the external clock signal and sampling the data according to the internal clock signals; A data wire pair for serially connecting the timing controller and the source drive ICs to serially transfer the data to the source drive ICs; And a clock signal wire pair connecting the timing controller and the source drive ICs in a cascade form to transmit the clock signal to the source drive ICs. At least one of the timing controller and the source drive ICs includes the inverter circuit.

본 발명은 고전위 전원 전압원과 출력 단자 사이에 두 개 이상의 p 타입 트랜지스터들을 병렬 연결하고, 저전위 전원 전압원과 상기 출력 단자 사이에 두 개 이상의 n 타입 트랜지스터들을 병렬 연결한다. 그 결과, 본 발명은 인버터 회로의 소비전력 증가없이 슬류 레이트를 높일 수 있고, 액정표시장치의 타이밍 콘트롤러 또는 소스 드라이브 IC들에 적용되어 데이터의 송/수신 에러를 최소화할 수 있다.
The present invention connects two or more p-type transistors in parallel between a high potential power voltage source and an output terminal, and connects two or more n-type transistors in parallel between a low potential power voltage source and the output terminal. As a result, the present invention can increase the slew rate without increasing the power consumption of the inverter circuit, and can be applied to timing controllers or source drive ICs of the liquid crystal display device to minimize transmission / reception errors of data.

도 1은 종래 기술의 전류 차단 인버터 회로를 보여 주는 회로도이다.
도 2 및 도 3은 도 1에 도시된 인버터 회로의 동작을 보여 주는 회로도들이다.
도 4는 본 발명의 제1 실시예에 따른 인버터 회로를 보여 주는 회로도이다.
도 5 및 도 6은 도 4에 도시된 인버터 회로의 동작을 보여 주는 회로도들이다.
도 7은 도 1에 도시된 종래의 인버터 회로와 도 4에 도시된 본 발명의 인버터 회로를 동일 실험 조건에서 비교 실험한 결과를 보여 주는 도면이다.
도 8은 본 발명의 제2 실시예에 따른 인버터 회로를 보여 주는 회로도이다.
도 9는 도 1에 도시된 종래의 인버터 회로와 도 8에 도시된 본 발명의 인버터 회로를 동일 실험 조건에서 비교 실험한 결과를 보여 주는 도면이다.
도 10은 본 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 11은 타이밍 콘트롤러로부터 차신호쌍으로 발생되는 외부 클럭신호와 데이터를 보여 주는 타이밍도이다.
도 12는 도 10에 도시된 소스 드라이브 IC의 회로 구성을 보여 주는 타이밍도이다. 1 is a circuit diagram showing a current blocking inverter circuit of the prior art.
2 and 3 are circuit diagrams showing the operation of the inverter circuit shown in FIG.
4 is a circuit diagram showing an inverter circuit according to a first embodiment of the present invention.
5 and 6 are circuit diagrams showing the operation of the inverter circuit shown in FIG.
7 is a view showing the results of a comparative experiment of the conventional inverter circuit shown in Figure 1 and the inverter circuit of the present invention shown in Figure 4 under the same experimental conditions.
8 is a circuit diagram showing an inverter circuit according to a second embodiment of the present invention.
9 is a view showing the results of a comparative experiment of the conventional inverter circuit shown in Figure 1 and the inverter circuit of the present invention shown in Figure 8 under the same experimental conditions.
10 is a block diagram illustrating a liquid crystal display according to an exemplary embodiment of the present invention.
11 is a timing diagram illustrating an external clock signal and data generated as a difference signal pair from a timing controller.
12 is a timing diagram showing the circuit configuration of the source drive IC shown in FIG.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like numbers refer to like elements throughout. In the following description, when it is determined that a detailed description of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 4 내지 도 6을 참조하면, 본 발명의 제1 실시예에 따른 인버터 회로는 p 타입 트랜지스터들(MP1, MP2, MPR)과, n 타입 트랜지스터들(MN1, MN2, MNR)을 포함한다. 트랜지스터들 각각은 MOSFET(metal oxide semiconductor field effect transistor)로 구현된다.4 to 6, the inverter circuit according to the first embodiment of the present invention includes p-type transistors MP1, MP2, and MPR and n-type transistors MN1, MN2, and MNR. Each of the transistors is implemented by a metal oxide semiconductor field effect transistor (MOSFET).

제1 p 타입 트랜지스터(MP1)의 게이트전극, 제3 p 타입 트랜지스터(MPR)의 게이트전극, 제1 n 타입 트랜지스터(MN1)의 게이트전극, 및 제3 n 타입 트랜지스터(MNR)의 게이트전극은 입력 단자에 공통으로 접속된다. 입력 단자에는 디지털 입력신호(Vin)가 입력된다. 제1 p 타입 트랜지스터(MP1)의 소스전극은 제2 p 타입 트랜지스터(MP2)의 드레인전극에 접속되고, 제1 p 타입 트랜지스터(MP1)의 드레인전극은 출력 단자에 접속된다. 출력 단자에는 도 5 및 도 6과 같이 입력 신호의 반전 신호로 발생되는 출력신호(Vout)가 출력된다. 출력 단자에는 로드 커패시터(C_L)가 접속된다. 제2 p 타입 트랜지스터(MP2)의 게이트전극에는 제1 바이어스 전압(Vbiasp)이 입력된다. 제1 바이어스 전압(Vbiasp)은 정전류 i가 흐를 수 있게 하는 게이트 바이어스 전압이다. 제2 p 타입 트랜지스터(MP2)는 제1 바이어스 전압(Vbiasp)에 따라 포화(Saturation) 상태로 동작하여 출력 단자 쪽으로 정전류 i를 흐르게 한다. 제2 p 타입 트랜지스터(MP2)의 소스전극은 고전위 전원 전압(Vcc)이 공급된다. 고전위 전원 전압(Vcc)은 도 7 및 도 9의 실험에서 1.8V로 적용되었다. The gate electrode of the first p-type transistor MP1, the gate electrode of the third p-type transistor MPR, the gate electrode of the first n-type transistor MN1, and the gate electrode of the third n-type transistor MNR are input. Commonly connected to the terminal. The digital input signal Vin is input to the input terminal. The source electrode of the first p-type transistor MP1 is connected to the drain electrode of the second p-type transistor MP2, and the drain electrode of the first p-type transistor MP1 is connected to the output terminal. 5 and 6, an output signal Vout generated as an inverted signal of the input signal is output to the output terminal. The load capacitor C _L is connected to the output terminal. The first bias voltage Vbiasp is input to the gate electrode of the second p-type transistor MP2. The first bias voltage Vbiasp is a gate bias voltage for allowing the constant current i to flow. The second p-type transistor MP2 operates in a saturation state according to the first bias voltage Vbiasp to flow a constant current i toward the output terminal. The source electrode of the second p-type transistor MP2 is supplied with a high potential power voltage Vcc. The high potential power voltage Vcc was applied at 1.8 V in the experiments of FIGS. 7 and 9.

제3 p 타입 트랜지스터(MPR)의 소스전극에는 고전위 전원 전압(Vcc)이 공급된다. 제3 p 타입 트랜지스터(MPR)의 드레인전극은 제1 p 타입 트랜지스터(MP1)의 소스전극과 제2 p 타입 트랜지스터(MP2)의 드레인전극에 접속된다. 제3 p 타입 트랜지스터(MPR)는 디지털 입력신호(Vin)가 하이 로직 레벨로부터 로우 로직 레벨로 변할 때 턴-온되어 출력 단자로 흐르는 전류양을 증가시킨다. The high potential power voltage Vcc is supplied to the source electrode of the third p-type transistor MPR. The drain electrode of the third p-type transistor MPR is connected to the source electrode of the first p-type transistor MP1 and the drain electrode of the second p-type transistor MP2. The third p-type transistor MPR is turned on when the digital input signal Vin changes from the high logic level to the low logic level to increase the amount of current flowing to the output terminal.

제1 n 타입 트랜지스터(MN1)의 소스전극은 제2 n 타입 트랜지스터(MN2)의 드레인전극에 접속되고, 제1 n 타입 트랜지스터(MN1)의 드레인전극은 출력 단자에 접속된다. 제2 n 타입 트랜지스터(MN2)의 게이트전극에는 제2 바이어스 전압(Vbiasn)이 입력된다. 제2 바이어스 전압(Vbiasn)은 정전류 i가 흐를 수 있게 하는 게이트 바이어스 전압이다. 제2 n 타입 트랜지스터(MN2)는 제1 바이어스 전압(Vbiasn)에 따라 포화 상태로 동작하여 기저전압원 쪽으로 정전류 i를 흐르게 한다. 제2 n 타입 트랜지스터(MN2)의 소스전극에는 기저전압(GND 또는 저전위 전원 전압)이 공급된다. 기저전압(GND)이나 저전위 전원 전압은 0V로 설정될 수 있다.The source electrode of the first n-type transistor MN1 is connected to the drain electrode of the second n-type transistor MN2, and the drain electrode of the first n-type transistor MN1 is connected to the output terminal. The second bias voltage Vbiasn is input to the gate electrode of the second n-type transistor MN2. The second bias voltage Vbiasn is a gate bias voltage that allows the constant current i to flow. The second n-type transistor MN2 operates in a saturation state according to the first bias voltage Vbiasn to flow a constant current i toward the base voltage source. The base voltage GND or the low potential power supply voltage is supplied to the source electrode of the second n-type transistor MN2. The ground voltage GND or the low potential power supply voltage may be set to 0V.

제3 n 타입 트랜지스터(MNR)의 소스전극에는 기저전압(GND)이 공급된다. 제3 n 타입 트랜지스터(MNR)의 드레인전극은 제1 n 타입 트랜지스터(MN1)의 소스전극과 제2 n 타입 트랜지스터(MN2)의 드레인전극에 접속된다. 제3 n 타입 트랜지스터(MNR)는 디지털 입력신호(Vin)가 로우 로직 레벨로부터 하이 로직 레벨로 변할 때 턴-온되어 출력 단자로부터 방전되는 전류양을 증가시킨다. The ground voltage GND is supplied to the source electrode of the third n-type transistor MNR. The drain electrode of the third n-type transistor MNR is connected to the source electrode of the first n-type transistor MN1 and the drain electrode of the second n-type transistor MN2. The third n-type transistor MNR is turned on when the digital input signal Vin changes from the low logic level to the high logic level to increase the amount of current discharged from the output terminal.

디지털 입력신호(Vin)가 로우 로직 레벨로부터 하이 로직 레벨로 트랜지션될 때 도 5와 같이 제1 n 타입 트랜지스터(MN1)가 턴-온되어 제1 및 제2 n 타입 트랜지스터(MN1, MN2)를 통해 로드 커패시터(C_L)로부터 기저전압원 쪽으로 전류(i)가 흐르고 이와 동시에, 제3 n 타입 트랜지스터(MNR)가 턴-온되어 제3 n 타입 트랜지스터(MNR)를 통해 출력 단자에 연결된 로드 커패시터(C_L)로부터 기저전압원 쪽으로 전류(i_add)가 흐른다. 제3 n 타입 트랜지스터(MNR)는 디지털 입력신호(Vin)가 로우 로직 레벨로부터 하이 로직 레벨로 트랜지션될 때 턴-온되어 기저전압원 쪽으로 흐르는 방전 전류를 증가시킴으로써 로드 커패시터(C_L)의 방전 전류양을 증가시킨다. 그 결과, 본 발명은 로드 커패시터(C_L)의 전압이 하이 로직 레벨로부터 로우 로직 레벨로 변하는 시간을 줄일 수 있어 인버터 회로의 슬류 레이트를 높일 수 있다. 디지털 입력신호(Vin)가 로우 로직 레벨로부터 하이 로직 레벨로 트랜지션될 때, 제2 바이어스 전압(Vbiasn)에 의해 제2 n 타입 트랜지스터(MN2)는 온 상태를 유지하고 있고, 제1, 제2 및 제3 p 타입 트랜지스터(MP1, MP2, MPR)은 오프 상태를 유지한다. When the digital input signal Vin transitions from the low logic level to the high logic level, as shown in FIG. 5, the first n-type transistor MN1 is turned on to pass through the first and second n-type transistors MN1 and MN2. A current i flows from the load capacitor C _L toward the base voltage source, and at the same time, the third n-type transistor MNR is turned on and connected to the output terminal through the third n-type transistor MNR. Current i _add flows from _L ) to the base voltage source. The third n-type transistor MNR is turned on when the digital input signal Vin transitions from the low logic level to the high logic level to increase the discharge current flowing toward the base voltage source, thereby increasing the discharge current of the load capacitor C _L. To increase. As a result, the present invention can reduce the time for the voltage of the load capacitor C _L to change from the high logic level to the low logic level, thereby increasing the slew rate of the inverter circuit. When the digital input signal Vin transitions from the low logic level to the high logic level, the second n-type transistor MN2 is kept on by the second bias voltage Vbiasn, and the first, second and The third p-type transistors MP1, MP2, and MPR remain in an off state.

디지털 입력신호(Vin)가 하이 로직 레벨로부터 로우 로직 레벨로 트랜지션될 때 도 6과 같이 제1 p 타입 트랜지스터(MP1)가 턴-온되어 제1 및 제2 p 타입 트랜지스터(MP1, MP2)를 통해 고전위 전원 전압원으로부터 출력 단자에 연결된 로드 커패시터(C_L) 쪽으로 전류(i)가 흐르고 이와 동시에, 제3 p 타입 트랜지스터(MPR)가 턴-온되어 제3 p 타입 트랜지스터(MNR)를 통해 고전위 전원 전압원으로부터 로드 커패시터(C_L) 쪽으로 전류(i_add)가 흐른다. 제3 p 타입 트랜지스터(MNR)는 디지털 입력신호(Vin)가 하이 로직 레벨로부터 로우 로직 레벨로 트랜지션될 때 턴-온되어 로드 커패시터(C_L)로 흐르는 충전 전류를 증가시킴으로써 로드 커패시터(C_L)의 충전 전류양을 증가시킨다. 그 결과, 본 발명은 로드 커패시터(C_L)의 전압이 로우 로직 레벨로부터 하이 로직 레벨로 변하는 시간을 줄일 수 있으므로 인버터 회로의 슬류 레이트를 높일 수 있다. 디지털 입력신호(Vin)가 하이 로직 레벨로부터 로우 로직 레벨로 트랜지션될 때, 제1 바이어스 전압(Vbiasp)에 의해 제2 p 타입 트랜지스터(MP2)는 온 상태를 유지하고 있고, 제1, 제2 및 제3 n 타입 트랜지스터(MN1, MN2, MNR)은 오프 상태를 유지한다. When the digital input signal Vin is transitioned from the high logic level to the low logic level, as shown in FIG. 6, the first p-type transistor MP1 is turned on through the first and second p-type transistors MP1 and MP2. A current i flows from the high potential power voltage source toward the load capacitor C _L connected to the output terminal, and at the same time, the third p-type transistor MPR is turned on to bring the high-potential through the third p-type transistor MNR. Current i _add flows from the supply voltage source toward the load capacitor C _L. Claim 3 p-type transistor (MNR) is a digital input signal (Vin) is turned on when the transition from high to low transition-load capacitor (C _L) by turns on increasing the charging current flowing to the load capacitor (C _L) Increase the amount of charge current. As a result, the present invention can reduce the time for the voltage of the load capacitor C _L to change from the low logic level to the high logic level, thereby increasing the slew rate of the inverter circuit. When the digital input signal Vin transitions from the high logic level to the low logic level, the second p-type transistor MP2 is kept on by the first bias voltage Vbiasp, and the first, second, and The third n-type transistors MN1, MN2, and MNR remain in an off state.

제3 n 타입 트랜지스터(MNR)는 도 8과 같이 서로 병렬 연결된 2 개 이상의 n 타입 트랜지스터들을 포함할 수 있다. 제3 p 타입 트랜지스터(MPR)는 도 8과 같이 서로 병렬 연결된 2 개 이상의 p 타입 트랜지스터들을 포함할 수 있다. The third n-type transistor MNR may include two or more n-type transistors connected in parallel to each other as shown in FIG. 8. The third p-type transistor MPR may include two or more p-type transistors connected in parallel to each other as shown in FIG. 8.

디지털 입력 신호(Vin)가 트랜지션될 때, 제3 n 타입 트랜지스터(MNR)와 제3 p 타입 트랜지스터(MPR)의 포화(Saturation) 상태로 동작하며 그 전류(i_add)는 수학식 3과 같다. When the digital input signal Vin is transitioned, it operates in a saturation state of the third n-type transistor MNR and the third p-type transistor MPR, and the current i _add is represented by Equation 3 below.

여기서, μ는 트랜지스터의 이동도, C_ox는 트랜지스터의 기생용량, W는 트랜지스터의 채널 폭, L은 트랜지스터의 채널 길이, V_gs는 트랜지스터의 게이트-소스 전압, V_th는 트랜지스터의 문턱전압을 각각 의미한다. Where μ is the mobility of the transistor, C _ox is the parasitic capacitance of the transistor, W is the channel width of the transistor, L is the channel length of the transistor, V _gs is the gate-source voltage of the transistor, and V _th is the threshold voltage of the transistor. it means.

종래의 인버터 회로는 슬류 레이트를 증가시키기 위하여 큰 정전류를 인버터 회로에 공급하여야 한다. 반면에, 본 발명의 인버터 회로는 전술한 바와 같이 디지털 입력 신호(Vin)가 트랜지션될 때 제3 n 타입 트랜지스터(MNR)과 제3 p 타입 트랜지스터(MPR)의 게이트-소스 전압(V_gs)의 제곱으로 동적 전류(i_add)를 흐르게 하므로 저전력으로 구동하면서도 슬류 레이트를 높일 수 있다. 이는 도 7의 실험 결과에서 입증되었다. 도 7의 실험 결과는 도 1과 같은 종래 기술의 인버터 회로와 도 4와 같은 본 발명의 인버터 회로를 동일한 트랜지스터 동작 특성과 동일한 구동 전압 조건 하에서 비교 실험에서 얻어졌다. Conventional inverter circuits must supply a large constant current to the inverter circuit to increase the slew rate. On the other hand, the inverter circuit of the present invention has the gate-source voltage V _{gs of} the third n-type transistor MNR and the third p-type transistor MPR when the digital input signal Vin is transitioned as described above. The dynamic current (i _add ) flows through the square, which increases the slew rate while driving at low power. This was demonstrated in the experimental results of FIG. The experimental results of FIG. 7 were obtained in a comparative experiment of the inverter circuit of the prior art as shown in FIG. 1 and the inverter circuit of the present invention as shown in FIG. 4 under the same transistor operating characteristics and the same driving voltage conditions.

도 8은 본 발명의 제2 실시예에 따른 인버터 회로를 보여 주는 회로도이다. 도 9는 도 1에 도시된 종래의 인버터 회로와 도 8에 도시된 본 발명의 인버터 회로를 동일 실험 조건에서 비교 실험한 결과를 보여 주는 도면이다. 8 is a circuit diagram showing an inverter circuit according to a second embodiment of the present invention. 9 is a view showing the results of a comparative experiment of the conventional inverter circuit shown in Figure 1 and the inverter circuit of the present invention shown in Figure 8 under the same experimental conditions.

도 8을 참조하면, 본 발명의 제2 실시예에 따른 인버터 회로는 p 타입 트랜지스터들(MP1, MP2, MPR1~MPR4)과, n 타입 트랜지스터들(MN1, MN2, MNR1~MNR4)과, 디지털 제어 데이터에 의해 제어되는 스위치들(S1~S8)을 포함한다. 트랜지스터들 각각은 MOSFET(metal oxide semiconductor field effect transistor)로 구현된다.Referring to FIG. 8, the inverter circuit according to the second embodiment of the present invention includes p-type transistors MP1, MP2, MPR1 to MPR4, n-type transistors MN1, MN2, MNR1 to MNR4, and digital control. It includes switches S1 to S8 controlled by data. Each of the transistors is implemented by a metal oxide semiconductor field effect transistor (MOSFET).

제1 및 제2 p 타입 트랜지스터(MP1, MP2)와, 제1 및 제2 n 타입 트랜지스터(MN1, MN2)는 전술한 제1 실시예의 그 것들과 실질적으로 동일하다. The first and second p-type transistors MP1 and MP2 and the first and second n-type transistors MN1 and MN2 are substantially the same as those of the first embodiment described above.

제1 p 타입 트랜지스터(MP1)의 게이트전극, 제3 내지 제6 p 타입 트랜지스터(MPR1~MPR4)의 게이트전극들, 제1 n 타입 트랜지스터(MN1), 및 제3 내지 제6 n 타입 트랜지스터(MNR1~MNR4)의 게이트전극들은 입력 단자에 공통으로 접속된다. 입력 단자에는 디지털 입력신호(Vin)가 입력된다. 출력신호(Vout)가 출력되는 출력 단자에는 로드 커패시터(C_L)가 접속된다.Gate electrodes of the first p-type transistor MP1, gate electrodes of the third to sixth p-type transistors MPR1 to MPR4, first n-type transistor MN1, and third to sixth n-type transistors MNR1. Gate electrodes of ˜MNR4) are commonly connected to the input terminal. The digital input signal Vin is input to the input terminal. The load capacitor C _L is connected to the output terminal from which the output signal Vout is output.

제3 p 타입 트랜지스터(MPR1)의 소스전극에는 고전위 전원 전압(Vcc)이 공급된다. 제3 p 타입 트랜지스터(MPR1)의 드레인전극은 제1 스위치(S1)를 통해 제1 p 타입 트랜지스터(MP1)의 소스전극과 제2 p 타입 트랜지스터(MP2)의 드레인전극 사이의 노드에 접속된다. 제3 p 타입 트랜지스터(MPR1)는 디지털 입력신호(Vin)가 하이 로직 레벨로부터 로우 로직 레벨로 변할 때 턴-온되어 출력 단자로 흐르는 전류양을 증가시킨다. 제1 스위치(S1)는 디지털 제어 데이터의 제1 비트(b1)에 응답하여 온/오프되어 제3 p 타입 트랜지스터(MPR1)의 드레인전극과 제1 p 타입 트랜지스터(MP1)의 소스전극 사이의 전류패스를 절환한다. The high potential power voltage Vcc is supplied to the source electrode of the third p-type transistor MPR1. The drain electrode of the third p-type transistor MPR1 is connected to a node between the source electrode of the first p-type transistor MP1 and the drain electrode of the second p-type transistor MP2 through the first switch S1. The third p-type transistor MPR1 is turned on when the digital input signal Vin changes from the high logic level to the low logic level to increase the amount of current flowing to the output terminal. The first switch S1 is turned on / off in response to the first bit b1 of the digital control data so that the current between the drain electrode of the third p-type transistor MPR1 and the source electrode of the first p-type transistor MP1 is turned on. Switch pass.

제4 p 타입 트랜지스터(MPR2)의 소스전극에는 고전위 전원 전압(Vcc)이 공급된다. 제4 p 타입 트랜지스터(MPR2)의 드레인전극은 제2 스위치(S2)를 통해 제1 p 타입 트랜지스터(MP1)의 소스전극과 제2 p 타입 트랜지스터(MP2)의 드레인전극 사이의 노드에 접속된다. 제4 p 타입 트랜지스터(MPR2)는 디지털 입력신호(Vin)가 하이 로직 레벨로부터 로우 로직 레벨로 변할 때 턴-온되어 출력 단자로 흐르는 전류양을 증가시킨다. 제2 스위치(S2)는 디지털 제어 데이터의 제2 비트(b2)에 응답하여 온/오프되어 제4 p 타입 트랜지스터(MPR2)의 드레인전극과 제1 p 타입 트랜지스터(MP1)의 소스전극 사이의 전류패스를 절환한다. The high potential power voltage Vcc is supplied to the source electrode of the fourth p-type transistor MPR2. The drain electrode of the fourth p-type transistor MPR2 is connected to a node between the source electrode of the first p-type transistor MP1 and the drain electrode of the second p-type transistor MP2 through the second switch S2. The fourth p-type transistor MPR2 is turned on when the digital input signal Vin changes from the high logic level to the low logic level to increase the amount of current flowing to the output terminal. The second switch S2 is turned on / off in response to the second bit b2 of the digital control data so that the current between the drain electrode of the fourth p-type transistor MPR2 and the source electrode of the first p-type transistor MP1 is turned on. Switch pass.

제5 p 타입 트랜지스터(MPR3)의 소스전극에는 고전위 전원 전압(Vcc)이 공급된다. 제5 p 타입 트랜지스터(MPR3)의 드레인전극은 제3 스위치(S3)를 통해 제1 p 타입 트랜지스터(MP1)의 소스전극과 제2 p 타입 트랜지스터(MP2)의 드레인전극 사이의 노드에 접속된다. 제5 p 타입 트랜지스터(MPR3)는 디지털 입력신호(Vin)가 하이 로직 레벨로부터 로우 로직 레벨로 변할 때 턴-온되어 출력 단자로 흐르는 전류양을 증가시킨다. 제3 스위치(S3)는 디지털 제어 데이터의 제3 비트(b3)에 응답하여 온/오프되어 제5 p 타입 트랜지스터(MPR3)의 드레인전극과 제1 p 타입 트랜지스터(MP1)의 소스전극 사이의 전류패스를 절환한다. The high potential power voltage Vcc is supplied to the source electrode of the fifth p-type transistor MPR3. The drain electrode of the fifth p-type transistor MPR3 is connected to a node between the source electrode of the first p-type transistor MP1 and the drain electrode of the second p-type transistor MP2 through the third switch S3. The fifth p-type transistor MPR3 is turned on when the digital input signal Vin changes from the high logic level to the low logic level to increase the amount of current flowing to the output terminal. The third switch S3 is turned on / off in response to the third bit b3 of the digital control data so that the current between the drain electrode of the fifth p-type transistor MPR3 and the source electrode of the first p-type transistor MP1 is turned on. Switch pass.

제6 p 타입 트랜지스터(MPR4)의 소스전극에는 고전위 전원 전압(Vcc)이 공급된다. 제6 p 타입 트랜지스터(MPR4)의 드레인전극은 제4 스위치(S4)를 통해 제1 p 타입 트랜지스터(MP1)의 소스전극과 제2 p 타입 트랜지스터(MP2)의 드레인전극 사이의 노드에 접속된다. 제6 p 타입 트랜지스터(MPR4)는 디지털 입력신호(Vin)가 하이 로직 레벨로부터 로우 로직 레벨로 변할 때 턴-온되어 출력 단자로 흐르는 전류양을 증가시킨다. 제4 스위치(S4)는 디지털 제어 데이터의 제4 비트(b4)에 응답하여 온/오프되어 제6 p 타입 트랜지스터(MPR4)의 드레인전극과 제1 p 타입 트랜지스터(MP1)의 소스전극 사이의 전류패스를 절환한다.The high potential power voltage Vcc is supplied to the source electrode of the sixth p-type transistor MPR4. The drain electrode of the sixth p-type transistor MPR4 is connected to a node between the source electrode of the first p-type transistor MP1 and the drain electrode of the second p-type transistor MP2 through the fourth switch S4. The sixth p-type transistor MPR4 is turned on when the digital input signal Vin changes from the high logic level to the low logic level to increase the amount of current flowing to the output terminal. The fourth switch S4 is turned on / off in response to the fourth bit b4 of the digital control data so that the current between the drain electrode of the sixth p-type transistor MPR4 and the source electrode of the first p-type transistor MP1 is turned on. Switch pass.

제3 n 타입 트랜지스터(MNR1)의 소스전극에는 기저전압(GND)이 공급된다. 제3 n 타입 트랜지스터(MNR1)의 드레인전극은 제5 스위치(S5)를 통해 제1 n 타입 트랜지스터(MN1)의 소스전극과 제2 n 타입 트랜지스터(MN2)의 드레인전극 사이의 노드에 접속된다. 제3 n 타입 트랜지스터(MNR1)는 디지털 입력신호(Vin)가 로우 로직 레벨로부터 하이 로직 레벨로 변할 때 턴-온되어 출력 단자로부터 기저전압원 쪽으로 흐르는 전류양을 증가시킨다. 제5 스위치(S5)는 디지털 제어 데이터의 제5 비트(b5)에 응답하여 온/오프되어 제3 n 타입 트랜지스터(MNR1)의 드레인전극과 제1 n 타입 트랜지스터(MN1)의 소스전극 사이의 전류패스를 절환한다. The ground voltage GND is supplied to the source electrode of the third n-type transistor MNR1. The drain electrode of the third n-type transistor MNR1 is connected to a node between the source electrode of the first n-type transistor MN1 and the drain electrode of the second n-type transistor MN2 through the fifth switch S5. The third n-type transistor MNR1 is turned on when the digital input signal Vin changes from the low logic level to the high logic level to increase the amount of current flowing from the output terminal toward the base voltage source. The fifth switch S5 is turned on / off in response to the fifth bit b5 of the digital control data so that the current between the drain electrode of the third n-type transistor MNR1 and the source electrode of the first n-type transistor MN1 is turned on. Switch pass.

제4 n 타입 트랜지스터(MNR2)의 소스전극에는 기저전압(GND)이 공급된다. 제4 n 타입 트랜지스터(MNR2)의 드레인전극은 제6 스위치(S6)를 통해 제1 n 타입 트랜지스터(MN1)의 소스전극과 제2 n 타입 트랜지스터(MN2)의 드레인전극 사이의 노드에 접속된다. 제4 n 타입 트랜지스터(MNR2)는 디지털 입력신호(Vin)가 로우 로직 레벨로부터 하이 로직 레벨로 변할 때 턴-온되어 출력 단자로부터 기저전압원 쪽으로 흐르는 전류양을 증가시킨다. 제6 스위치(S6)는 디지털 제어 데이터의 제6 비트(b6)에 응답하여 온/오프되어 제4 n 타입 트랜지스터(MNR2)의 드레인전극과 제1 n 타입 트랜지스터(MP1)의 소스전극 사이의 전류패스를 절환한다. The ground voltage GND is supplied to the source electrode of the fourth n-type transistor MNR2. The drain electrode of the fourth n-type transistor MNR2 is connected to a node between the source electrode of the first n-type transistor MN1 and the drain electrode of the second n-type transistor MN2 through the sixth switch S6. The fourth n-type transistor MNR2 is turned on when the digital input signal Vin changes from the low logic level to the high logic level to increase the amount of current flowing from the output terminal toward the base voltage source. The sixth switch S6 is turned on / off in response to the sixth bit b6 of the digital control data so that the current between the drain electrode of the fourth n-type transistor MNR2 and the source electrode of the first n-type transistor MP1 is turned on. Switch pass.

제5 n 타입 트랜지스터(MNR3)의 소스전극에는 기저전압(GND)이 공급된다. 제5 n 타입 트랜지스터(MNR3)의 드레인전극은 제7 스위치(S7)를 통해 제1 n 타입 트랜지스터(MN1)의 소스전극과 제2 n 타입 트랜지스터(MN2)의 드레인전극 사이의 노드에 접속된다. 제5 n 타입 트랜지스터(MNR3)는 디지털 입력신호(Vin)가 로우 로직 레벨로부터 하이 로직 레벨로 변할 때 턴-온되어 출력 단자로부터 기저전압원 쪽으로 흐르는 전류양을 증가시킨다. 제7 스위치(S7)는 디지털 제어 데이터의 제7 비트(b7)에 응답하여 온/오프되어 제5 n 타입 트랜지스터(MNR3)의 드레인전극과 제1 n 타입 트랜지스터(MN1)의 소스전극 사이의 전류패스를 절환한다. The ground voltage GND is supplied to the source electrode of the fifth n-type transistor MNR3. The drain electrode of the fifth n-type transistor MNR3 is connected to a node between the source electrode of the first n-type transistor MN1 and the drain electrode of the second n-type transistor MN2 through a seventh switch S7. The fifth n-type transistor MNR3 is turned on when the digital input signal Vin changes from the low logic level to the high logic level to increase the amount of current flowing from the output terminal toward the base voltage source. The seventh switch S7 is turned on / off in response to the seventh bit b7 of the digital control data so that the current between the drain electrode of the fifth n-type transistor MNR3 and the source electrode of the first n-type transistor MN1 is turned on. Switch pass.

제6 n 타입 트랜지스터(MNR4)의 소스전극에는 기저전압(GND)이 공급된다. 제6 n 타입 트랜지스터(MNR4)의 드레인전극은 제8 스위치(S8)를 통해 제1 n 타입 트랜지스터(MN1)의 소스전극과 제2 n 타입 트랜지스터(MN2)의 드레인전극 사이의 노드에 접속된다. 제6 n 타입 트랜지스터(MNR4)는 디지털 입력신호(Vin)가 로우 로직 레벨로부터 하이 로직 레벨로 변할 때 턴-온되어 출력 단자로부터 기저전압원 쪽으로 흐르는 전류양을 증가시킨다. 제8 스위치(S8)는 디지털 제어 데이터의 제8 비트(b8)에 응답하여 온/오프되어 제6 n 타입 트랜지스터(MNR4)의 드레인전극과 제1 n 타입 트랜지스터(MN1)의 소스전극 사이의 전류패스를 절환한다. The ground voltage GND is supplied to the source electrode of the sixth n-type transistor MNR4. The drain electrode of the sixth n-type transistor MNR4 is connected to a node between the source electrode of the first n-type transistor MN1 and the drain electrode of the second n-type transistor MN2 through an eighth switch S8. The sixth n-type transistor MNR4 is turned on when the digital input signal Vin changes from the low logic level to the high logic level to increase the amount of current flowing from the output terminal toward the base voltage source. The eighth switch S8 is turned on / off in response to the eighth bit b8 of the digital control data so that the current between the drain electrode of the sixth n-type transistor MNR4 and the source electrode of the first n-type transistor MN1 is turned on. Switch pass.

제3 내지 제6 p 타입 트랜지스터(MPR1~MPR4)과, 제3 내지 제6 n 타입 트랜지스터(MNR1~MNR4)는 디지털 제어 데이터에 응답하여 개별적으로 턴온된다. 따라서, 본 발명은 디지털 제어 데이터를 이용하여 인버터 회로의 슬류 레이트를 높이고 도 9와 같이 입력 데이터와 부하에 따라 그 슬류 레이트를 조절할 수 있다. The third to sixth p-type transistors MPR1 to MPR4 and the third to sixth n-type transistors MNR1 to MNR4 are individually turned on in response to digital control data. Accordingly, the present invention can increase the slew rate of the inverter circuit using digital control data and adjust the slew rate according to the input data and the load as shown in FIG. 9.

본 발명의 인버터 회로는 최근 고품위 화질을 구현하기 위하여 패널의 해상도가 높아지고 데이터 전송 속도가 빨라지는 액정표시장치에서 디지털 신호의 비트 에러율을 줄이는데 효과적으로 적용될 수 있다. The inverter circuit of the present invention can be effectively applied to reduce the bit error rate of the digital signal in a liquid crystal display device in which the resolution of the panel is increased and the data transmission speed is increased to realize high quality image.

본원 출원인은 액정표시장치에서 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 인터페이스로서 널리 이용되어 왔던 mini LVDS(Low Voltage Differential Signaling) 인터페이스 보다 데이터 배선수와 PCB 크기를 줄일 수 있는 새로운 인터페이스를 제안한 바 있다. 제안된 인터페이스 방법은 본원 출원인에 의해 기출원된 대한민국 특허출원 제10-2008-0127458호(2008.12.15), 대한민국 특허출원 제10-2008-0127456호(2008.12.15), 대한민국 특허출원 제10-2008-0132466호(2008.12.19), 대한민국 특허출원 제10-2008-0132479호(2008.12.23), 대한민국 특허출원 제10-2008-0132493호(2008.12.23), 대한민국 특허출원 제10-2009-0047672호(2009.05.29), 미국 특허출원 제12/543,996호(2009.08.19), 미국 특허출원 제12/461,652호(2009.08.19), 미국 특허출원 제12/537,341호(2009.08.07), 미국 특허출원 제12/554,763호(2009.09.04) 등에서 상세히 설명되었다. 도 10 내지 도 12는 제안된 인터페이스를 적용한 액정표시장치의 일 예를 나타낸다. The present applicant has proposed a new interface which can reduce the number of data lines and the PCB size than the mini LVDS (Low Voltage Differential Signaling) interface, which has been widely used as an interface between the timing controller and the source drive IC in the liquid crystal display. The proposed interface method is Korean Patent Application No. 10-2008-0127458 (Dec. 15, 2008), Korean Patent Application No. 10-2008-0127456 (Dec. 15, 2008), and Korean Patent Application No. 10- 2008-0132466 (2008.12.19), Republic of Korea Patent Application No. 10-2008-0132479 (2008.12.23), Republic of Korea Patent Application No. 10-2008-0132493 (2008.12.23), Republic of Korea Patent Application No. 10-2009- 0047672 (2009.05.29), US Patent Application No. 12 / 543,996 (2009.08.19), US Patent Application No. 12 / 461,652 (2009.08.19), US Patent Application No. 12 / 537,341 (2009.08.07), This is described in detail in US patent application Ser. No. 12 / 554,763 (2009.09.04). 10 to 12 show an example of a liquid crystal display using the proposed interface.

도 10 내지 도 12를 참조하면, 본 발명의 액정표시장치는 액정표시패널(LCP), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8), 및 게이트 드라이브 IC들(GIC)을 구비한다. 10 to 12, the liquid crystal display of the present invention includes a liquid crystal display panel LCP, a timing controller TCON, one or more source drive ICs SIC # 1 to SIC # 8, and gate drive ICs. (GIC).

액정표시패널(LCP)의 유리기판들 사이에는 액정층이 형성된다. 액정표시패널(LCP)은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다. The liquid crystal layer is formed between the glass substrates of the liquid crystal display panel LCP. The liquid crystal display panel LCP includes liquid crystal cells Clc arranged in a matrix by a cross structure of the data lines DL and the gate lines GL.

액정표시패널(LCP)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT(Thin Film Transistor)들, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압(Vcom)이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극에 공급한다. 액정표시패널(LCP)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다. A pixel array including data lines DL, gate lines GL, thin film transistors (TFTs), and a storage capacitor Cst is formed on the lower glass substrate of the liquid crystal display panel LCP. The liquid crystal cells Clc are driven by an electric field between the pixel electrode supplied with the data voltage through the TFT and the common electrode supplied with the common voltage Vcom. The gate electrode of the TFT is connected to the gate line GL, and the drain electrode thereof is connected to the data line DL. The source electrode of the TFT is connected to the pixel electrode of the liquid crystal cell. The TFT is turned on according to the gate pulse supplied through the gate line GL to supply the positive / negative analog video data voltage from the data line DL to the pixel electrode of the liquid crystal cell Clc. A black matrix, a color filter, a common electrode, and the like are formed on the upper glass substrate of the liquid crystal display panel LCP.

공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. The common electrode is formed on the upper glass substrate in a vertical electric field driving method such as twisted nematic (TN) mode and vertical alignment (VA) mode, and a horizontal electric field such as IPS (In Plane Switching) mode and FFS (Fringe Field Switching) mode. In the driving method, the pixel electrode 1 is formed on the lower glass substrate.

액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(LCP)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다. A polarizing plate is attached to each of the upper and lower glass substrates of the liquid crystal display panel LCP, and an alignment layer for setting the pre-tilt angle of the liquid crystal is formed. A spacer may be formed between the upper glass substrate and the lower glass substrate of the liquid crystal display panel LCP to maintain a cell gap of the liquid crystal cell Clc.

본 발명의 액정표시장치는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The liquid crystal display device of the present invention can be implemented in any liquid crystal mode as well as the TN mode, VA mode, IPS mode, FFS mode. The liquid crystal display of the present invention may be implemented in any form, such as a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display. In the transmissive liquid crystal display device and the transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 비디오 소스를 포함한 외부 SoC(System On Chip)로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 입력받는다. 타이밍 콘트롤러(TCON)는 점 대 점(point to point) 형태로 소스 드라이브 IC들(SIC#1~SIC#8) 각각에 직렬로 접속된다. The timing controller (TCON) is a vertical / horizontal synchronization signal (Vsync, Hsync) from an external system on chip (SoC) including a video source through interfaces such as LVDS (Low Voltage Differential Signaling) interface and Transition Minimized Differential Signaling (TMDS) interface. The external timing signal such as an external data enable signal (Data Enable, DE), a dot clock (CLK), and the like are received. The timing controller TCON is connected in series to each of the source drive ICs SIC # 1 to SIC # 8 in a point-to-point form.

타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터, 콘트롤 데이터 등의 데이터들을 차신호쌍(differential signal pair)으로 발생한다. 콘트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#8)로부터 출력되는 데이터전압의 출력 타이밍, 데이터전압의 극성 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 콘트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어하기 위한 게이트 콘트롤 데이터를 포함할 수 있다. 이와 다른 방법으로, 타이밍 콘트롤러(TCON)는 외부 Soc부터 입력되는 타이밍 신호들을 이용하여 게이트 드라이브 IC들(GIC)의 동작 타이밍을 제어하기 위한 별도의 게이트 콘트롤 신호들을 발생하고, 그 게이트 콘트롤 신호들을 데이터 배선쌍과 분리된 별도의 게이트 콘트롤 배선(도시하지 않음)을 통해 게이트 드라이브 IC들(GIC)로 전송할 수 있다. The timing controller TCON generates data such as RGB digital video data and control data as a differential signal pair. The control data includes source control data for controlling the output timing of the data voltages output from the source drive ICs SIC # 1 to SIC # 8, polarities of the data voltages, and the like. The control data may include gate control data for controlling the operation timing of the gate drive IC (GIC). Alternatively, the timing controller TCON generates separate gate control signals for controlling the operation timing of the gate drive ICs GIC using timing signals input from an external Soc, and outputs the gate control signals. The gate drive ICs GIC may be transmitted through separate gate control wires (not shown) separated from the wire pairs.

타이밍 콘트롤러(TCON)는 RGB 디지털 비디오 데이터, 콘트롤 데이터 등의 데이터를 실선으로 나타낸 데이터 배선쌍을 통해 동시에 소스 드라이브 IC들(SIC#1~SIC#8)에 직렬로 전송한다. 타이밍 콘트롤러(TCON)는 외부 클럭신호(EXTCLK)를 차신호쌍으로 발생하고, 그 외부 클럭신호(EXTCLK)를 점선으로 나타낸 클럭신호 배선쌍을 통해 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#8)에 전송한다. 외부 클럭신호는 프레임기간 내에서 데이터가 존재하는 구간에 발생되는 노멀 클럭들과, 노멀 클럭보다 주기가 긴 스페셜 코드들(Special code)을 포함한다. 외부 클럭신호(EXTCLK)의 노멀 클럭들과 스페셜 코드들(Special code)은 RGB 디지털 비디오 데이터의 전송 주파수보다 낮은 전송 주파수로 전송된다. 스페셜 코드는 1 프레임기간이 시작되기 직전의 블랭크기간에 발생된다. 스페셜 코드는 노멀 클럭과 다른 주기를 가지며, 그 이후에 데이터가 소스 드라이브 IC들(SIC#1~SIC#8)로 전송된다는 것을 소스 드라이브 IC들(SIC#1~SIC#8)에 알리는 역할을 한다. The timing controller TCON simultaneously transmits data such as RGB digital video data and control data to the source drive ICs SIC # 1 to SIC # 8 through a pair of data wires represented by solid lines. The timing controller TCON generates the external clock signal EXTCLK as a difference signal pair, and the one or more source drive ICs SIC # 1 to SIC # through a pair of clock signal wires represented by a dotted line of the external clock signal EXTCLK. 8) to transmit. The external clock signal includes normal clocks generated in a section in which data exists within a frame period, and special codes longer than a normal clock. The normal clocks and special codes of the external clock signal EXTCLK are transmitted at a transmission frequency lower than that of the RGB digital video data. The special code is generated in the blank period immediately before the start of one frame period. The special code has a period different from that of the normal clock, and then informs the source drive ICs SIC # 1 to SIC # 8 that data is transferred to the source drive ICs SIC # 1 to SIC # 8. do.

외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 도 11과 같이 1 클럭당 1 개의 서브픽셀(sub-pixel) 데이터가 전송될 때 데이터 전송 주파수의 1/N(N은 RGB 디지털 비디오 데이터의 비트 수) 정도로 낮고, 1 클럭당 1 개의 픽셀(pixel) 데이터가 전송될 때 1/(N*3, 3은 1 픽셀에 포함된 서브픽셀의 개수) 예를 들어, 1 클럭당 10 bit의 서브픽셀 데이터가 전송되면, 외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 데이터 전송 주파수의 1/10로 낮다. 또한, 1 클럭당 30 bit의 R, G 및 B 서브픽셀 데이터들이 전송되면, 외부 클럭신호(EXTCLK)의 노멀 클럭 주파수는 데이터 전송 주파수의 1/30로 더 낮아지게 된다. The normal clock frequency of the external clock signal EXTCLK is 1 / N of the data transmission frequency when one sub-pixel data is transmitted per clock as shown in FIG. 11 (where N is the number of bits of the RGB digital video data). Low enough, when 1 pixel data is transmitted per clock, 1 / (N * 3, 3 is the number of subpixels included in 1 pixel). When transmitted, the normal clock frequency of the external clock signal EXTCLK is as low as 1/10 of the data transmission frequency. In addition, when 30 bits of R, G, and B subpixel data are transmitted per clock, the normal clock frequency of the external clock signal EXTCLK is lowered to 1/30 of the data transmission frequency.

소스 드라이브 IC들(SIC#1~SIC#8)은 2 쌍의 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)와 점 대 점 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(LCP)의 데이터라인들에 접속될 수 있다. The source drive ICs SIC # 1 to SIC # 8 are connected in a point-to-point form with the timing controller TCON through two pairs of data wire pairs. Each of the source drive ICs SIC # 1 to SIC # 8 may be connected to data lines of a liquid crystal display panel LCP through a chip on glass (COG) process or a tape automated bonding (TAB) process.

소스 드라이브 IC들(SIC#1~SIC#8)과 타이밍 콘트롤러(TCON)는 클럭신호 배선쌍을 통해 캐스 캐이드(Cascade) 형태로 연결된다. 소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 RGB 디지털 비디오 데이터와 콘트롤 데이터를 입력받고, 클럭신호 배선쌍을 통해 외부 클럭신호쌍을 입력받는다. 소스 드라이브 IC들(SIC#1~SIC#8)은 클럭신호 배선쌍을 통해 입력되는 외부 클럭신호쌍을 이웃한 소스 드라이브 IC로 전달한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 외부 클럭신호쌍으로부터 외부 클럭신호(EXTCLK)를 복원하고, 위상 고정 루프(Phase locked loop 이하, "PLL"이라 함) 혹은 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 외부 클럭신호(EXTCLK)를 체배하거나 지연시켜 RGB 디지털 비디오 데이터의 비트수×2 개의 내부 클럭신호들을 발생한다. 그리고 소스 드라이브 IC들(SIC#1~SIC#8)은 복원된 내부 클럭신호들을 이용하여 RGB 디지털 비디오 데이터와 콘트롤 데이터를 샘플링하고 샘플링한 RGB 디지털 비디오 데이터를 병렬 데이터 체계로 변환한다. The source drive ICs SIC # 1 to SIC # 8 and the timing controller TCON are connected in a cascade form through a pair of clock signal wires. The source drive ICs SIC # 1 to SIC # 8 receive RGB digital video data and control data through data wire pairs, and receive external clock signal pairs through clock signal wire pairs. The source drive ICs SIC # 1 to SIC # 8 transfer an external clock signal pair input through a clock signal wire pair to a neighboring source drive IC. The source drive ICs SIC # 1 to SIC # 8 recover an external clock signal EXTCLK from an external clock signal pair, and use a phase locked loop (hereinafter referred to as "PLL") or a delay lock loop (Delay). The external clock signal EXTCLK is multiplied or delayed using a locked loop (hereinafter referred to as a "DLL") to generate internal clock signals of the number of bits x 2 of RGB digital video data. The source drive ICs SIC # 1 to SIC # 8 sample the RGB digital video data and the control data using the restored internal clock signals and convert the sampled RGB digital video data into a parallel data system.

소스 드라이브 IC들(SIC#1~SIC#8)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 소스 콘트롤 데이터에 따라 병렬 체계로 변환된 RGB 디지털 비디오 데이터를 정극성/부극성 아날로그 데이터전압으로 변환하여 액정표시패널(LCP)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#8)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.The source drive ICs SIC # 1 to SIC # 8 decode the control data input through the data wire pair by code mapping to restore the source control data and the gate control data. The source drive ICs SIC # 1 to SIC # 8 convert the RGB digital video data, which is converted into a parallel scheme according to the source control data, into positive / negative analog data voltages, thereby converting the data lines of the liquid crystal display panel LCP. Supply to (DL). The source drive ICs SIC # 1 to SIC # 8 may transmit gate control data to one or more of the gate drive ICs GIC.

게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 하부 유리기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(LCP)의 하부 유리기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 공급되거나, 소스 드라이브 IC들(SIC#1~SIC#8)을 통해 공급되는 게이트 콘트롤 데이터에 따라 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 제어한다. 게이트 쉬프트 클럭신호(GSC)은 게이트 드라이브 IC(GIC) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC(GIC)의 출력 타이밍을 제어한다. The gate drive IC (GIC) may be connected to the gate lines of the lower glass substrate of the liquid crystal display panel through the TAP process or may be directly formed on the lower glass substrate of the liquid crystal display panel (LCP) by the gate in panel (GIP) process. . The gate drive IC GIC is sequentially supplied with the gate pulse to the gate lines GL according to the gate control data supplied from the timing controller TCON or supplied through the source drive ICs SIC # 1 to SIC # 8. Supply. The gate control data includes a gate start pulse (GSP), a gate shift clock signal (GSC), a gate output enable signal (GOE), and the like. The gate start pulse GSP controls the start horizontal line at which the scan starts in one vertical period in which one screen is displayed. The gate shift clock signal GSC is input to a shift register in the gate drive IC GIC to sequentially shift the gate start pulse GSP. The gate output enable signal GOE controls the output timing of the gate drive IC GIC.

소스 드라이브 IC들(SIC#1~SIC#8) 각각은 데이터 샘플링 및 직병렬 변환부(21), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(22), 및 출력회로(23) 등을 포함한다. 데이터 샘플링 및 직병렬 변환부(21)는 PLL 혹은 DLL을 이용하여 내부 클럭신호들을 발생하고 그 내부 클럭신호들에 따라 데이터 배선쌍을 통해 직렬로 입력되는 RGB 디지털 비디오 데이터를 샘플링하고 래치함으로써 병렬 데이터로 변환한다. 또한, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 극성제어신호(POL)는 데이터라인들(D1~Dk)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#8)의 출력 타이밍을 제어한다. 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(21)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다. Each of the source drive ICs SIC # 1 to SIC # 8 includes a data sampling and serial-to-parallel converter 21, a digital to analog converter (DAC) 22, and an output circuit ( 23) and the like. The data sampling and serial-to-parallel converter 21 generates internal clock signals using a PLL or a DLL, and samples and latches RGB digital video data inputted serially through a data wire pair according to the internal clock signals. Convert to In addition, the data sampling and serial-to-parallel converter 21 restores the control data input through the data wire pair by code mapping to generate source control data. The polarity control signal POL controls the polarity of the positive / negative analog data voltages supplied to the data lines D1 to Dk. The source output enable signal SOE controls the output timing of the source drive ICs SIC # 1 to SIC # 8. When gate control data is encoded in the control data, the data sampling and serial-to-parallel converter 21 recovers the gate control data from the control data input through the data wire pair and transmits the gate control data to the gate drive IC (GIC). Gate control data includes gate start pulses, gate output enable signals, and the like.

DAC(22)는 데이터 샘플링 및 직병렬 변환부(21)로부터의 RGB 디지털 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 그리고 DAC(22)는 극성제어신호(POL)에 응답하여 정극성/부극성 아날로그 비디오 데이터전압의 극성을 반전시킨다. The DAC 22 converts the RGB digital video data from the data sampling and serial-to-parallel converter 21 into the positive gamma compensation voltage GH and the negative gamma compensation voltage GL to convert the positive / negative analog video data. Generate voltage. The DAC 22 inverts the polarity of the positive / negative analog video data voltage in response to the polarity control signal POL.

출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 출력회로(23)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지쉐어전압은 정극성 전압이 공급되는 데이터라인과 부극성 전압이 공급되는 데이터라인이 단락될 때 발생되며, 그 정극성 전압과 부극성 전압의 평균 전압 레벨을 갖는다.The output circuit 23 supplies the charge share voltage or the common voltage Vcom to the data lines D1 to Dk through the output buffer during the high logic period of the source output enable signal SOE. The output circuit 23 supplies the positive / negative analog video day voltage to the data lines D1 to Dk through the output buffer during the low logic period of the source output enable signal SOE. The charge share voltage is generated when the data line to which the positive voltage is supplied and the data line to which the negative voltage is supplied are shorted, and have an average voltage level of the positive voltage and the negative voltage.

본 발명의 인버터 회로는 타이밍 콘트롤러(TCON)의 인터페이스 수신회로/송신회로, 타이밍 콘트롤러(TCON)에 내장된 딜레이셀 또는 VCO, 소스 드라이브 IC들(SIC#1~SIC#8)의 데이터/외부 클럭 수신회로, 소스 드라이브 IC들(SIC#1~SIC#8)에 내장된 딜레이셀 또는 VCO, 소스 드라이브 IC들(SIC#1~SIC#8)의 출력버퍼 등에 적용될 수 있다. Inverter circuit of the present invention is the interface receiving circuit / transmission circuit of the timing controller (TCON), the delay or VCO embedded in the timing controller (TCON), data / external clock of the source drive ICs (SIC # 1 ~ SIC # 8) It may be applied to a receiving circuit, a delay cell or a VCO embedded in the source drive ICs SIC # 1 to SIC # 8, an output buffer of the source drive ICs SIC # 1 to SIC # 8, and the like.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

TCON : 타이밍 콘트롤러 SIC : 소스 드라이브 IC
GIC : 게이트 드라이브 IC 21 : 데이터 샘플링 및 직병렬 변환부
22 : 디지털 아날로그 변환기(DAC) 23 : 출력회로
MP1, MP2, MPR, MPR1~MPR4 : p 타입 트랜지스터
MN1, MN2, MNR, MNR1~MNR4 : n 타입 트랜지스터
C_L : 로드 커패시터TCON: Timing Controllers SIC: Source Drive ICs
GIC: Gate Drive IC 21: Data Sampling and Parallel Converter
22: digital-to-analog converter (DAC) 23: output circuit
MP1, MP2, MPR, MPR1 to MPR4: p-type transistors
MN1, MN2, MNR, MNR1-MNR4: n-type transistor
C _L : load capacitor

Claims

A first p-type transistor that is turned on to raise the voltage of the output terminal when the digital input signal input through the input terminal is transitioned from the high logic level to the low logic level;
A second p-type transistor forming a current path between a high potential power voltage source and the first p-type transistor;
A third p-type transistor that is turned on to flow current from the high potential voltage source to the output terminal when the digital input signal transitions from a high logic level to a low logic level;
A first n-type transistor turned on when the digital input signal is transitioned from a low logic level to a high logic level to drop the voltage at an output terminal;
A second n-type transistor forming a current path between a low potential power supply voltage source and the first n-type transistor; And
And a third n-type transistor that is turned on when the digital input signal transitions from a low logic level to a high logic level to flow current from the output terminal to the low potential power voltage source.

The method of claim 1,
A gate electrode of the 1 p-type transistor, a gate electrode of the third p-type transistor, a gate electrode of the first n-type transistor, and a gate electrode of the third n-type transistor are commonly connected to the input terminal. Inverter circuit.

The method of claim 2,
A source electrode of the first p-type transistor is connected to a drain electrode of the second p-type transistor, a drain electrode of the first p-type transistor is connected to the output terminal,
A load capacitor is connected to the output terminal,
A first bias voltage is input to a gate electrode of the second p-type transistor, a source electrode of the second p-type transistor is supplied with a high potential power voltage from the high potential power voltage source,
The high potential power voltage is supplied to the source electrode of the third p-type transistor, and the drain electrode of the third p-type transistor is disposed between the source electrode of the first p-type transistor and the drain electrode of the second p-type transistor. Connected to the node,
A source electrode of the first n-type transistor is connected to a drain electrode of the second n-type transistor, a drain electrode of the first n-type transistor is connected to the output terminal,
A second bias voltage is input to the gate electrode of the second n-type transistor, and a low potential power supply voltage from the low potential voltage source is supplied to a source electrode of the second n-type transistor.
The low potential power supply voltage is supplied to the source electrode of the third n-type transistor, and the drain electrode of the third n-type transistor is disposed between the source electrode of the first n-type transistor and the drain electrode of the second n-type transistor. Inverter circuit, characterized in that connected to the node.

A first p-type transistor that is turned on to raise the voltage of the output terminal when the digital input signal input through the input terminal is transitioned from the high logic level to the low logic level;
A second p-type transistor forming a current path between a high potential power voltage source and the first p-type transistor;
A third p-type transistor that is turned on to flow current from the high potential voltage source to the output terminal when the digital input signal transitions from a high logic level to a low logic level;
A first switch for switching a current path between the first p-type transistor and the third p-type transistor according to first digital control data;
A fourth p-type transistor that is turned on to flow current from the high potential voltage source to the output terminal when the digital input signal transitions from a high logic level to a low logic level;
A second switch for switching a current path between the first p-type transistor and the fourth p-type transistor according to second digital control data;
A first n-type transistor turned on when the digital input signal is transitioned from a low logic level to a high logic level to drop the voltage at an output terminal;
A second n-type transistor forming a current path between a low potential power supply voltage source and the first n-type transistor;
A third n-type transistor that is turned on to flow current from the output terminal to the low potential power voltage source when the digital input signal transitions from a low logic level to a high logic level;
A third switch for switching a current path between the first n-type transistor and the third n-type transistor according to third digital control data;
A fourth n-type transistor that is turned on when the digital input signal transitions from a low logic level to a high logic level to flow current from the output terminal to the low potential power voltage source; And
And a fourth switch for switching a current path between the first n-type transistor and the fourth n-type transistor according to fourth digital control data.

A timing controller for outputting data and an external clock signal as difference signal pairs;
One or more source drive ICs generating internal clock signals of higher frequency than the external clock signal and sampling the data according to the internal clock signals;
A data wire pair for serially connecting the timing controller and the source drive ICs to serially transfer the data to the source drive ICs; And
A pair of clock signal wires connecting the timing controller and the source drive ICs in a cascade form to transmit the clock signal to the source drive ICs,
At least one of the timing controller and the source drive ICs comprises an inverter circuit,
The inverter circuit,
A first p-type transistor that is turned on to raise the voltage of the output terminal when the digital input signal input through the input terminal is transitioned from the high logic level to the low logic level;
A second p-type transistor forming a current path between a high potential power voltage source and the first p-type transistor;
A third p-type transistor that is turned on to flow current from the high potential voltage source to the output terminal when the digital input signal transitions from a high logic level to a low logic level;
A first n-type transistor turned on when the digital input signal is transitioned from a low logic level to a high logic level to drop the voltage at an output terminal;
A second n-type transistor forming a current path between a low potential power supply voltage source and the first n-type transistor; And
And a third n-type transistor that is turned on when the digital input signal transitions from a low logic level to a high logic level to flow a current from the output terminal to the low potential power voltage source. .

The method of claim 5, wherein
A gate electrode of the 1 p-type transistor, a gate electrode of the third p-type transistor, a gate electrode of the first n-type transistor, and a gate electrode of the third n-type transistor are commonly connected to the input terminal. A liquid crystal display device.

The method according to claim 6,
A source electrode of the first p-type transistor is connected to a drain electrode of the second p-type transistor, a drain electrode of the first p-type transistor is connected to the output terminal,
A load capacitor is connected to the output terminal,
A first bias voltage is input to a gate electrode of the second p-type transistor, a source electrode of the second p-type transistor is supplied with a high potential power voltage from the high potential power voltage source,
The high potential power voltage is supplied to the source electrode of the third p-type transistor, and the drain electrode of the third p-type transistor is disposed between the source electrode of the first p-type transistor and the drain electrode of the second p-type transistor. Connected to the node,
A source electrode of the first n-type transistor is connected to a drain electrode of the second n-type transistor, a drain electrode of the first n-type transistor is connected to the output terminal,
A second bias voltage is input to the gate electrode of the second n-type transistor, and a low potential power supply voltage from the low potential voltage source is supplied to a source electrode of the second n-type transistor.
The low potential power supply voltage is supplied to the source electrode of the third n-type transistor, and the drain electrode of the third n-type transistor is disposed between the source electrode of the first n-type transistor and the drain electrode of the second n-type transistor. A liquid crystal display device, characterized in that connected to the node.

A timing controller for outputting data and an external clock signal as difference signal pairs;
One or more source drive ICs generating internal clock signals of higher frequency than the external clock signal and sampling the data according to the internal clock signals;
A data wire pair for serially connecting the timing controller and the source drive ICs to serially transfer the data to the source drive ICs; And
A pair of clock signal wires connecting the timing controller and the source drive ICs in a cascade form to transmit the clock signal to the source drive ICs,
At least one of the timing controller and the source drive ICs comprises an inverter circuit,
The inverter circuit,
A first p-type transistor that is turned on to raise the voltage of the output terminal when the digital input signal input through the input terminal is transitioned from the high logic level to the low logic level;
A second p-type transistor forming a current path between a high potential power voltage source and the first p-type transistor;
A third p-type transistor that is turned on to flow current from the high potential voltage source to the output terminal when the digital input signal transitions from a high logic level to a low logic level;
A first switch for switching a current path between the first p-type transistor and the third p-type transistor according to first digital control data;
A fourth p-type transistor that is turned on to flow current from the high potential voltage source to the output terminal when the digital input signal transitions from a high logic level to a low logic level;
A second switch for switching a current path between the first p-type transistor and the fourth p-type transistor according to second digital control data;
A first n-type transistor turned on when the digital input signal is transitioned from a low logic level to a high logic level to drop the voltage at an output terminal;
A second n-type transistor forming a current path between a low potential power supply voltage source and the first n-type transistor;
A third n-type transistor that is turned on to flow current from the output terminal to the low potential power voltage source when the digital input signal transitions from a low logic level to a high logic level;
A third switch for switching a current path between the first n-type transistor and the third n-type transistor according to third digital control data;
A fourth n-type transistor that is turned on when the digital input signal transitions from a low logic level to a high logic level to flow current from the output terminal to the low potential power voltage source; And
And a fourth switch for switching a current path between the first n-type transistor and the fourth n-type transistor according to fourth digital control data.