KR20120015155A - 플래시형 ａｄ 변환기의 저전력화 및 최소 면적의 구현에 관한 회로설계의 구조와 그 방법 - Google Patents

플래시형 ａｄ 변환기의 저전력화 및 최소 면적의 구현에 관한 회로설계의 구조와 그 방법 Download PDF

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Abstract

본 발명은 저전력화를 위한 변환기의 구조를 단순화시켜 사이즈를 줄이고 신호변환에 대한 전력 소비를 줄인 플래시형 AD 변환기 및 그 방법에 관한 것이다.
본 발명의 일면에 따른, AD 변환기는, 입력 아날로그 신호에 대하여 아날로그 입력 범위의 1/2 전압 이상인지 또는 미만인지 여부에 따른 최상위 디지털 비트값(MSB)을 결정하는 최대 비트 결정부; 2N-1-1개의 기준 전압들을 생성하는 저항 래더; 상기 입력 아날로그 신호와 상기 1/2 전압간의 차이에 대한 절대값 신호를 생성하는 반신호 변환부; 상기 반신호 변환부의 출력을 상기 기준 전압들 각각과 비교하여 2N-1-1개의 코드값을 생성하는 증폭 및 비교부; 상기 2N-1-1개의 코드값에 대응되는 N-1 개의 디지털 값을 생성하는 인코더; 및 상기 MSB와 N-1 개의 디지털 값 각각과 XNOR 로직을 연산하여 상기 MSB 하위의 비트값들을 생성하는 XNOR 로직부를 포함하고, 여기서 N은 2이상의 자연수이다.

Description

플래시형 ＡＤ 변환기의 저전력화 및 최소 면적의 구현에 관한 회로설계의 구조와 그 방법{Circuit Design for Implementing Low Power Consumption and Low Area of Flash AD Converter and Method thereof}
본 발명은 플래시형 AD(Analog-to-Digital) 변환기 및 그 방법에 관한 것으로서, 특히, 저전력화를 위한 변환기의 구조를 단순화시켜 사이즈를 줄이고 신호변환에 대한 전력 소비를 줄인 플래시형 AD 변환기 및 그 방법에 관한 것이다.
최근, 전자기술이 비약적으로 발전하면서 전자 및 통신분야에 있어서는 신호처리방식이 점차 디지탈화되어 가고 있고, 이에 따라 아날로그신호를 디지탈데이터로 변환시켜 주는 AD 변환기가 폭넓게 사용되고 있다. 특히, 플래시형 아날로그-디지털 변환기는 회로구성이 복잡하지만, AD 변환 동작이 매우 고속으로 실행되므로, 고속의 동작속도가 요구되는 개인 휴대용 통신기기를 비롯해서 이동통신 단말기 광대역 모뎀 등과 같은 통신분야, HDTV, 디지털 캠코더, 셋톱박스(Set-Top Box), DVD, LCD 모니터, 컬러 스캐너와 같은 음성 및 영상 신호처리 분야, MRI, CT, 보청기 등의 의료기기 분야, 음성인식, 비디오 그래픽 제어기 센서 등의 경우에 플래시형 AD 변환기가 사용될 수 있다.
그러나, 일반적인 플래시형 AD 변환기는, N 비트의 디지털 데이터를 출력하기 위하여, 2N-1 개의 반복되는 구성요소를 이용하여 아날로그 레벨을 처리하기 위한 복잡한 회로로 구성된다. 예를 들어, 3비트 디지털 데이터를 출력하기 위하여는 7 개의 기준 아날로그 레벨을 출력하는 저항 래더(ladder), 입력 아날로그 신호를 증폭하는 7개의 증폭회로와 저항 래더의 각 레벨과 증폭회로의 출력을 비교하는 7개의 비교기, 각 레벨의 상태를 저장하는 래치(latch) 회로, 및 래치(latch) 회로의 출력들을 3비트로 인코딩하는 회로 등 복잡한 구성이 요구된다.
이와 같이 일반적인 플래시형 AD 변환기에서는 디지털 데이터의 비트수가 증가할수록 필요한 회로 구성요소의 수 또한 기하급수적으로 증가하므로, 디지털 데이터의 비트 수가 많이 요구되는 경우에는, 통신 분야(이동통신 단말기 등), 의료분야 (보청기, MRI등), 컴퓨터 분야(스캐터, DVD 등), 기타 가전 제품(consumer electronics) 등에 용이하게 적용할 수 없는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 저전력화를 위한 변환기의 구조를 단순화시켜 2N-1-1 개 정도로 반복되는 구성 요소의 수를 줄임으로써 전체 회로 사이즈를 줄이고 신호변환에 대한 전력 소비를 줄이기 위한 플래시형 AD 변환기 및 그 방법을 제공하는 데 있다.
먼저, 본 발명의 특징을 요약하면, 상기와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일면에 따른, AD 변환기는, 입력 아날로그 신호에 대하여 아날로그 입력 범위의 1/2 전압 이상인지 또는 미만인지 여부에 따른 최상위 디지털 비트값(MSB)을 결정하는 최대 비트 결정부; 2N-1-1개의 기준 전압들을 생성하는 저항 래더; 상기 입력 아날로그 신호와 상기 1/2 전압간의 차이에 대한 절대값 신호를 생성하는 반신호 변환부; 상기 반신호 변환부의 출력을 상기 기준 전압들 각각과 비교하여 2N-1-1개의 코드값을 생성하는 증폭 및 비교부; 상기 2N-1-1개의 코드값에 대응되는 N-1 개의 디지털 값을 생성하는 인코더; 및 상기 MSB와 N-1 개의 디지털 값 각각과 XNOR 로직을 연산하여 상기 MSB 하위의 비트값들을 생성하는 XNOR 로직부를 포함하고, 여기서 N은 2이상의 자연수이다.
상기 최대 비트 결정부 및 상기 증폭 및 비교부는 클럭 신호에 동기되는 각각의 출력을 생성한다.
상기 반신호 변환부는, 증폭기와 다이오드의 결합 회로를 이용하여 상기 1/2 전압 이상에 대응되는 양극성의 신호와 상기 1/2 전압 미만에 대응되는 양극성의 신호를 각각 생성하고, 생성된 신호들을 아날로그 합산기로 합산하고 합산된 신호를 증폭하여 상기 증폭 및 비교부로 출력한다.
상기 증폭 및 비교부는, 상기 코드값 중 어느 하나를 생성하는 회로에, 상기 반신호 변환부의 출력을 2단 증폭하는 증폭 회로, 클럭신호에 동기시켜 상기 2단 증폭된 신호를 상기 기준 전압들 중 어느 하나와 비교하는 비교기, 및 상기 비교 결과에 따른 디지털값을 래치시켜 출력하는 래치회로를 포함한다.
상기 증폭 및 비교부는, 상기 코드값 중 어느 하나를 생성하는 회로에, 버블 에러 정정 회로를 포함하고, 상기 버블 에러 정정 회로는 자신 위치의 코드값과 상기 2N-1-1개의 코드값 중 다른 복수의 코드값에 대하여 NAND 로직을 수행하여 상기 NAND 로직 수행결과를 상기 자신 위치의 코드값으로 출력한다.
그리고, 본 발명의 다른 일면에 따른 AD 변환 방법은, 입력 아날로그 신호에 대하여 아날로그 입력 범위의 1/2 전압 이상인지 또는 미만인지 여부에 따른 최상위 디지털 비트값(MSB)을 결정하는 단계; 2N-1-1개의 기준 전압들을 생성하는 단계; 상기 입력 아날로그 신호에 대하여 상기 1/2 전압 이상의 양의 극성의 대응 신호 또는 상기 1/2 전압 미만의 음의 극성의 대응 신호로 변환하는 단계; 상기 반신호 변환부의 출력을 상기 기준 전압들 각각과 비교하여 2N-1-1개의 코드값을 생성하는 단계; 상기 2N-1-1개의 코드값에 대응되는 N-1 개의 디지털 값을 생성하는 단계; 및 상기 MSB와 N-1 개의 디지털 값 각각과 XNOR 로직을 연산하여 상기 MSB 하위의 비트값들을 생성하는 단계를 포함하고, 여기서 N은 2이상의 자연수이다.
본 발명에 따른 플래시형 AD 변환기 및 그 방법에 따르면, 반복되는 구성 요소의 수가 2N-1-1 개 정도로 줄어들어 저전력화를 위한 변환기의 구조가 단순하며 전체 회로 사이즈가 작아지고 이에 따라 신호변환에 대한 전력 소비를 줄일 수 있다.
도 1은 본 발명의 일실시예에 따른 AD 변환기의 기본 개념을 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따른 AD 변환기의 구체적인 블록도이다.
도 3은 도 1의 최대 비트 결정부의 구체적인 회로이다.
도 4는 도 1의 반신호 변환부의 기본 개념을 설명하기 위한 도면이다.
도 5는 도 4의 증폭기와 다이오드에 대한 회로이다.
도 6은 도 4의 아날로그 합산기의 회로이다.
도 7은 도 4의 차동 증폭기의 회로이다.
도 8은 도 1의 2단 증폭기의 회로이다.
도 9는 도 1의 비교기의 회로이다.
도 10은 도 1의 래치 회로의 구체적인 회로이다.
도 11은 도 1의 버블 에러 정정 회로의 구체적인 회로이다.
도 12는 도 1의 인코더의 구체적인 회로이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 AD 변환기(100)의 기본 개념을 설명하기 위한 도면이다. 도 2는 본 발명의 일실시예에 따른 AD 변환기(100)의 구체적인 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 일실시예에 따른 AD 변환기(100)는, 최대 비트 결정부(FDBD: First Digit Bit Determination unit)(110)와 반신호 변환부(SCTH: Signal Conversion to Half Signal unit)(120)를 포함한다. 본 발명의 일실시예에 따른 AD 변환기(100)는 버퍼(111), 저항 래더(130), 증폭 및 비교부(140), 인코더(150), 및 XNOR(Exclusive NOR) 로직부(160)를 포함한다.
도 1에서, 최대 비트 결정부(110)는 입력 아날로그 신호(Vin)에 대하여 아날로그 입력 범위의 1/2 전압(VREF/2) 이상인지 또는 미만인지 여부에 따른 최상위 디지털 비트값(MSB)을 결정하여 해당 신호(VMSB)를 출력한다. 최대 비트 결정부(110)의 출력(VMSB)은 버퍼(111)를 통해 최상위 디지털 비트값(MSB)으로 버퍼링될 수 있다. 입력 아날로그 신호(Vin)의 입력 범위는 일정 크기로 미리 정해지며, 그 크기의 1/2에 해당하는 전압이 1/2 전압(VREF/2)으로 미리 설정된다.
반신호 변환부(120)는 입력 아날로그 신호(Vin)와 1/2 전압(VREF/2) 간의 차이에 대한 절대값 신호(Vsmall)를 생성한다. 절대값 신호(Vsmall)는 │Vin - VREF/2│에 해당한다.
본 발명에서는 이와 같이 최대 비트 결정부(110)를 통해 입력 아날로그 신호(Vin)에 대한 최상위 디지털 비트값(MSB)을 결정하고, 반신호 변환부(120)를 통해 절대값 신호 │Vin - VREF/2│를 생성함으로써, 입력 아날로그 신호(Vin)를 N(2이상의 자연수) 비트의 디지털 데이터로 변환 시에, 도 2와 같이, 반신호 변환부(120)에 후속하는 저항 래더(130), 증폭 및 비교부(140), 및 인코더(150)의 복잡한 구성 요소를 2N-1-1 개 정도로 줄임으로써 전체 회로 사이즈를 줄이고 전력 소비를 줄일 수 있도록 하였다.
도 2에서, 저항 래더(130)는 1/2 전압(VREF/2)과 접지 사이에 직렬 연결된 복수의 저항(R1~RN)을 이용하여 저항들의 각 접속점을 통해 2N-1-1개의 기준 전압들을 생성한다.
증폭 및 비교부(140)는 반신호 변환부의 출력(120), 즉, 절대값 신호(Vsmall)를 저항 래더(130)로부터의 기준 전압들 각각과 비교하여 2N-1-1개의 코드값을 생성한다. 이를 위하여 증폭 및 비교부(140)는 2N-1-1개의 코드값을 생성하는 각각의 회로에 2단 증폭기(141, 142), 비교기(143), 래치 회로(144), 및 버블 에러 정정 회로(145)를 포함한다.
인코더(150)는 증폭 및 비교부(140)로부터의 2N-1-1개의 코드값에 대응되는 N-1 개의 디지털 값을 생성한다.
XNOR 로직부(160)는 최대 비트 결정부(110)의 출력(VMSB)으로부터 생성된 버퍼(111)의 출력, 즉, 최상위 디지털 비트값(MSB)과 인코더(150)로부터의 N-1 개의 디지털 값 각각과 XNOR 로직을 연산하여 MSB(예를 들어, B3) 하위의 비트값들(예를 들어, B2, B1, B0)을 생성한다.
도 3은 도 1의 최대 비트 결정부(110)의 구체적인 회로이다. 최대 비트 결정부(110)는 전원(VDD)와 접지 사이에, PMOSFET(P-type Metal Oxide Semiconductor Field Effect Transistor)인 MP1, MP2와 NMOSFET(N-type Metal Oxide Semiconductor Field Effect Transistor)인 MN1~MN3을 포함한 제1 차동 증폭기와 PMOSFET인 MP3, MP4와 NMOSFET인 MN4~MN6을 포함한 제2 차동 증폭기를 포함하고, 각 차동 증폭기의 입력 단자에 입력 아날로그 신호(Vin)와 1/2 전압(VREF/2)이 각각 입력되고, 클럭 신호(clk)에 동기되는 각 차동 증폭기의 출력을 인버터(INV1)와 인버터(INV2)를 통해 최상위 디지털 비트값(MSB)에 대한 결정 신호(VMSB, /VMSB)를 생성한다. 최대 비트 결정부(110)의 결정 신호 VMSB 또는 VMSB가 버퍼(111)를 통해 최상위 디지털 비트값(MSB)으로 버퍼링될 수 있다. /VMSB는 VMSB의 인버팅된 신호를 나타낸다. 이하 /신호는 해당 신호의 인버팅된 신호를 나타낸다.
도 4는 도 1의 반신호 변환부(120)의 기본 개념을 설명하기 위한 도면이다. 반신호 변환부(120)는 제1 증폭기(310), 제1 다이오드(311), 제2 증폭기(320), 제2 다이오드(321), 아날로그 합산기(330), 및 차동 증폭기(340)를 포함한다.
도 5는 도 4의 증폭기(310)와 다이오드(311)에 대한 회로이다. 반신호 변환부(120)는 증폭기(310)와 다이오드(311)의 결합 회로를 이용하여 입력 아날로그 신호(Vin)의 1/2 전압(VREF/2) 이상에 대응되는 양극성의 신호(VS1)를 생성할 수 있다. 또한, 도 5와 유사한 회로를 이용하여 반신호 변환부(120)는 입력 아날로그 신호(Vin)의 1/2 전압(VREF/2) 미만에 대응되는 양극성의 신호(VS2)를 생성할 수 있다.
도 5와 같이, 증폭기(310)는 OP AMP(Operational Amplifier) 구조를 가지며, 전원(VDD)와 접지 사이에, PMOSFET인 MP11~MP14와 NMOSFET인 MN11~MN15 및 저항 R을 포함하며, 다이오드(311)는 MP14의 출력과 신호(VS1) 사이에 게이트와 드레인이 연결된 2개의 NMOSFET(MN16, MN17)를 포함한다.
이와 같이 반신호 변환부(120)는 입력 아날로그 신호(Vin)와 1/2 전압(VREF/2) 간의 차이에 대한 절대값 신호(Vsmall)를 생성하기 위하여, 입력 아날로그 신호(Vin)를 1/2 전압(VREF/2)과 비교하여 그 이상의 신호는 바이패스시키고 그 미만의 신호는 극성을 양의 극성으로 바꾸어 출력하며, /2 전압(VREF/2) 이상에 대응되는 양극성의 신호(VS1)와 입력 아날로그 신호(Vin)의 1/2 전압(VREF/2) 미만에 대응되는 양극성의 신호(VS2)는 아날로그 합산기(330)에서 합산되고 합산된 신호는 차동 증폭기(340)를 통해 증폭되어 출력된다.
도 6과 같이, 아날로그 합산기(330)는 전원(VDD)와 접지 사이에, 저항 역할을 하는 직렬 연결된 2개의 NMOSFET(MN36, MN37), 신호(VS1)를 입력받기 위한 MN36과 병렬 연결의 PMOSFET(MP21)와 MN37과 병렬 연결의 NMOSFET(MN31)를 포함하고, 신호(VS2)를 입력받기 위한 MN36과 병렬 연결의 PMOSFET(MP22)와 MN37과 병렬 연결의 NMOSFET(MN32)를 포함한다.
도 7과 같이, 차동 증폭기(340)는 전원(VDD)와 접지 사이에, 저항(R11, R12), NMOSFET들(MN41, MN42, MN43)을 포함한다. MN42, MN43의 게이트는 각각 일정 전압(VB, VB1)으로 바이어스되며, 아날로그 합산기(330)의 출력(VADD)는 MN41의 게이트로 입력되어 R11과 MN41의 접점 으로부터 입력 아날로그 신호(Vin)와 1/2 전압(VREF/2) 간의 차이에 대한 절대값 신호(Vsmall)를 출력할 수 있다.
한편, 도 1에서, 증폭 및 비교부(140)는 2N-1-1개의 코드값을 생성하는 각각의 회로에 2단 증폭기(141, 142), 비교기(143), 래치 회로(144), 및 버블 에러(bubble error) 정정 회로(145)를 포함한다.
도 8은 도 1의 2단 증폭기(141, 142)의 회로이다. 2단 증폭기(141, 142)는 반신호 변환부(120)의 출력(Vsmall)을 2단 증폭한다. 2단 증폭기 중 제1 증폭기(141)은 전원(VDD)와 접지 사이에, 저항(R21, R22), NMOSFET들(MN51, MN52, MN53)을 포함한다. MN53의 게이트는 일정 전압(VB2)으로 바이어스되며, 반신호 변환부(120)의 출력(Vsmall+, Vsmall-)는 MN51, MN52의 게이트로 입력되어 R21과 MN51의 접점과R22과 MN52의 접점으로부터 증폭된 신호(Voutn, Voutp)를 생성할 수 있다. 2단 증폭기 중 제2증폭기(142)도 제1 증폭기(141)와 유사한 구성을 가지며, 다만, 제1 증폭기(141)의 출력(Voutn, Voutp)이 제2증폭기(142)의 입력으로되며, 제2증폭기(142)의 출력 중 Voutn이 비교기(143)로 출력된다.
도 9는 도 1의 비교기(143)의 회로이다. 비교기(143)는 도 3과 유사한 회로이며, 전원(VDD)와 접지 사이에, PMOSFET인 MP61, MP62와 NMOSFET인 MN61~MN63을 포함한 제1 차동 증폭기와 PMOSFET인 MP63, MP64와 NMOSFET인 MN64~MN66을 포함한 제2 차동 증폭기를 포함하고, 각 차동 증폭기의 입력 단자에 2단 증폭기(141, 142)의 출력 Voutn와 저항 래더(130)로부터의 기준 전압들 중 어느 하나(예를 들어, VN)이 각각 입력되고, 클럭 신호(clk)에 동기되는 각 차동 증폭기의 출력을 인버터(INV11)와 인버터(INV12)를 통해 비교 결과 신호(VCOMP, /VCOMP)를 생성한다.
도 10은 도 1의 래치 회로(144)의 구체적인 회로이다. 래치 회로(144)는 비교기(143)로부터의 비교 결과 신호(VCOMP, /VCOMP)에 대응되는 디지털값을 래치시켜 출력한다. 래치 회로(144)는 전원(VDD)와 접지 사이에, PMOSFET인 MP71, MP72와 NMOSFET인 MN71, MN72을 포함한 제1 인버팅 구조 회로와 PMOSFET인 MP73, MP74와 NMOSFET인 MN73, MN74을 포함한 제2 인버팅 구조 회로를 포함하고, 각 인버팅 구조 회로의 입력 단자에 비교 결과 신호(VCOMP, /VCOMP)가 각각 입력되고, VCOMP는 인버터(INV21)를 통해 MP74의 게이트로 입력되며, /VCOMP는 인버터(INV22)를 통해 MP71의 게이트로 입력된다. 이와 같은 래치 회로(144)는 출력(예를 들어, N1)이 VCOMP와 동일한 로직 상태를 갖도록 비교기(143)로부터의 비교 결과 신호VCOMP 를 저장하며, 비교기(143)의 클럭 신호 clk에 동기되어 해당 비교 결과 신호VCOMP에 대한 로직 상태의 신호를 저장하고 출력(예를 들어, N1)을 버블 에러 정정 회로(145)로 전송한다. 래치 회로(144)는 이와 같은 방식으로 비교기(143)로부터의 2N-1-1개의 비교 결과 신호 각각에 대한 디지털값(예를 들어, N이 4인 경우에, 7개, N1~N7)을 래치시켜 출력한다.
도 11은 도 1의 버블 에러 정정 회로(145)의 구체적인 회로이다. 버블 에러 정정 회로(145)는 반드시 필요한 회로는 아니며 생략될 수도 있다. 비교기(143)의 불안정성(Meteastability), 노이즈, 대역폭 제한 등의 이유로 비교기(143)의 출력이 에러를 발생할 수 있으며, 그 결과가 래치 회로(144)에 영향을 주므로, 버블 에러 정정 회로(145)는 래치 회로(144)로부터의 출력(예를 들어, N이 4인 경우에, 7개, N1~N7)의 에러를 정정하여 출력한다. 버블 에러 정정 회로(145)는 전원(VDD)와 접지 사이에, 병렬 연결의 PMOSFET들(MP75~MP77)과 직렬연결의 NMOSFET들(MN75~MN77)을 포함하는 NAND 로직 회로를 포함하며, 그 NAND 로직 수행결과는 인버터(INV31)을 통해 출력될 수 있다. 예를 들어, N이 4인 경우에, 7개의 래치 회로(144)의 출력 N1~N7 중, N7을 정정하기 위하여, 버블 에러 정정 회로(145)의 a, b, c로서, 자신의 코드값 N7과 다른 코드값 N6, N5가 입력된다. 또한, 7개의 래치 회로(144)의 출력 N1~N7 중, N6을 정정하기 위하여, 버블 에러 정정 회로(145)의 a, b, c로서, 자신의 코드값 N6과 다른 코드값 N5, N4가 입력된다. 마찬가지 방식으로, 7개의 래치 회로(144)의 출력 N1~N7의 에러를 정정할 수 있다.
예를 들어, N7, N6, N5이 디지털 101인 경우에, N7의 디지털값 '1'을 정정하기 위하여, 버블 에러 정정 회로(145)의 a, /b, /c로서, 110이 입력되고, 버블 에러 정정 회로(145)의 NAND 로직 수행 결과는 '1'이 되며, 인버터(INV31)의 출력은 '0'이 될 수 있다. 이와 같이 버블 에러 정정 회로(145)는 '0' 코드의 나열 중에 발생하는 '1'과 같은 버블을 '0'으로 정정할 수 있다.
도 12는 도 1의 인코더(150)의 구체적인 회로이다. 인코더(150)는 증폭 및 비교부(140)로부터의 2N-1-1개의 코드값에 대응되는 N-1 개의 디지털 값을 생성한다. 인코더(150)는, 전원(VDD)와 제1인버터(INV41)의 입력 단자 사이에, 게이트가 접지된 PMOSFET(MP81)과 MP81의 드레인에 병렬 연결의 NMOSFET들(MN81~MN84), 전원(VDD)와 제2인버터(INV42)의 입력 단자 사이에, 게이트가 접지된 PMOSFET(MP82)과 MP82의 드레인에 병렬 연결의 NMOSFET들(MN85~MN88), 및 전원(VDD)와 제3인버터(INV43)의 입력 단자 사이에, 게이트가 접지된 PMOSFET(MP83)과 MP83의 드레인에 병렬 연결의 NMOSFET들(MN89~MN92)을 포함한다. NMOSFET들(MN81~MN92)의 게이트들에는 래치 회로(144) 또는 버블 에러 정정 회로(145)의 출력 N1~N7이 적절히 입력된다. 도 12에는 N=4인 경우에, N-1 비트, 즉, 3비트의 하위 비트들(예를 들어, B2, B1, B0)을 출력하기 위한 회로를 나타내었으며, N이 다른 값인 경우에 대하여 도 12의 회로를 약간 수정하여 적용하는 것은 당업자에게 자명하다.
예를 들어, N1~N7이 코드 0000000인 경우에, 인버터들(INV41~INV43)의 출력은 해당 디지털값 '000'을 출력하며, N1~N7이 코드 0000001인 경우에, 인버터들(INV41~INV43)의 출력은 해당 디지털값 '001'을 출력한다.
이와 같은 인코더(150)의 출력, N-1 개의 디지털 값은 XNOR 로직부(160)에서 최대 비트 결정부(110)의 출력(VMSB)으로부터 생성된 버퍼(111)의 출력, 즉, 최상위 디지털 비트값(MSB)과 각각 XNOR 로직이 수행되어, MSB(예를 들어, B3)와 함께 MSB(예를 들어, B3)에 맞는 하위의 비트값들(예를 들어, B2, B1, B0)이 생성된다. 예를 들어, MSB(예를 들어, B3)가 '0'인 경우에는, 인코더(150)의 출력, N-1 개의 디지털 값은 그 로직 상태가 반대로 바뀌어 출력됨으로써, 실질적인 입력 아날로그 신호(Vin)에 맞게 디지털값이 출력되도록 한다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
AD 변환기(100)
최대 비트 결정부(FDBD: First Digit Bit Determination unit)(110)
반신호 변환부(SCTH: Signal Conversion to Half Signal unit)(120)
버퍼(111)
저항 래더(130)
증폭 및 비교부(140)
인코더(150)
XNOR 로직부(160)

Claims (6)

  1. 입력 아날로그 신호에 대하여 아날로그 입력 범위의 1/2 전압 이상인지 또는 미만인지 여부에 따른 최상위 디지털 비트값(MSB)을 결정하는 최대 비트 결정부;
    2N-1-1개의 기준 전압들을 생성하는 저항 래더;
    상기 입력 아날로그 신호와 상기 1/2 전압간의 차이에 대한 절대값 신호를 생성하는 반신호 변환부;
    상기 반신호 변환부의 출력을 상기 기준 전압들 각각과 비교하여 2N-1-1개의 코드값을 생성하는 증폭 및 비교부;
    상기 2N-1-1개의 코드값에 대응되는 N-1 개의 디지털 값을 생성하는 인코더; 및
    상기 MSB와 N-1 개의 디지털 값 각각과 XNOR 로직을 연산하여 상기 MSB 하위의 비트값들을 생성하는 XNOR 로직부를 포함하고, 여기서 N은 2이상의 자연수인 것을 특징으로 하는 AD 변환기.
  2. 제1항에 있어서,
    상기 최대 비트 결정부 및 상기 증폭 및 비교부는 클럭 신호에 동기되는 각각의 출력을 생성하는 것을 특징으로 하는 AD 변환기.
  3. 제1항에 있어서,
    상기 반신호 변환부는, 증폭기와 다이오드의 결합 회로를 이용하여 상기 1/2 전압 이상에 대응되는 양극성의 신호와 상기 1/2 전압 미만에 대응되는 양극성의 신호를 각각 생성하고, 생성된 신호들을 아날로그 합산기로 합산하고 합산된 신호를 증폭하여 상기 증폭 및 비교부로 출력하는 것을 특징으로 하는 AD 변환기.
  4. 제1항에 있어서,
    상기 증폭 및 비교부는, 상기 코드값 중 어느 하나를 생성하는 회로에,
    상기 반신호 변환부의 출력을 2단 증폭하는 증폭 회로,
    클럭신호에 동기시켜 상기 2단 증폭된 신호를 상기 기준 전압들 중 어느 하나와 비교하는 비교기, 및
    상기 비교 결과에 따른 디지털값을 래치시켜 출력하는 래치회로를 포함하는 것을 특징으로 하는 AD 변환기.
  5. 제1항에 있어서,
    상기 증폭 및 비교부는, 상기 코드값 중 어느 하나를 생성하는 회로에, 버블 에러 정정 회로를 포함하고, 상기 버블 에러 정정 회로는 자신 위치의 코드값과 상기 2N-1-1개의 코드값 중 다른 복수의 코드값에 대하여 NAND 로직을 수행하여 상기 NAND 로직 수행결과를 상기 자신 위치의 코드값으로 출력하는 것을 특징으로 하는 AD 변환기.
  6. 입력 아날로그 신호에 대하여 아날로그 입력 범위의 1/2 전압 이상인지 또는 미만인지 여부에 따른 최상위 디지털 비트값(MSB)을 결정하는 단계;
    2N-1-1개의 기준 전압들을 생성하는 단계;
    상기 입력 아날로그 신호에 대하여 상기 1/2 전압 이상의 양의 극성의 대응 신호 또는 상기 1/2 전압 미만의 음의 극성의 대응 신호로 변환하는 단계;
    상기 반신호 변환부의 출력을 상기 기준 전압들 각각과 비교하여 2N-1-1개의 코드값을 생성하는 단계;
    상기 2N-1-1개의 코드값에 대응되는 N-1 개의 디지털 값을 생성하는 단계; 및
    상기 MSB와 N-1 개의 디지털 값 각각과 XNOR 로직을 연산하여 상기 MSB 하위의 비트값들을 생성하는 단계를 포함하고, 여기서 N은 2이상의 자연수인 것을 특징으로 하는 AD 변환 방법.
KR1020100077436A 2010-08-11 2010-08-11 플래시형 ａｄ 변환기의 저전력화 및 최소 면적의 구현에 관한 회로설계의 구조와 그 방법 KR101207970B1 (ko)

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* Cited by examiner, † Cited by third party
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