KR100929399B1 - 지연셀을 이용한 아날로그-디지털 변환기 및아날로그-디지털 변환 방법 - Google Patents

지연셀을 이용한 아날로그-디지털 변환기 및아날로그-디지털 변환 방법 Download PDF

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Abstract

아날로그 입력 신호를 N비트 디지털 신호-여기서 N은 양의 정수임-로 변환하는 아날로그-디지털 변환기는 복수의 서로 다른 기준 전압을 생성하는 기준 전압 발생부와, 상기 아날로그 입력 신호의 크기와 상기 복수의 기준 전압들 각각의 크기와의 차이를 입력되는 클럭의 지연 시간 차이로 변환시키는 지연부와, 상기 클럭의 지연 시간 차이를 검출하여 검출 신호를 생성하는 위상 검출기와, 상기 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 코드 생성부를 포함한다. 비교기를 사용하지 않고 지연 셀을 이용하여 아날로그-디지털 변환 동작을 수행함으로써 아날로그-디지털 변환기의 전력 소모 및 칩면적을 크게 줄일 수 있다.
ADC, 아날로그-디지털 변환, 지연셀, 지연, 위상 검출기

Description

지연셀을 이용한 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법{Analog-Digital Converter and Analog-Digital Converting Method Using Delay Cell}
본 발명은 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법에 관한 것으로서, 보다 상세하게는 전압 영역에서의 신호를 시간 영역에서의 신호로 변환하여 아날로그-디지털 변환하는 방식의 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법에 관한 것이다.
최근에 개발되고 있는 VLSI(Very Large Scale Integration) 집적회로에서는 아날로그 회로와 디지털 회로간의 인터페이스를 중심으로 하나의 시스템에 온-칩화하는 추세를 나타내고 있다. 즉, 하나의 칩위에 디램(DRAM) 또는 플래시 메모리(Falsh Memory)같은 표준형 반도체와 특정한 표준이 없이 고객의 요구에 맞추는 주문형 반도체(Application Specific Integrated Circuit; ASIC) 등과 같이 여러 가지 기능을 하는 반도체들을 하나의 회로로 구성한다.
특히, 최근에 출시되는 이동통신 단말기, 디지털 카메라, MP3 플레이어, 캠코더, 개인휴대정보단말기(Personal Digital Assistants; PDA) 등과 같은 다양한 기능을 가진 장치는 소형 및 경량화되는 추세임과 동시에 언제 어디서나 휴대할 수 있는 측면이 부각되면서 가능한 적은 면적을 차지하면서 최소한의 전력을 소모하는 회로 설계 기술의 필요성이 증대되고 있다.
또한, 최근에는 대부분의 고성능 전자 시스템의 설계가 디지털 신호 처리 기법을 중심으로 이루어지고 있기 때문에 아날로그 신호를 디지털 영역에서 빠르게 처리할 수 있는 신호로 변환시킬 수 있도록 빠른 샘플링 속도와 높은 해상도를 가지면서 동시에 적은 면적을 차지하고 최소한의 전력을 소모하는 아날로그-디지털 변환기(Analog-to-Digital Converter, ADC)의 필요성 역시 점점 커지고 있다.
그 이외에도 아날로그-디지털 변환기의 응용 분야는 광대역 모뎀등과 같은 통신 분야, 고화질 텔레비전(High Definition TV), 위성수신 셋톱 박스(Set-Top box)등과 같은 영상 신호 처리 분야에도 널리 쓰이며, 의료분야, 음성 인식, 센서등과 같은 다양하다.
아날로그-디지털 변환기(Analog-to-Digital Converter, ADC)는 연속적인 값을 표현하는 아날로그 형태의 입력 신호를 이산적인 양을 표현하는 디지털 형태의 디지털 코드값으로 변환한다.
아날로그-디지털 변환기는 해상도, 샘플링 레이트(sampling rate)에 따라 델타 시그마(delta sigma)를 이용한 오버샘플링(oversampling) 아날로그-디지털 컨버터, 파이프라인(pipelined) 아날로그-디지털 컨버터, 플래쉬(flash) 아날로그-디지털 컨버터등이 주로 사용되고 있다.
종래의 플래시(flash) 아날로그-디지털 변환기는 아날로그 형태의 입력 신호를 디 지털 코드값으로 변환하기 위해서 상이한 임계 전압을 가지는 복수의 비교기를 이용하여 아날로그 형태의 입력 전압과 디지털 코드의 기준이 되는 기준 전압을 서로 비교하는 과정을 수행한다.
종래의 아날로그-디지털 변환기에 사용되는 비교기에는 아날로그 입력 전압과 아날로그 입력 전압의 범위를 등분한 저항열에 의해 복수의 저항 래더(ladder)로 분압하여 생성된 기준전압이 인가된다.
종래의 N-비트 해상도의 아날로그 디지털 변환기는
Figure 112009039307724-pat00010
개의 저항(R) 및
Figure 112009039307724-pat00011
-1개의 비교기로 구성된다. 예를 들어, 8 비트 아날로그 디지털 변환기의 경우 255개의 비교기와 256개의 저항을 사용한다. 종래의 플래시 아날로그 디지털 변환기의 각각의 비교기는 한 클럭 주기안에 동시에 아날로그 입력 전압을 입력받아‘하이(High)’또는 ‘로우(Low)’의 디지털 출력을 발생시킴으로써 한꺼번에 변환 동작을 수행하므로 변환 속도가 빠르며, 변환 속도가 빠르므로 주파수가 높은 신호를 변환하는데 사용될 수 있다. 상기와 같이 생성된 디지털 출력은 온도계 코드를 형성한다. 온도계 코드는 종래의 아날로그 디지털 변환기내의 인코더(encoder) 블록에 의해 2진 코드로 출력된다.
종래의 아날로그 디지털 변환기는 다음과 같은 여러 가지 문제점을 가지고 있다.
먼저, 종래의 비교기를 이용하는 N-비트 해상도의 아날로그 디지털 변환기는 해상도가 증가할수록 양자화 개수만큼의 비교기를 사용하므로 비교기의 개수가
Figure 112009039307724-pat00012
-1로 지수적으로 증가함으로써 아날로그 디지털 변환기의 전력소모 및 칩면적이 지수적으로 증가하며, 다수의 비교기로 인하여 비교적 큰 아날로그 입력 커패시턴스를 가지는 단점이 있다.
또한, 종래의 비교기를 사용하는 아날로그-디지털 변환기는 아날로그 입력 전압(VIN)의 범위를 0 볼트에서부터 전원 전압(VDD)까지 레일-투-레일(rail-to-rail)로 사용하기 위해서는 아날로그 입력 전압(VIN)의 크기에 따라 전압 비교기를 다르게 설계한다. 즉, 낮은 아날로그 입력 전압(VIN)에서는 PMOS로 입력단 트랜지스터를 구성하고, 높은 아나로그 입력 전압(VIN)에서는 NMOS로 입력단 트랜지스터를 구성한 전압 비교기를 사용한다. 상기와 같은 비교기를 사용하는 종래의 아나로그-디지털 변환기는 매우 복잡하고 서로 다른 전압 비교기의 입력단 트랜지스터를 정합시키기가 어려워 옵셋 전압이 커질 수 있는 문제점이 있다.
또한, 기존의 비교기를 이용하는 N-비트 해상도의 아날로그 디지털 변환기는 전압 영역에서 아날로그 입력 전압과 기준 전압을 비교하는 방식을 사용한다. 상기와 같은 전압 영역에서의 신호처리 방식의 종래의 아날로그 디지털 변환기는 반도체 칩의 집적도가 점점 증가함에 따라 점점 미세한 반도체 제조 공정이 요구되고, 반도체 칩의 크기가 감소함에 따른 공급 전압(supply voltage)의 감소로 신호대 잡음비(SNR)가 낮아지게 된다. 또한, CMOS 공정의 발달로 인한 공급 전압의 감소로 인해 변환가능한 최대 전압 범위를 나타내는 전압 영역에서의 다이나믹 레인지(dynamic range)가 감소되는 문제점이 있다.
또한, 비교기로 입력되는 클럭 위상의 스큐(skew)에 의해 비교기의 동작이 제한된다. 클럭 위상에 스큐(skew)가 발생하면 비교기는 원하는 아날로그 입력 신호를 받아들이지 못한다. 따라서, 아날로그-디지털 변환기의 최종 출력에 에러(error)가 발생할 수 있다. 상기와 같은 문제점을 해결하기 위해 트랙/홀드(track/hold) 회로를 사용하기도 하지만, 상기 트랙/홀드(track/hold) 회로는 고속에서 동작시키는데 어려움이 있고 고속으로 동작시키기 위해 오픈 루프(open-loop) 형태로 구성하게 되면 선형성이 떨어져 아날로그 디지털 변환기가 받아들일 수 있는 아날로그 입력 신호의 범위가 좁아지게되는 단점이 있다.
또한, 상기 종래의 아날로그 디지털 변환기의 비교기는 아날로그 프리 엠프(pre-amp)로 구성되며,
Figure 112009039307724-pat00013
-1개의 비교기를 사용할 경우 전력 소모가 큰 단점이 있다.
또한, 비교기의 입력에 존재하는 옵셋 전압(offset voltage)의 영향에 의한 에러(error)가 존재한다. 비교기의 입력에 존재하는 옵셋 전압이 클 경우 비교되는 기준 전압이 높아지게 되어 원하지 않는 비교기의 출력이 생성될 수 있다.
따라서, 본 발명의 제1 목적은 전압 영역의 신호를 시간 영역의 신호로 변환하여 아날로그-디지털 변환을 수행하는 아날로그-디지털 변환기를 제공하는 것이다.
또한, 본 발명의 제2 목적은 전압 영역의 신호를 시간 영역의 신호로 변환하여 아날로그-디지털 변환을 수행하는 아날로그-디지털 변환 방법을 제공하는 것이다.
상기한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 아날로그 입력 신호를 N비트 디지털 신호-여기서 N은 양의 정수임-로 변환하는 아날로그-디지털 변환기는 복수의 서로 다른 기준 전압을 생성하는 기준 전압 발생부와, 상기 아날로그 입력 신호의 크기와 상기 복수의 기준 전압들 각각의 크기와의 차이를 입력되는 클럭의 지연 시간 차이로 변환시키는 지연부와, 상기 클럭의 지연 시간 차이를 검출하여 검출 신호를 생성하는 위상 검출기와, 상기 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 코드 생성부를 포함한다. 상기 지연부는 상기 클럭을 입력받아 상기 아날로그 입력 신호에 따라 상기 클럭을 제1 지연 시간만큼 지연시키는 제1 지연셀과, 상기 클럭을 입력받아 상기 복수의 기준 전압들 중 하나의 기준 전압에 따라 상기 클럭을 제2 지연 시간만큼 지연시키는 제2 지연셀을 포함할 수 있다. 상기 지연부는 상기 제1 지연 셀 및 상기 제2 지연 셀이 한 쌍으로 구성된 지연 셀들의 쌍-여기서 지연 셀들의 쌍의 개수는 (
Figure 112009039307724-pat00014
-1)개 임-을 포함할 수 있다. 상기 제1 지연 셀은 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간이 감소하고, 상기 아날로그 입력 신호의 크기가 작아지면 상기 입력되는 클럭의 제1 지연 시간이 증가되며, 상기 제2 지연 셀은 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 2 지연 시간이 감소하고, 상기 복수의 기준 전압 중 하나의 크기가 작아지면 상기 입력되는 클럭의 제2 지연 시간이 증가될 수 있다. 상기 제1 지연 셀은 상기 아날로그 입력 신호의 크기가 소정 값보다 작은 영역에서는 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간이 감소하고, 상기 아날로그 입력 신호의 크기가 상기 소정값보다 큰 영역에서는 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간이 증가하며, 상기 제2 지연 셀은 상기 복수의 기준 전압 중 하나의 크기가 상기 소정 값보다 작은 영역에서는 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간이 감소하고, 상기 복수의 기준 전압 중 하나의 크기가 상기 소정값보다 큰 영역에서는 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간이 증가할 수 있다. 상기 위상 검출부는 상기 제1 지연 셀로부터 출력되는 상기 제1 지연 시간만큼 지연된 클럭과 상기 제2 지연 셀로부터 출력되는 상기 제2 지연 시간만큼 지연된 클럭의 지연 시간의 차이를 검출하여 액티브 상태 또는 비액티브 상태를 가지는 검출 신호를 생성할 수 있다. 상기 위상 검출부는 상기 아날로그 입력 신호에 따라서 제1 지연된 클럭이 상기 복수의 기준 전압들 중 하나에 따라서 제2 지연된 클럭보다 위상이 앞서는 경우에는 상기 액티브 상태를 가지는 검출 신호를 출력하고, 상기 아날로그 입력 신호에 따라서 제 1 지연된 클럭이 상기 복수의 기준 전압들 중 하나에 따라서 제2 지연된 클럭보다 위상이 늦는 경우에는 상기 비액티브 상태를 가지는 검출 신호를 출력할 수 있다. 상기 위상 검출부는 상기 제1 지연 셀로부터 출력되는 상기 제1 지연 시간만큼 지연된 클럭을 입력 단자로 제공받고, 상기 제2 지연 셀로부터 출력되는 상기 제2 지연 시간만큼 지연된 클럭을 클럭 단자로 제공받아 출력 단자를 통하여 상기 검출 신호를 출력하는 D-플립플롭을 포함할 수 있다. 상기 코드 생성부는 상기 아날로그 입력 신호가 증가함에 따라서 하위비트로부터 ‘1’의 코드값이 하나씩 증가하는 온도계 코드 형태를 가지는 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환할 수 있다. 상기 코드 생성부는 상기 검출 신호의 에러를 보정하는 에러 보상부와, 상기 에러 보상부로부터 출력되는 복수의 출력 중에 하나만‘1’이 되는 코드값을 입력받아 인코딩하여 상기 아날로그 입력 신호가 증가함에 따라 증가되는 디지털 신호를 생성하는 인코더를 포함할 수 있다. 상기 에러 보상부는 3-입력 AND 게이트를 이용하여 구현하여 상기 검출 신호의 에러를 보상하여 상기 에러 보상부의 복수의 출력 중에 하나만‘1’이 되는 코드값을 생성할 수 있다. 상기 인코더는 팻-트리 인코더(fat tree encoder)가 될 수 있다. 상기 기준 전압 발생부는 상기 아날로그 입력 신호의 범위를 등분하도록 저항열로 구성된 저항 래더를 포함할 수 있다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 아날로그 입력 신호를 N비트 디지털 신호-여기서 N은 양의 정수임-로 변환하는 아날로그-디지털 변환 방법은 복수의 서로 다른 기준 전압을 생성하는 단계와, 상기 아날로그 입력 신호의 크기와 상기 복수의 기준 전압들 각각의 크기와의 차이를 입력되는 클럭의 지연 시간 차이로 변환시키는 단계와, 상기 클럭의 지연 시간 차이를 검출하여 검출 신호를 생성하는 단계와, 상기 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 단계를 포함한다. 상기 아날로그 입력 신호의 크기와 상기 복수의 기준 전압들 각각의 크기와의 차이를 입력되는 클럭의 지연 시간 차이로 변환시키는 단계는 상기 클럭을 입력받아 상기 아날로그 입력 신호에 따라 상기 클럭을 제1 지연 시간만큼 지연시키는 단계와, 상기 클럭을 입력받아 상기 복수의 기준 전압들 중 하나의 기준 전압 에 따라 상기 클럭을 제2 지연 시간만큼 지연시키는 단계를 포함할 수 있다. 상기 클럭을 입력받아 상기 아날로그 입력 신호에 따라 상기 클럭을 제1 지연 시간만큼 지연시키는 단계는 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간이 감소시키고 상기 아날로그 입력 신호의 크기가 작아지면 상기 입력되는 클럭의 제1 지연 시간이 증가시키며, 상기 클럭을 입력받아 상기 복수의 기준 전압들 중 하나의 기준 전압에 따라 상기 클럭을 제2 지연 시간만큼 지연시키는 단계는 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 2 지연 시간을 감소시키고 상기 복수의 기준 전압 중 하나의 크기가 작아지면 상기 입력되는 클럭의 제2 지연 시간을 증가시키는 단계를 포함할 수 있다. 상기 클럭을 입력받아 상기 아날로그 입력 신호에 따라 상기 클럭을 제1 지연 시간만큼 지연시키는 단계는 상기 아날로그 입력 신호의 크기가 소정 값보다 작은 영역에서는 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간을 감소시키고 상기 아날로그 입력 신호의 크기가 상기 소정값보다 큰 영역에서는 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간을 증가시키며, 상기 클럭을 입력받아 상기 복수의 기준 전압들 중 하나의 기준 전압에 따라 상기 클럭을 제2 지연 시간만큼 지연시키는 단계는 상기 복수의 기준 전압 중 하나의 크기가 상기 소정 값보다 작은 영역에서는 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간을 감소시키고 상기 복수의 기준 전압 중 하나의 크기가 상기 소정값보다 큰 영역에서는 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시 간을 증가시킬 수 있다.
상기 클럭의 지연 시간 차이를 검출하여 검출 신호를 생성하는 단계는 상기 제1 지연 시간만큼 지연된 클럭과 상기 제2 지연 시간만큼 지연된 클럭의 지연 시간의 차이를 검출하여 액티브 상태 또는 비액티브 상태를 가지는 검출 신호를 생성하는 단계를 포함할 수 있다. 상기 클럭의 지연 시간 차이를 검출하여 검출 신호를 생성하는 단계는 상기 아날로그 입력 신호에 따라서 제1 지연된 클럭이 상기 복수의 기준 전압들 중 하나에 따라서 제2 지연된 클럭보다 위상이 앞서는 경우에는 상기 액티브 상태를 가지는 검출 신호를 출력하고, 상기 아날로그 입력 신호에 따라서 제 1 지연된 클럭이 상기 복수의 기준 전압들 중 하나에 따라서 제2 지연된 클럭보다 위상이 늦는 경우에는 상기 비액티브 상태를 가지는 검출 신호를 출력할 수 있다. 상기 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 단계는 상기 아날로그 입력 신호가 증가함에 따라서 하위비트로부터 ‘1’의 코드값이 하나씩 증가하는 온도계 코드 형태를 가지는 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 단계를 포함할 수 있다. 상기 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 단계는 상기 검출 신호의 에러를 보상하여 하나만‘1’이 되는 코드값을 가지는 복수의 출력 신호를 생성하는 단계와, 상기 복수의 출력 신호를 인코딩하여 상기 아날로그 입력 신호가 증가함에 따라 증가되는 디지털 신호를 생성하는 단계를 포함할 수 있다.
이상에서 설명한 바와 같이 본 발명의 전압 영역에서의 신호를 시간 영역에서의 신호로 변환하여 아날로그-디지털 변환하는 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법은 비교기를 사용하지 않고 지연 셀을 사용하여 아날로그 입력 신호의 크기와 기준 전압의 크기와의 차이를 입력되는 클럭의 지연 시간 차이로 변환시켜 아날로그-디지털 변환을 수행한다.
따라서, 종래 프리 엠프를 이용하여 구현되는 다수의 비교기로 이루어진 아날로그 디지털 변환기에 비하여 전류 소모가 감소하여 아날로그-디지털 변환기의 전력 소모 및 칩면적을 크게 줄일 수 있다.
또한, 종래 비교기를 사용하는 경우에 비하여 신호대 잡음비(SNR) 및 다이나믹 레인지를 높일 수 있고, 비교기의 옵셋 전압에 의한 영향을 줄일 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나 의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도 1은 본 발명의 일실시예에 따른 아날로그-디지털 변환기의 블록도이고, 도 2는 본 발명의 일실시예에 따른 지연 셀에서의 기준 전압의 변화에 따른 클럭의 지연 시간의 변화를 나타낸 그래프이고, 도 3 및 도 4는 도 1의 아날로그-디지털 변환기의 지연부의 동작을 설명하기 위한 개념도이고, 도 5 및 도 6은 도 1의 아날로그-디지털 변환기의 위상 검출기의 동작을 설명하기 위한 개념도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 아날로그-디지털 변환기는 기준 전압 발생부(10), 지연부(20), 위상 검출부(30) 및 코드 생성부(100)를 포함한다. 이하, N-비트 해상도를 가지는 아날로그-디지털 변환기를 예로 들어 설명한다.
기준 전압 발생부(10)는 아날로그 입력 전압(VIN)의 범위를 등분하도록 저항열로 구성된 저항 래더(ladder)를 이용하여 복수의 서로 다른 기준 전압을 생성한다. N-비트 해상도를 가지는 아날로그-디지털 변환기(ADC)의 경우,
Figure 112009039307724-pat00015
개의 저항소자를 포함한다.
지연부(20)는 제1 지연 셀(delay cell, 22a) 및 제2 지연 셀(delay cell, 22b)이 한 쌍으로 구성된 복수의 지연셀들의 쌍으로 구성된다. N-비트 해상도를 가지는 아날로그-디지털 변환기(ADC)의 경우, 2 x (
Figure 112009039307724-pat00016
-1)개의 지연 셀을 포함한다. 각각의 지연 셀은 예를 들어 MOS 트랜지스터로 구성된 인버터 회로로 구현될 수 있다.
각각의 지연 셀은 클럭(CLK), 아날로그 입력 신호 또는 기준 신호를 입력받고, 아날로그 입력 신호에 따라 상기 클럭(CLK)의 지연 시간이 달라지도록 하여 출력한다.
아날로그 입력 신호는 본 발명의 일실시예에 따른 아날로그-디지털 변환기에서 최종적으로 디지털 코드로 변환하고자하는 아날로그 형태의 입력 신호를 나타낸다. 예를 들어, 아날로그 입력 신호는 전압 영역의 아날로그 입력 전압(VIN)이 될 수 있으며, 기준 신호는 전압 영역의 기준 전압(VREF)이 될 수 있다.
지연부(20)는 아날로그 입력 전압(VIN)과 기준 전압(VREF)의 차이를 시간축상의 지연 시간 차이로 변환시켜준다.
제1 지연 셀(22a) 및 제2 지연 셀(22b)은 입력되는 전압의 변화에 따라 지연 시간(delay)이 변하는 특성을 가진다. 한쌍을 이루는 제1 지연 셀(22a)의 입력 전압 변화에 대한 지연 시간(delay) 변화 특성은 제2 지연 셀(22b)의 입력 전압 변화에 대한 지연 시간(delay) 변화 특성과 동일하다.
지연 셀(22b)은 클럭 CLK을 입력받아 아날로그 입력 전압(VIN)의 크기에 따라서 클럭 CLK을 제1 지연시간만큼 지연시켜 클럭 CLK1으로 출력하고, 지연 셀(22a)은 클럭 CLK을 입력받아 기준 전압(VREF)의 크기에 따라서 클럭 CLK을 제2 지연시간만큼 지연시켜 클럭 CLK2로 출력한다.
지연 셀(22b)을 MOS 트랜지스터로 구성된 인버터 회로로 구현할 경우, 아날로그 입력 전압(VIN)이 커지면 인버터 회로내 MOS 트랜지스터의 전류 전압 특성에 따라서 지연 셀(22b)에서의 클럭 CLK의 제1 지연 시간이 감소하고, 아날로그 입력 전압(VIN)이 작아지면 지연 셀(22b)에서의 클럭 CLK의 제1 지연 시간이 증가된다.
마찬가지로, 지연 셀(22a)을 MOS 트랜지스터로 구성된 인버터 회로로 구현할 경우, 기준 전압(VREF)이 커지면 인버터 회로내 MOS 트랜지스터의 전류 전압 특성에 따라서 지연 셀(22a)에서의 클럭 CLK의 제2 지연 시간이 감소하고, 기준 전압(VREF)이 작아지면 지연 셀(22a)에서의 클럭 CLK의 제2 지연 시간이 증가된다.
지연 셀(22a) 및 지연 셀(22b)은 입력되는 전압의 변화에 따라 지연 시간(delay)이 변하는 특성을 가진다. 아날로그 입력 전압(VIN)의 범위를 0 볼트에서부터 전원 전압(VDD)까지 사용하기 위하여 지연 셀(delay cell)의 시간 지연을 0 볼트에서부터 전원전압(VDD)까지 차이가 나도록 만든다.
도 2는 본 발명의 일실시예에 따른 지연 셀에서의 기준 전압의 변화에 따른 클럭의 지연 시간의 변화를 나타낸 그래프이다.
도 2를 참조하면, 지연셀에 입력되는 클럭은 기준 전압(VREF)에 따라서 4개의 서로 다른 변화 구간(P1, P2, P3, P4)을 가지도록 지연 셀을 설계하여 전체 아날로그 입력 전압(VIN) 범위에서 지연 시간이 서로 다르도록 구현할 수 있다. 따라서, 본 발명의 일실시예에 따른 아날로그-디지털 변환기는 아날로그 입력 전 압(VIN)의 범위를 0 볼트에서부터 최대 전원 전압(VDD) 범위까지 레일-투-레일(rail-to-rail)로 사용할 수 있으므로 아날로그 입력 전압(VIN)의 범위를 최대로 할 수 있다.
변화 구간 P1은 기준 전압(VREF)이 0 볼트에서 468.75mv까지의 구간이고, 변화 구간 P2는 기준 전압(VREF)이 487.5mV에서 618.75mv까지의 구간이고, 변화 구간 P3은 기준 전압(VREF)이 637.5 mV에서 862.5mv까지의 구간이고, 변화 구간 P4는 기준 전압(VREF)이 881.25 mV이상의 구간이다. 변화 구간 P1, P2, P3에서는 기준 전압(VREF)이 증가함에 따라 지연 시간이 감소하는 특성을 가지며, 변화 구간 P4에서는 기준 전압(VREF)이 증가함에 따라 지연 시간이 증가하는 특성을 가진다.
지연 셀(22b)을 통하여 어떤 크기의 아날로그 입력 전압(VIN)을 입력받더라도 지연 셀(22a)을 통한 기준 전압(VREF)에 의한 지연 시간과의 차이가 존재하므로, 지연 셀(22a) 및 지연 셀(22b)에서 출력되는 두개의 지연된 클럭들을 위상 검출기(32)를 통해 신호를 구별해 낼 수 있게 된다. 상기와 같은 지연셀을 이용하는 방법은 적은 전력을 사용해 구현이 가능하고 종래의 비교기를 이용한 아날로그-디지털 변환기의 전압 비교기와 같은 트랜지스터 정합의 문제가 없기 때문에 상대적으로 간단하게 설계할 수 있다.
도 2에서는 4개의 서로 다른 변화 구간(P1, P2, P3, P4)을 사용하였는데 지연 셀을 설계하는 과정에 있어서 5개, 6개등 4개 이상의 더 많은 구간을 가지도록 지연 셀의 특성을 설계할 수 있다.
그리고, 기준 전압(VREF) 또는 아날로그 입력 전압(VIN)이 소정 전압값보다 높은 전압값을 가지는 구간에서 전압이 증가함에 따라 시간 지연이 감소하도록 지연 셀을 구성할 경우 전압 변화에 따라 지연 시간의 변화가 거의 없게될 수 있다. 이 경우에는 지연 셀 구현 과정에서 기준 전압(VREF) 또는 아날로그 입력 전압(VIN)이 소정 전압값보다 높은 전압값을 가지는 구간에서는 시간 지연의 형태가 반대로 되도록 구현할 수 있다. 즉, 기준 전압(VREF) 또는 아날로그 입력 전압(VIN)이 소정 전압값보다 높은 전압값을 가지는 구간에서는 전압이 증가함에 따라 시간 지연이 증가하는 형태를 가지도록 지연 셀을 구현할 수 있다. 도 2에서는 예를 들어, 기준 전압(VREF) 또는 아날로그 입력 전압(VIN)이 881.25mV 보다 높은 전압값을 가지는 구간(P4)에서는 전압이 증가함에 따라 시간 지연이 증가하는 형태를 가지도록 지연 셀을 구현할 수 있다.
도 3에 도시된 바와 같이, 예를 들어, 지연 셀(22b) 및 지연 셀(22a)을 MOS 트랜지스터로 구성된 인버터 회로로 구현할 경우, 아날로그 입력 전압(VIN)이 기준 전압(VREF)보다 큰 경우에는 아날로그 입력 전압(VIN)에 따른 제1 지연 시간이 기준 전압(VREF)에 따른 제2 지연 시간 보다 더 작으므로 제1 지연 시간과 제2 지연 시간간에는 t1의 지연 시간 차이가 생기게 되고 클럭 CLK1의 상승 에지로부터 t1의 시간후에 클럭 CLK2의 상승 에지가 검출된다.
또한, 도 4에 도시된 바와 같이, 지연 셀(22b) 및 지연 셀(22a)을 MOS 트랜지스터로 구성된 인버터 회로로 구현할 경우, 아날로그 입력 전압(VIN)이 기준 전압(VREF)보다 작은 경우에는 아날로그 입력 전압(VIN)에 따른 제1 지연 시간이 기준 전압(VREF)에 따른 제2 지연 시간 보다 더 크므로 제1 지연 시간과 제2 지연 시 간간에는 t2의 지연 시간 차이가 생기게 되고 클럭 CLK4의 상승 에지로부터 t2의 시간후에 클럭 CLK3의 상승 에지가 검출된다.
상기와 같이 지연부(20)를 사용함으로써 아날로그 입력 전압(VIN)을 시간 영역의 신호로 변환할 수 있고, 상기 시간 영역의 신호를 이용하여 아날로그-디지털 변환을 수행할 수 있다.
다시 도 1을 참조하면, 위상 검출부(30)는 복수의 위상 검출기(Phase Detector; PD)로 구성된다. N-비트 해상도를 가지는 아날로그-디지털 변환기(ADC)의 경우, 2 x (
Figure 112009039307724-pat00017
-1)개의 위상 검출기(PD)를 포함한다.
위상 검출부(30)는 지연부(20)의 한쌍의 지연 셀(22a, 22b)에서 출력되는 두개의 클럭(21, 23)의 지연 시간 차이를 검출하여 하이(high) 또는 로우(low)의 검출 신호를 출력한다.
예를 들어, 위상 검출부(30)는 아날로그 입력 전압(VIN)에 의해 지연된 클럭이 기준 전압(VREF)에 의해 지연된 클럭보다 위상이 앞서는 경우에는 하이 레벨을 가지는 검출 신호를 출력하고, 아날로그 입력 전압(VIN)에 의해 지연된 클럭이 기준 전압(VREF)에 의해 지연된 클럭보다 위상이 늦는 경우에는 로우 레벨을 가지는 검출 신호를 출력할 수 있다.
위상 검출부(30)는 예를 들어, D-플립플롭으로 구현할 수 있다. 도 9는 위상 검출부(30)를 D-플립플롭으로 구현한 경우의 위상 검출부의 동작을 설명하기 위한 개념도이다.
도 5 및 도 6을 참조하면, D-플립플롭(32a)은 지연 셀(22b)에서 출력되는 아 날로그 입력 전압(VIN)에 의해 지연된 클럭 CLK1을 입력 단자(D)로 입력받고, 지연 셀(22a)에서 출력되는 기준 전압(VREF)에 의해 지연된 클럭 CLK2를 클럭 단자로 입력받아 출력 단자(Q)를 통하여 검출 신호(31)를 출력한다. D-플립플롭은 소정의 제어 신호(미도시)에 의해 인에이블되어 동작할 수 있다.
한편, 지연 셀에서 기준 전압(VREF) 또는 아날로그 입력 전압(VIN)이 높은 전압값을 가지는 구간에서는 전압이 증가함에 따라 시간 지연이 증가하는 형태를 가지며, 이 경우에는 위상 검출기(32)로 사용되는 D-플립플롭의 입력 단자(D)와 클럭 단자를 반대로 인가한다. 구체적으로, 지연 셀로 입력되는 전압이 증가함에 따라 시간 지연이 감소하는 구간에서는 아날로그 입력 전압(VIN)에 의해 지연된 클럭이 D-플립플롭의 입력 단자(D)로 인가되고 기준 전압(VREF)에 의해 지연된 클럭이 D-플립플롭의 클럭 단자로 인가되고, 지연 셀로 입력되는 전압이 증가함에 따라 시간 지연이 증가하는 구간에서는 입력전압에 의해 지연된 클럭이 위상검출기(DFF)의 클럭 단자로 인가되고 기준전압에 의해 지연된 클럭이 위상검출기(DFF)의 입력 단자(D)로 인가된다.
도 5를 참조하면, 아날로그 입력 전압(VIN)에 의해 지연된 클럭 CLK1이 기준 전압(VREF)에 의해 지연된 클럭 CLK2보다 위상이 앞서는 경우-즉, 아날로그 입력 전압(VIN) > 기준 전압(VREF)이어서 기준 전압(VREF)에 따른 제2 지연 시간이 아날로그 입력 전압(VIN)에 따른 제1 지연 시간 보다 더 큰 경우-에는 클럭 CLK2의 상승 에지에서 클럭 CLK1이 하이 레벨을 가지므로 D-플립플롭의 동작에 의해 하이 레벨을 가지는 검출 신호(31)를 빗금친 t3 시간후에 출력한다.
도 6을 참조하면, 아날로그 입력 전압(VIN)에 의해 지연된 클럭 CLK3이 기준 전압(VREF)에 의해 지연된 클럭 CLK4보다 위상이 뒤지는 경우-즉, 아날로그 입력 전압(VIN) < 기준 전압(VREF)이어서 기준 전압(VREF)에 따른 제2 지연 시간이 아날로그 입력 전압(VIN)에 따른 제1 지연 시간 보다 더 작은 경우-에는 클럭 CLK4의 상승 에지에서 클럭 CLK3이 로우 레벨을 가지므로 D-플립플롭의 동작에 의해 로우 레벨을 가지는 검출 신호(31)를 빗금친 t3 시간후에 출력한다.
상기와 같이 위상 검출기(30)에서 출력되는 검출 신호는 아날로그 입력 전압(VIN)과 기준 전압(VREF)의 상대적 크기에 따라 결정되는 도 7과 같은 온도계 코드의 형태를 갖는다.
도 7에 도시된 바와같이, 아날로그 입력 전압(VIN)이 증가함에 따라서 위상 검출기(30)에서 출력되는 검출 신호의 하위비트로부터 ‘1’의 코드가 하나씩 증가하는 형태를 갖는다. 예를 들어, 아날로그 입력 전압(VIN)이 증가함에 따라서 위상 검출기(30)에서 출력되는 검출 신호는 8비트 아날로그-디지털 변환기의 경우 ‘10000000’,‘11000000’,‘11100000’,‘11110000’, ‘11111000’,...‘11111111’순서로 증가한다.
코드 생성부(100)는 아날로그 입력 전압(VIN)이 증가함에 따라서 하위비트로부터 ‘1’의 코드가 하나씩 증가하는 검출 신호를 입력받아 아날로그 입력 전압(VIN)이 증가함에 따라 증가되는 디지털 코드값으로 변환한다. 코드 생성부(100)는 위상 검출기(30)에서 출력되는 검출 신호의 에러를 보정하는 기능을 더 수행할 수 있다.
코드 생성부(100)는 예를 들어 에러 보상부(40) 및 인코더(50)로 이루어질 수 있다.
에러 보상부(40)는 위상 검출기(30)에서 출력되는 검출 신호의 에러를 보정한다.
아날로그 입력 전압(VIN)이 증가하면 도 7에 도시된 바와같이 위상 검출기(30)에서 출력되는 검출 신호의 하위 비트부터 하나씩 연속적으로 ‘1’의 코드가 나와는 것이 정상적이지만, 연속적인‘1’의 코드 중간에 ‘0’이 나오는 경우가 생길 수 있다. 상기와 같은 경우는 아날로그 입력 전압(VIN)이 빠르게 변할 때 이를 제대로 감지하지 못해서 발생하게 되는 에러로서 ‘버블(bubble)' 또는 ’스파클(sparkle)'이라고 한다. 상기와 같은 에러는 정확한 아날로그 입력 전압(VIN)을 감지하지 못하게 되므로 최종적으로 정확한 디지털 코드값을 얻어내는데 있어서 큰 에러를 야기할 수 있다.
에러 보상부(40)는 상기와 같은 에러의 영향을 줄이기 위해 위상 검출기(30)에서 출력되는 검출 신호의 에러를 보상한다.
예를들어, 위상 검출기(30)에서 출력되는 검출 신호의 온도계 코드가 ‘101000...’으로 출력된다고 가정하면, 두번째 하위비트에서 ‘0’인 에러가 발생한 것으로 볼 수 있고, 정확한 검출 신호는 온도계 코드로 ‘111000...’또는 ‘110000...’또는 ‘100000...’등을 가질 수 있다. 이와 같은 경우 최종 2진 디지털 코드값이 어떻게 나올지 정확하게 알 수가 없게 된다.
에러 보상부(40)는 상기와 같은 에러 현상을 방지하기 위해 연속된‘1’의 배열 중간에 나오는‘0’은 무시하고 그 자리가 원래 ‘1’이었던 것처럼 출력을 생성하도록 구현할 수 있다.
에러 보상부(40)는 예를 들어, 도 8에 도시된 바와 같이, 3-입력 AND 게이트를 이용하여 구현할 수 있다. 예를 들어, 에러 보상부(40)의 최하단의 3-입력 AND 게이트 AND1은 위상 검출기로부터 출력되는 온도계 코드의 하위 3비트에 해당되는 검출 신호‘101’을 입력받도록 구성하되, 하위 3비트‘101’ 중 최하위 비트‘1’를 제외한 나머지 두개의 하위 비트 ‘01’은 반전 입력시켜 입력받도록 구성할 수 있다. 나머지 3-입력 AND 게이트 AND2, AND3, ..., AND5, AND6등도 마찬가지로 구성할 수 있다. 상기와 같이 3-입력 AND 게이트를 구성함으로써 에러 보상부(40)는 상기와 같은 에러 현상을 줄여서 연속된‘1’의 배열 중간에 나오는‘0’은 무시하고 그 자리가 원래 ‘1’이었던 것처럼 출력을 생성할 수 있다.
또한, 코드 생성부(100)는 에러 보상부(40)과 함께 인코더(50)를 사용하여 디지털 코드값을 생성할 수 있도록 에러 보상부(40)의 출력이 K개의 출력 중에 하나만‘1’이 되는 코드값을 갖도록 할 수 있다.
도 8에 도시된 바와 같이, 위상 검출기에서 출력되는 검출 신호가 ‘101000...’인 경우 상기와 같은 에러 보상 동작을 수행하여 원래의 정확한 검출 신호‘111000...’를 복원함과 동시에 ‘001000...’과 같이 K개의 출력 중에 하나만‘1’이 되는 코드값이 생성되도록 할 수 있다.
인코더(50)는 에러 보상부(40)로부터 출력되는 K개의 출력 중에 하나만‘1’이 되는 코드값을 입력받아 인코딩하여 아날로그 입력 전압(VIN)이 증가함에 따라 증가되는 디지털 코드값을 생성한다.
인코더(50)는 예를 들어 고속 아날로그-디지털 변환 동작을 수행하기 위해 팻-트리 인코더(fat tree encoder)를 이용하여 구현할 수 있다.
도 9는 본 발명의 일실시예에 따른 인코더로 사용되는 3비트 팻-트리 인코더를 나타낸 논리 회로도이다.
도 9를 참조하면, 3비트 팻-트리 인코더는 에러 보상부(40)로부터 출력되는 K개의 출력 중에 하나만‘1’이 되는 8개의 코드값 T[0], T[1], ..., T[6], T[7]을 OR 게이트로 입력받아 3비트의 출력 디지털 코드값 D[0:2]를 생성한다. 여기서, D[2]는 최상위 디지털 코드값, D[0]는 최하위 디지털 코드값을 나타낸다. 예를 들어, T[4]가 1이라면 3비트 팻-트리 인코더의 출력 비트값은 ‘100’이 된다. 상기 팻-트리 인코더는 출력의 각 비트값이 나올때까지 거치게 되는 게이트 수가 일정하다. 즉, 출력의 D[0], D[1], D[2] 비트값은 2개의 게이트만을 거쳐서 출력되므로 고속 아날로그-디지털 변환 동작을 수행할 수 있다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일실시예에 따른 아날로그-디지털 변환기의 블록도이다.
도 2는 본 발명의 일실시예에 따른 지연 셀에서의 기준 전압의 변화에 따른 클럭의 지연 시간의 변화를 나타낸 그래프이다.
도 3 및 도 4는 도 1의 아날로그-디지털 변환기의 지연부의 동작을 설명하기 위한 개념도이다.
도 5 및 도 6은 도 1의 아날로그-디지털 변환기의 위상 검출기의 동작을 설명하기 위한 개념도이다.
도 7은 도 1의 위상 검출기에서 출력되는 온도계 코드의 형태를 가지는 검출 신호를 나타낸 도면이다.
도 8은 도 1의 에러 보정부의 일실시예를 나타낸 블록도이다.
도 9는 도 1의 인코더의 일실시예를 나타낸 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기준 전압 발생부 20: 지연부
22a, 22b: 지연 셀 30: 위상 검출기
40: 에러 보상부 50: 인코더
100: 코드 생성부

Claims (21)

  1. 아날로그 입력 신호를 N비트 디지털 신호-여기서 N은 양의 정수임-로 변환하는 아날로그-디지털 변환기에 있어서,
    복수의 서로 다른 기준 전압을 생성하는 기준 전압 발생부;
    클럭을 입력받아 상기 아날로그 입력 신호에 따라 상기 클럭을 제1 지연 시간만큼 지연시키는 제1 지연셀과, 상기 클럭을 입력받아 상기 복수의 기준 전압들 중 하나의 기준 전압에 따라 상기 클럭을 제2 지연 시간만큼 지연시키는 제2 지연셀을 이용하여 상기 아날로그 입력 신호의 크기와 상기 복수의 기준 전압들 각각의 크기와의 차이를 입력되는 클럭의 지연 시간 차이로 변환시키는 지연부;
    상기 제1 지연 셀로부터 출력되는 상기 제1 지연 시간만큼 지연된 클럭과 상기 제2 지연 셀로부터 출력되는 상기 제2 지연 시간만큼 지연된 클럭의 지연 시간의 차이를 검출하여 액티브 상태 또는 비액티브 상태를 가지는 검출 신호를 생성하는 위상 검출기; 및
    상기 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 코드 생성부를 포함하는 아날로그-디지털 변환기.
  2. 삭제
  3. 제1항에 있어서, 상기 지연부는
    상기 제1 지연 셀 및 상기 제2 지연 셀이 한 쌍으로 구성된 지연 셀들의 쌍-여기서 지연 셀들의 쌍의 개수는 (
    Figure 112009039307724-pat00018
    -1)개 임-을 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  4. 제1항에 있어서, 상기 제1 지연 셀은 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간이 감소하고, 상기 아날로그 입력 신호의 크기가 작아지면 상기 입력되는 클럭의 제1 지연 시간이 증가되며,
    상기 제2 지연 셀은 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 2 지연 시간이 감소하고, 상기 복수의 기준 전압 중 하나의 크기가 작아지면 상기 입력되는 클럭의 제2 지연 시간이 증가되는 것을 특징으로 하는 아날로그-디지털 변환기.
  5. 제1항에 있어서, 상기 제1 지연 셀은 상기 아날로그 입력 신호의 크기가 소정 값보다 작은 영역에서는 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간이 감소하고, 상기 아날로그 입력 신호의 크기가 상기 소정값보다 큰 영역에서는 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간이 증가하며,
    상기 제2 지연 셀은 상기 복수의 기준 전압 중 하나의 크기가 상기 소정 값보다 작은 영역에서는 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 2 지연 시간이 감소하고, 상기 복수의 기준 전압 중 하나의 크기가 상기 소정값보다 큰 영역에서는 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 2 지연 시간이 증가하는 것을 특징으로 하는 아날로그-디지털 변환기.
  6. 삭제
  7. 제1항에 있어서, 상기 위상 검출부는
    상기 아날로그 입력 신호에 따라서 제1 지연된 클럭이 상기 복수의 기준 전압들 중 하나에 따라서 제2 지연된 클럭보다 위상이 앞서는 경우에는 상기 액티브 상태를 가지는 검출 신호를 출력하고, 상기 아날로그 입력 신호에 따라서 제 1 지연된 클럭이 상기 복수의 기준 전압들 중 하나에 따라서 제2 지연된 클럭보다 위상이 늦는 경우에는 상기 비액티브 상태를 가지는 검출 신호를 출력하는 것을 특징으로 하는 아날로그-디지털 변환기.
  8. 제1항에 있어서, 상기 위상 검출부는 상기 제1 지연 셀로부터 출력되는 상기 제1 지연 시간만큼 지연된 클럭을 입력 단자로 제공받고, 상기 제2 지연 셀로부터 출력되는 상기 제2 지연 시간만큼 지연된 클럭을 클럭 단자로 제공받아 출력 단자를 통하여 상기 검출 신호를 출력하는 D-플립플롭을 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  9. 제1항에 있어서, 상기 코드 생성부는
    상기 아날로그 입력 신호가 증가함에 따라서 하위비트로부터 ‘1’의 코드값이 하나씩 증가하는 온도계 코드 형태를 가지는 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 것을 특징으로 하는 아날로그-디지털 변환기.
  10. 제9항에 있어서, 상기 코드 생성부는
    상기 검출 신호의 에러를 보정하는 에러 보상부; 및
    상기 에러 보상부로부터 출력되는 복수의 출력 중에 하나만‘1’이 되는 코드값을 입력받아 인코딩하여 상기 아날로그 입력 신호가 증가함에 따라 증가되는 디지털 신호를 생성하는 인코더를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  11. 제10항에 있어서,
    상기 에러 보상부는 3-입력 AND 게이트를 이용하여 구현하여 상기 검출 신호의 에러를 보상하여 상기 에러 보상부의 복수의 출력 중에 하나만‘1’이 되는 코드값을 생성하는 것을 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  12. 제10항에 있어서, 상기 인코더는 팻-트리 인코더(fat tree encoder)인 것을 특징으로 하는 아날로그-디지털 변환기.
  13. 제1항에 있어서, 상기 기준 전압 발생부는 상기 아날로그 입력 신호의 범위를 등분하도록 저항열로 구성된 저항 래더를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
  14. 아날로그 입력 신호를 N비트 디지털 신호-여기서 N은 양의 정수임-로 변환하는 아날로그-디지털 변환 방법에 있어서,
    복수의 서로 다른 기준 전압을 생성하는 단계;
    클럭을 입력받아 상기 아날로그 입력 신호에 따라 상기 클럭을 제1 지연 시간만큼 지연시키며, 상기 클럭을 입력받아 상기 복수의 기준 전압들 중 하나의 기준 전압에 따라 상기 클럭을 제2 지연 시간만큼 지연시키는 것을 이용하여 상기 아날로그 입력 신호의 크기와 상기 복수의 기준 전압들 각각의 크기와의 차이를 입력되는 클럭의 지연 시간 차이로 변환시키는 단계;
    상기 제1 지연 시간만큼 지연된 클럭과 상기 제2 지연 시간만큼 지연된 클럭의 지연 시간의 차이를 검출하여 액티브 상태 또는 비액티브 상태를 가지는 검출 신호를 생성하는 단계; 및
    상기 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 단계를 포함하는 아날로그-디지털 변환 방법.
  15. 삭제
  16. 제14항에 있어서, 상기 클럭을 입력받아 상기 아날로그 입력 신호에 따라 상기 클럭을 제1 지연 시간만큼 지연시키는 것은 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간이 감소시키고 상기 아날로그 입력 신호의 크기가 작아지면 상기 입력되는 클럭의 제1 지연 시간이 증가시키며,
    상기 클럭을 입력받아 상기 복수의 기준 전압들 중 하나의 기준 전압에 따라 상기 클럭을 제2 지연 시간만큼 지연시키는 것은 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 2 지연 시간을 감소시키고 상기 복수의 기준 전압 중 하나의 크기가 작아지면 상기 입력되는 클럭의 제2 지연 시간을 증가시키는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환 방법.
  17. 제14항에 있어서, 상기 클럭을 입력받아 상기 아날로그 입력 신호에 따라 상기 클럭을 제1 지연 시간만큼 지연시키는 것은 상기 아날로그 입력 신호의 크기가 소정 값보다 작은 영역에서는 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간을 감소시키고 상기 아날로그 입력 신호의 크기가 상기 소정값보다 큰 영역에서는 상기 아날로그 입력 신호의 크기가 증가하면 상기 입력되는 클럭의 제 1 지연 시간을 증가시키며,
    상기 클럭을 입력받아 상기 복수의 기준 전압들 중 하나의 기준 전압에 따라 상기 클럭을 제2 지연 시간만큼 지연시키는 것은 상기 복수의 기준 전압 중 하나의 크기가 상기 소정 값보다 작은 영역에서는 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 2 지연 시간을 감소시키고 상기 복수의 기준 전압 중 하나의 크기가 상기 소정값보다 큰 영역에서는 상기 복수의 기준 전압 중 하나의 크기가 증가하면 상기 입력되는 클럭의 제 2 지연 시간을 증가시키는 것을 특징으로 하는 아날로그-디지털 변환 방법.
  18. 삭제
  19. 제14항에 있어서, 상기 제1 지연 시간만큼 지연된 클럭과 상기 제2 지연 시간만큼 지연된 클럭의 지연 시간의 차이를 검출하여 액티브 상태 또는 비액티브 상태를 가지는 검출 신호를 생성하는 단계는 상기 아날로그 입력 신호에 따라서 제1 지연된 클럭이 상기 복수의 기준 전압들 중 하나에 따라서 제2 지연된 클럭보다 위상이 앞서는 경우에는 상기 액티브 상태를 가지는 검출 신호를 출력하고, 상기 아날로그 입력 신호에 따라서 제 1 지연된 클럭이 상기 복수의 기준 전압들 중 하나에 따라서 제2 지연된 클럭보다 위상이 늦는 경우에는 상기 비액티브 상태를 가지는 검출 신호를 출력하는 것을 특징으로 하는 아날로그-디지털 변환 방법.
  20. 제14항에 있어서, 상기 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 단계는
    상기 아날로그 입력 신호가 증가함에 따라서 하위비트로부터 ‘1’의 코드값이 하나씩 증가하는 온도계 코드 형태를 가지는 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환 방법.
  21. 제20항에 있어서, 상기 검출 신호를 입력받아 상기 아날로그 입력 신호가 증가함에 따라 증가되는 상기 N비트 디지털 신호로 변환하는 단계는
    상기 검출 신호의 에러를 보상하여 하나만‘1’이 되는 코드값을 가지는 복수의 출력 신호를 생성하는 단계; 및
    상기 복수의 출력 신호를 인코딩하여 상기 아날로그 입력 신호가 증가함에 따라 증가되는 디지털 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환 방법.
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