KR20120008969A

KR20120008969A - 공유된 전송라인을 사용하는 마스터 클럭 전송 장치

Info

Publication number: KR20120008969A
Application number: KR1020100070459A
Authority: KR
Inventors: 김종필
Original assignee: (주)실리콘화일
Priority date: 2010-07-21
Filing date: 2010-07-21
Publication date: 2012-02-01
Also published as: WO2012011751A2; WO2012011751A3

Abstract

본 발명의 공유된 전송라인을 사용하는 마스터 클럭 전송 장치는, 서로 이웃한 제1 시스템과 제2 시스템 간에 마스터 클럭신호(MCLK) 및 소정의 전송신호를 전송라인을 통해 송수신하는 마스터 클럭 전송장치에 있어서, 상기 마스터 클럭신호(MCLK) 및 상기 전송신호를 수신 받는 제1 시스템(210); 상기 마스터 클럭신호(MCLK) 및 상기 전송신호를 송신하는 제2 시스템(230); 상기 제1 시스템(210)과 상기 제2 시스템(230)간에 접지신호(VSS)를 송수신하기 위한 접지신호 전송라인(223); 및 전원신호(VDD) 및 상기 마스터 클럭신호(MCLK)를 함께 전송하기 위한 전원신호 공유전송라인(221)을 제공함에 기술적 특징이 있다.
본 발명의 공유된 전송라인을 사용하는 마스터 클럭 전송 장치는, 서로 이웃한 제1 시스템과 제2 시스템 간에 전원신호(VDD) 및 상기 마스터 클럭신호(MCLK)를 함께 전송하기 위한 전원신호 공유전송라인을 구비하여 별도의 마스터 클럭 전송라인을 필요로 하지 않는 장점이 있다.

Description

공유된 전송라인을 사용하는 마스터 클럭 전송 장치{DEVICE FOR TRANSMITTING MASTER CLOCK USING SHARED TRANSMISSION LINE}

본 발명은 마스터 클럭 전송 장치에 관한 것으로, 더욱 상세하게는 서로 이웃한 제1 시스템과 제2 시스템 간에 전원신호(VDD) 및 상기 마스터 클럭신호(MCLK)를 함께 전송하기 위한 전원신호 공유전송라인을 구비하여 별도의 마스터 클럭 전송라인을 필요로 하지 않는 공유된 전송라인을 사용하는 마스터 클럭 전송 장치에 관한 것이다.

시스템(System)은 일반적으로 시스템의 동작을 위한 마스터 클럭(Master Clock)을 공급받기 위해 시스템 내에 클럭 소스(clock source)를 사용하거나 다른 시스템에서 클럭(clock)을 받게 된다.

클럭(clock)을 발생시키는 디바이스를 마스터 디바이스(Master Device)라 하며, 클럭(clock)을 수신하는 디바이스를 슬래이브 디바이스(Slave Device)라 하고, 이들은 서로 주종의 관계를 갖는다.

한편, 시스템 내부에 클럭 소스(clock source)를 가지고 있는 경우는 상관없지만, 외부에서 클럭(clock)을 받아야만 하는 경우는 클럭(clock) 입력을 위해 전용 라인을 할당해 주어야 한다.

또한, 보통 시스템의 경우 연결라인을 추가하는데 별다른 문제가 없는 경우는 상관없지만, 2개의 시스템을 최소한의 라인으로 연결 해야만 하는 경우 연결라인의 개수를 줄이는 것은 아주 중요한 문제가 된다.

도 1은 종래의 시스템 간 마스터 클럭을 전송하는 전송장치를 도시한 것이다.

도 1을 참조하면, 종래의 시스템 간 마스터 클럭 전송 장치(100)는 제1 시스템(110), 제2 시스템(130), 전원신호 전송라인(121), 접지신호 전송라인(123) 및 마스터 클럭 전송라인(125)을 포함한다.

제1 시스템(110) 및 제2 시스템(130) 상호 간은 전원신호 전송라인(121)을 통해 전원신호(VDD)를, 접지신호 전송라인(123)을 통해 접지 신호(VDD)를 각각 송 수신 한다.

한편, 제1 시스템(110)은 마스터 클럭 전송라인(125)을 통해 제2 시스템(130)이 전송한 마스터 클럭 신호(MCLK)를 수신한다.

하지만, 종래의 시스템 간 마스터 클럭 전송 장치(100)는 전원신호 전송라인(121), 접지신호 전송라인(123) 외에 별도의 마스터 클럭 전송라인(125)을 사용함으로, 2개의 시스템을 최소 라인으로 연결해야 하는 경우 연결 라인의 개수가 많아짐에 따라 회로가 복잡해지고, 불필요한 전력 손실을 초래하는 문제점이 있었다.

본 발명이 해결하고자 하는 기술적 과제는, 서로 이웃한 제1 시스템과 제2 시스템 간에 전원신호(VDD) 및 상기 마스터 클럭신호(MCLK)를 함께 전송하기 위한 전원신호 공유전송라인을 구비하여 별도의 마스터 클럭 전송라인을 필요로 하지 않는 공유된 전송라인을 사용하는 마스터 클럭 전송 장치를 제공하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명에 따른 공유된 전송라인을 사용하는 마스터 클럭 전송 장치는, 서로 이웃한 제1 시스템과 제2 시스템 간에 마스터 클럭신호(MCLK) 및 소정의 전송신호를 전송라인을 통해 송수신하는 마스터 클럭 전송장치에 있어서, 상기 마스터 클럭신호(MCLK) 및 상기 전송신호를 수신 받는 제1 시스템(210); 상기 마스터 클럭신호(MCLK) 및 상기 전송신호를 송신하는 제2 시스템(230); 상기 제1 시스템(210)과 상기 제2 시스템(230)간에 접지신호(VSS)를 송수신하기 위한 접지신호 전송라인(223); 및 전원신호(VDD) 및 상기 마스터 클럭신호(MCLK)를 함께 전송하기 위한 전원신호 공유전송라인(221)을 제공한다.

본 발명은 서로 이웃한 제1 시스템과 제2 시스템 간에 전원신호(VDD) 및 상기 마스터 클럭신호(MCLK)를 함께 전송하기 위한 전원신호 공유전송라인을 구비하여 별도의 마스터 클럭 전송라인을 필요로 하지 않는 장점이 있다.

도 1은 종래의 시스템 간 마스터 클럭을 전송하는 전송장치를 도시한 것이다.
도 2는 본 발명의 시스템 간 마스터 클럭을 전송하는 개념을 간단히 설명하기 위한 전송장치를 도시한 것이다.
도 3은 본 발명의 시스템 간 마스터 클럭을 전송하는 방법을 상세히 설명하기 위한 전송장치를 도시한 것이다.
도 4는 본 발명에 의한 시스템 간 마스터 클럭을 전송 시 전원 신호와 마스커 클럭의 타이밍도를 도시한 것이다.

이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.

도 2는 본 발명의 시스템 간 마스터 클럭을 전송하는 개념을 간단히 설명하기 위한 전송장치를 도시한 것이다.

도 2를 참조하면, 본 발명의 시스템 간 마스터 클럭 전송 장치(200)는 제1 시스템(210), 제2 시스템(230), 전원신호 공유전송라인(221) 및 접지신호 전송라인(223)을 포함한다.

제1 시스템(210)은 DC 전원에 소정의 전송신호 즉 전원신호(VDD), 마스터 클럭 신호(MCLK) 및 접지신호(VSS)를 실어서 제2 시스템(230)에게 전송한다.

본 발명은 종래와 달리 마스터 클럭 신호(MCLK)가 별도의 마스터 클럭 전송라인(125)을 통해 전송되는 대신 전원신호 공유전송라인(221)을 통해 전원신호(VDD) 및 마스터 클럭 신호(MCLK)를 함께 포함하여 전송됨으로 1개의 전송라인을 줄일 수 있음에 기술적 특징이 있다.

도 3은 본 발명의 시스템 간 마스터 클럭을 전송하는 방법을 상세히 설명하기 위한 전송장치를 도시한 것이다.

도 3을 참조하면, 본 발명의 시스템 간 마스터 클럭 전송 장치(200)는 도2와 동일한 구성을 갖되, 신호 가산기(235)를 포함하는 제2 시스템(230), 신호 분리기(215)를 포함하는 제1 시스템(210)을 더 구비한다.

이하 본 발명의 신호 가산기(235) 및 신호 분리기(215)를 사용하여 별도의 마스터 클럭신호 전송라인(125)을 사용하지 않고, 전원신호 공유전송라인(221)을 사용하여 마스터 클럭신호(MCLK) 전송하고, 전송된 신호를 시스템에서 사용하는 원리를 간단히 설명한다.

신호 가산기(235)는 제2 시스템(230) 내에 구비되며, 전원신호(VDD) 및 마스터 클럭신호(MCLK)를 수신하여 이들 신호를 서로 가산(sum)하여 합성된 합성신호(VDD+MCLK)를 생성한 후 제1 시스템(210)의 신호 분리기(215)에게 전송한다.

신호 분리기(215)는 전송 받은 합성신호(VDD+MCLK)를 분리하여 각각의 전원 분리신호(VDD_I) 및 분리된 마스터 클럭 분리신호(MCLK_I)를 생성한다.

이와 같이 본 발명의 경우 제1 시스템(210)에 신호 분리기(215)를 더 구비하여 사용하기 전에 반드시 마스터 클럭신호(MCLK) 및 전원신호(VDD)를 분리해 주어야 하는데, 그 이유는 다음과 같다.

즉 전원신호 공유전송라인(221)에 전원신호(VDD) 외에 마스터 클럭신호(MCLK)가 존재할 경우 제1 시스템(210)은 이를 수신하여 곧바로 사용할 수 없는데, 이는 전원 입장에서 보면 노이즈(noise)가 존재하는 것으로 판단할 수 있기 때문이다.

도 4는 본 발명에 의한 시스템 간 마스터 클럭을 전송 시 전원 신호와 마스커 클럭의 타이밍도를 도시한 것이다.

도 4를 참조하면, 마스터 클럭신호(MCLK)와 전원신호(VDD)가 신호 가산기(235)를 통해 서로 합성된 합성신호(VDD +MCLK)를 생성하고, 신호 분리기(215)를 통해 다시 합성된 신호를 분리하여 처음의 전원신호(VDD) 및 마스터 클럭신호(MCLK)와 동일한 전원 분리신호(VDD_I) 및 마스터 클럭 분리신호(MCLK_I)를 발생함을 확인할 수 있다.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

210 : 제1 시스템
215 : 신호 분리기
221 : 전원신호 공유전송라인
223 : 접지신호 전송라인
230 : 제2 시스템
235 : 신호 가산기

Claims

서로 이웃한 제1 시스템과 제2 시스템 간에 마스터 클럭신호(MCLK) 및 소정의 전송신호를 전송라인을 통해 송수신하는 마스터 클럭 전송장치에 있어서,
상기 마스터 클럭신호(MCLK) 및 상기 전송신호를 수신 받는 제1 시스템(210);
상기 마스터 클럭신호(MCLK) 및 상기 전송신호를 송신하는 제2 시스템(230);
상기 제1 시스템(210)과 상기 제2 시스템(230)간에 접지신호(VSS)를 송수신하기 위한 접지신호 전송라인(223); 및
전원신호(VDD) 및 상기 마스터 클럭신호(MCLK)를 함께 전송하기 위한 전원신호 공유전송라인(221)을 포함하는 것을 특징으로 하는 공유된 전송라인을 사용하는 마스터 클럭 전송 장치.
제 1항에 있어서, 상기 제2 시스템(230)은,
상기 전원신호(VDD) 및 상기 마스터 클럭신호(MCLK)를 수신하여 서로 가산(sum)하여 합성된 합성신호(VDD+MCLK)를 상기 제1 시스템(210)에게 전송하는 신호 가산기(235)를 더 포함하는 것을 특징으로 하는 공유된 전송라인을 사용하는 마스터 클럭 전송 장치.
제 2항에 있어서, 상기 제1 시스템(210)은,
상기 전원 신호 공유전송라인(221)을 통해 함께 전송된 상기 합성신호(VDD+MCLK)를 수신하여 상기 전원 신호(VDD) 및 상기 마스터 클럭신호(MCLK) 각각으로 분리하여 전원 분리신호(VDD_I) 및 마스터 클럭 분리신호(MCLK_I)를 각각 생성하는 신호 분리기(215)를 더 포함하는 것을 특징으로 하는 공유된 전송라인을 사용하는 마스터 클럭 전송 장치.
제 1항에 있어서, 상기 전송신호는,
전원 신호(VDD) 및 접지 신호(VSS)를 포함하는 것을 특징으로 하는 공유된 전송라인을 사용하는 마스터 클럭 전송 장치.