KR20120007678A - Method for fabricating semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to improve productivity of a plug ion implantation process by using carborane molecular as an impurity source. CONSTITUTION: A gate(35) is formed on a substrate. A first impurity region is formed on both substrates of a gate. An interlayer dielectric layer(38) is formed on the substrate to cover the gate. A contact hole(39) is formed to expose a first impurity region by selectively etching the interlayer dielectric layer. A second impurity region is formed on the exposed first impurity region by a plug ion implantation process using the carborane molecular. A contact plug fills a contact hole.

Description

반도체 장치 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE} Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 피모스(PMOS) 트랜지스터를 구비한 반도체 장치의 제조방법에 관한 것이다.
TECHNICAL FIELD This invention relates to the manufacturing technique of a semiconductor device. Specifically, It is related with the manufacturing method of the semiconductor device provided with the PMOS transistor.

트랜지스터의 접합영역과 금속배선 사이를 연결하는 콘택플러그는 접합영역을 오픈하는 콘택홀을 형성한 후에 콘택홀에 도전물질을 매립하는 일련의 공정과정을 통해 형성된다. 최근, 반도체 장치의 집적도가 증가함에 따라 콘택홀의 크기가 점점 감소하면서 콘택플러그와 접합영역 사이의 콘택저항이 증가하는 문제점이 대두되고 있다. 반도체 장치의 집적도가 증가함에 따른 콘택저항의 증가는 NMOS 트랜지스터에 비하여 불순물 활성화율이 낮은 PMOS 트랜지스터에서 특히 심각하다. The contact plug connecting the junction region of the transistor and the metal wiring is formed through a series of processes in which a conductive material is embedded in the contact hole after forming the contact hole opening the junction region. In recent years, as the degree of integration of semiconductor devices increases, the size of contact holes gradually decreases, leading to an increase in contact resistance between the contact plug and the junction region. The increase in contact resistance as the degree of integration of semiconductor devices is increased is particularly severe in PMOS transistors having a lower impurity activation rate than NMOS transistors.

상술한 콘택플러그와 접합영역 사이의 콘택저항 증가를 방지하기 위해 콘택홀을 형성한 이후에 접합영역에 추가로 불순물을 이온주입하는 플러그 이온주입공정(Plug implantation process)이 도입되었다.In order to prevent an increase in contact resistance between the contact plug and the junction region described above, a plug implantation process for introducing additional impurities into the junction region is introduced.

도 1a 내지 도 1c는 종래기술에 따른 PMOS 트랜지스터를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a PMOS transistor according to the prior art.

도 1a에 도시된 바와 같이, 기판(11) 상에 게이트절연막(12), 게이트전극(13) 및 게이트하드마스크막(14)이 순차적으로 적층된 게이트(15)를 형성한 후에 게이트(15) 양측벽에 스페이서(16)를 형성한다. As shown in FIG. 1A, after the gate insulating film 12, the gate electrode 13, and the gate hard mask film 14 are sequentially stacked on the substrate 11, the gate 15 is formed. Spacers 16 are formed on both side walls.

다음으로, 게이트(15) 양측 기판(11)에 P형 불순물 예컨대, 붕소(B)를 이온주입하여 제1불순물영역(17)을 형성한다. 이때, 제1불순물영역(17)은 접합영역으로 작용한다. Next, P-type impurities such as boron (B) are ion-implanted into the substrates 11 on both sides of the gate 15 to form the first impurity region 17. At this time, the first impurity region 17 serves as a junction region.

도 1b에 도시된 바와 같이, 기판(11) 전면에 게이트(15)를 덮는 층간절연막(18)을 형성한 후에 층간절연막(18)을 선택적으로 식각하여 접합영역(17)을 노출시키는 콘택홀(19)을 형성한다. As shown in FIG. 1B, a contact hole exposing the junction region 17 by selectively etching the interlayer insulating layer 18 after forming the interlayer insulating layer 18 covering the gate 15 on the entire surface of the substrate 11 ( 19).

다음으로, 플러그 이온주입공정(101)을 실시하여 콘택홀(19)로 인해 노출된 접합영역(17)에 P형 불순물을 주입하여 제2불순물영역(20)을 형성한다. 플러그 이온주입공정(101)시 P형 불순물로 49BF2와 같은 붕소단위체(Monomer Boron)를 사용한다. 여기서, 제2불순물영역(20)은 후속 공정을 통해 형성될 콘택플러그와 제1불순물영역(17) 사이의 콘택저항을 감소시키는 역할을 수행한다. 따라서, 제2불순물영역(20)은 제1불순물영역(17)과 동일한 도전형을 갖고, 제1불순물영역(17)보다 큰 불순물 도핑농도를 갖는다.Next, a plug ion implantation process 101 is performed to inject a P-type impurity into the junction region 17 exposed by the contact hole 19 to form a second impurity region 20. In the plug ion implantation process 101, boron units such as 49 BF 2 are used as P-type impurities. Here, the second impurity region 20 serves to reduce the contact resistance between the contact plug to be formed through the subsequent process and the first impurity region 17. Therefore, the second impurity region 20 has the same conductivity type as the first impurity region 17 and has a higher impurity doping concentration than the first impurity region 17.

도 1c에 도시된 바와 같이, 콘택홀(19) 내부에 배리어막(21)을 형성하고, 배리어막(21) 상에 콘택홀(19)을 매립하는 콘택플러그(22)를 형성한다. 이때, 배리어막(21)과 제2불순물영역(20)이 접하는 경계면에 실리사이드막(23)도 형성한다. As shown in FIG. 1C, a barrier layer 21 is formed in the contact hole 19, and a contact plug 22 is formed on the barrier layer 21 to fill the contact hole 19. At this time, the silicide film 23 is also formed on the interface between the barrier film 21 and the second impurity region 20.

상술한 종래기술은 반도체 장치의 집적도가 증가할수록 플러그 이온주입공정시(101) 불순물 도즈량을 증가시키는 방법 즉, 제2불순물영역(20)의 불순물 도핑농도를 증가시키는 방법으로 콘택플러그(22)와 제1불순물영역(17) 사이의 콘택저항을 감소시킨다. In the above-described conventional technique, as the degree of integration of the semiconductor device increases, the contact plug 22 may be increased in the method of increasing the impurity doping concentration in the plug ion implantation process 101, that is, in the method of increasing the impurity doping concentration of the second impurity region 20. And the contact resistance between the first impurity region 17 is reduced.

하지만, 붕소단위체를 이용한 플러그 이온주입공정(101)으로 원하는 불순물 도핑농도를 갖는 제2불순물영역(20)을 형성하기 위해서는 많은 시간이 소요되기 때문에 양산성이 저하되는 문제점이 있다. However, since a large amount of time is required to form the second impurity region 20 having a desired impurity doping concentration in the plug ion implantation process using boron units, there is a problem in that mass productivity is lowered.

또한, 종래기술에서 반도체 장치의 집적도가 증가할수록 기판(11) 표면을 기준으로 제1불순물영역(17)의 깊이(depth)를 감소시켜야 한다. 이로 인해, 제2불순물영역(20) 깊이도 감소시켜야 한다. 이를 위해서는 플러그 이온주입공정(101)시 낮은 이온주입에너지를 사용해야 하기 때문에 양산성이 더욱더 저하되는 문제점이 발생한다.In addition, in the related art, as the degree of integration of the semiconductor device increases, the depth of the first impurity region 17 should be reduced with respect to the surface of the substrate 11. For this reason, the depth of the second impurity region 20 should also be reduced. For this purpose, since a low ion implantation energy must be used in the plug ion implantation process 101, a problem in that mass productivity is further lowered.

또한, 플러그 이온주입공정시(101) 주입된 불순물을 활성화시키기 위한 열처리공정시 불순물의 과도촉진확산(Transient Enhanced Diffusion, 이하, 'TED현상'이라 함)으로 인해 채널길이가 감소하는 문제점이 발생한다. 즉, 플러그 이온주입공정(101)으로 인하여 단채널효과(Short Channel Effect)가 유발되는 문제점이 발생한다. 아울러, TED현상으로 인해 문턱전압이 변동되는 문제점이 발생한다. In addition, during the heat treatment process for activating the impurity implanted during the plug ion implantation process 101, a channel length decreases due to transient enhanced diffusion (hereinafter, referred to as TED phenomenon). . That is, a short channel effect occurs due to the plug ion implantation process 101. In addition, the threshold voltage fluctuates due to the TED phenomenon.

또한, 종래기술은 플러그 이온주입공정(101)시 기판(11) 표면에 발생된 결함(defect)으로 인하여 콘택저항이 증가하고, 누설전류가 발생하는 문제점이 있다. 아울러, 기판(11) 표면에 발생된 결함은 금속실리사이드막(22)을 형성한 이후에 EOR 결함(End Of Range defect)을 유발한다. 상술한 EOR 결함으로 인하여 누설전류 발생 및 TED현상을 심화시키는 문제점이 발생한다.
In addition, the related art has a problem in that contact resistance increases due to a defect generated on the surface of the substrate 11 during the plug ion implantation process 101, and a leakage current occurs. In addition, a defect generated on the surface of the substrate 11 causes an EOR defect (End Of Range defect) after the metal silicide layer 22 is formed. Due to the above-described EOR defects, a problem arises in that the leakage current and the TED phenomenon are deepened.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 플러그 이온주입공정의 양산성을 향상시킬 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for manufacturing a semiconductor device which can improve the mass productivity of a plug ion implantation process.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측 기판에 제1불순물영역을 형성하는 단계; 상기 기판 상에 게이트를 덮는 층간절연막을 형성하는 단계; 상기 층간절연막을 선택적으로 식각하여 상기 제1불순물영역을 노출시키는 콘택홀을 형성하는 단계; 카르보란분자를 이용한 플러그 이온주입공정을 실시하여 노출된 상기 제1불순물영역에 제2불순물영역을 형성하는 단계; 및 상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. According to an aspect of the present invention, there is provided a method including: forming a gate on a substrate; Forming a first impurity region on both substrates of the gate; Forming an interlayer insulating film covering the gate on the substrate; Selectively etching the interlayer insulating layer to form a contact hole exposing the first impurity region; Performing a plug ion implantation process using a carborane molecule to form a second impurity region in the exposed first impurity region; And forming a contact plug filling the contact hole.

상기 제1불순물영역은 상기 제2불순물영역과 동일한 도전형을 갖도록 형성할 수 있다. 상기 제2불순물영역은 상기 제1불순물영역보다 높은 불순물 도핑농도를 갖도록 형성할 수 있다. 그리고, 상기 제2불순물영역은 상기 제1불순물영역보다 얕은 깊이를 갖도록 형성할 수 있다. The first impurity region may be formed to have the same conductivity type as the second impurity region. The second impurity region may be formed to have a higher impurity doping concentration than the first impurity region. The second impurity region may be formed to have a depth smaller than that of the first impurity region.

상기 플러그 이온주입공정은 0.1KeV ~ 100KeV 범위의 이온주입에너지를 사용하여 실시할 수 있다. 상기 플러그 이온주입공정은 1×1011 ~ 1×1020 범위의 도즈량(atoms/cm2)을 사용하여 실시할 수 있다. The plug ion implantation process may be performed using ion implantation energy in the range of 0.1 KeV to 100 KeV. The plug ion implantation process may be performed using a dose amount (atoms / cm 2 ) in the range of 1 × 10 11 to 1 × 10 20 .

상기 콘택플러그를 형성하는 단계는, 상기 콘택홀을 포함한 구조물 표면을 따라 배리어막을 형성하는 단계; 상기 배리어막 상에 상기 콘택홀을 매립하도록 콘택플러그용 도전막을 형성하는 단계; 열처리를 실시하여 상기 배리어막과 상기 제2불순물영역 사이에 금속실리사이드막을 형성하는 단계; 및 상기 층간절연막이 노출될때까지 평탄화공정을 실시하는 단계를 포함할 수 있다. 이때, 상기 열처리를 통해 금속실리사이드막을 형성함과 동시에 상기 제2불순물영역의 활성화시킬 수 있다.The forming of the contact plug may include forming a barrier film along a surface of the structure including the contact hole; Forming a contact plug conductive film on the barrier film to fill the contact hole; Performing a heat treatment to form a metal silicide film between the barrier film and the second impurity region; And performing a planarization process until the interlayer insulating film is exposed. In this case, the heat treatment may be performed to form a metal silicide layer and to activate the second impurity region.

또한, 본 발명의 반도체 장치 제조방법은 상기 플러그 이온주입공정을 실시한 이후에, 활성화열처리를 실시하는 단계를 더 포함할 수 있다. 상기 활성화열처리는 급속어닐링, 스파이크 급속어닐링 및 레이저어닐링으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시할 수 있다. 상기 활성화열처리는 500℃ ~ 1300℃ 범위의 온도에서 실시할 수 있다. 그리고, 상기 활성화열처리는 0.1초 내지 1000초 범위의 시간 동안 실시할 수 있다. In addition, the method of manufacturing a semiconductor device of the present invention may further include performing an activation heat treatment after the plug ion implantation process. The activation heat treatment can be carried out using any method selected from the group consisting of rapid annealing, spike rapid annealing and laser annealing. The activation heat treatment may be carried out at a temperature in the range of 500 ℃ to 1300 ℃. And, the activation heat treatment may be carried out for a time in the range of 0.1 second to 1000 seconds.

또한, 본 발명의 반도체 장치 제조방법은 상기 콘택홀을 형성한 이후에, 세정공정을 실시하는 단계를 더 포함할 수 있다. In addition, the method of manufacturing a semiconductor device of the present invention may further include performing a cleaning process after the contact hole is formed.

상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 플러그 이온주입공정이 불순물소스로 카르보란분자를 사용함으로써, 플러그 이온주입공정의 양산성을 향상시킬 수 있는 효과가 있다. The present invention based on the above-described problem solving means has the effect that the plug ion implantation process can improve the mass productivity of the plug ion implantation process by using carborane molecules as an impurity source.

또한, 플러그 이온주입공정이 불순물소스로 카르보란분자를 사용함으로써, TED현상에 기인한 특성열화, 제2불순물영역 표면에서의 결함발생 및 EOR 결함발생을 방지할 수 있는 효과가 있다.
In addition, since the plug ion implantation process uses carborane molecules as an impurity source, it is possible to prevent the deterioration of characteristics due to the TED phenomenon, the occurrence of defects on the surface of the second impurity region, and the occurrence of EOR defects.

도 1a 내지 도 1c는 종래기술에 따른 PMOS 트랜지스터를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 PMOS 트랜지스터를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 3은 종래기술 및 본 발명의 제2불순물영역 형성방법에 따른 PMOS 트랜지스터를 구비한 반도체 장치의 온/오프 특성을 비교하여 나타낸 그래프.
도 4는 종래기술 및 본 발명의 제2불순물영역 형성방법에 따른 PMOS 트랜지스터를 구비한 반도체 장치에서의 채널길이 변화를 나타낸 그래프.
도 5는 종래기술 및 본 발명에서 플러그 이온주입공정을 실시한 이후의 제2불순물영역 단면을 나타낸 이미지.
도 6은 종래기술 및 본 발명에서 제2불순물영역을 형성하기 위한 활성화열처리를 실시한 이후의 제2불순물영역 단면을 나타낸 이미지.
도 7은 종래기술과 본 발명의 제2불순물영역 및 금속실리사이드막 단면을 나타낸 이미지. 1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a PMOS transistor according to the prior art.
2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a PMOS transistor according to an embodiment of the present invention.
3 is a graph showing on / off characteristics of a semiconductor device having a PMOS transistor according to the related art and a method of forming a second impurity region of the present invention.
4 is a graph showing a change in channel length in a semiconductor device having a PMOS transistor according to the prior art and the method for forming a second impurity region of the present invention.
Figure 5 is an image showing a cross-sectional view of the second impurity region after the plug ion implantation process in the prior art and the present invention.
FIG. 6 is an image showing a cross section of a second impurity region after performing an activation heat treatment for forming a second impurity region in the prior art and the present invention. FIG.
Figure 7 is an image showing a cross section of the second impurity region and the metal silicide film of the prior art and the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 플러그 이온주입공정의 양산성을 향상시킬 수 있는 반도체 장치의 제조방법을 제공한다. 구체적으로, 본 발명은 NMOS 트랜지스터보다 불순물 활성화율이 낮은 PMOS 트랜지스터에서 플러그 이온주입공정의 양산성을 향상시킬 수 있는 반도체 장치의 제조방법을 제공한다. 참고로, 비소(As), 인(P)과 같은 N형 불순물은 붕소(B)와 같은 P형 불순물에 비하여 활성화율이 높다. 따라서, 동일한 도즈량을 기판에 이온주입하여 불순물영역을 형성한 경우에 N형 불순물영역의 불순물 도핑농도가 P형 불순물영역의 불순물 도핑농도보다 높다.
The present invention to be described later provides a method of manufacturing a semiconductor device that can improve the mass productivity of the plug ion implantation process. Specifically, the present invention provides a method of manufacturing a semiconductor device capable of improving mass productivity of a plug ion implantation process in a PMOS transistor having a lower impurity activation rate than an NMOS transistor. For reference, N-type impurities such as arsenic (As) and phosphorus (P) have a higher activation rate than P-type impurities such as boron (B). Therefore, when the impurity region is formed by ion implantation into the substrate, the impurity doping concentration of the N-type impurity region is higher than that of the P-type impurity region.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 PMOS 트랜지스터를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다. 2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a PMOS transistor according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 기판(31) 상에 게이트(35)를 형성한다. 이때, 게이트(35)는 게이트절연막(32), 게이트전극(33) 및 게이트하드마스크막(34)이 순차적으로 적층된 적층구조물로 형성할 수 있다. As shown in FIG. 2A, a gate 35 is formed on the substrate 31. In this case, the gate 35 may be formed as a stacked structure in which the gate insulating layer 32, the gate electrode 33, and the gate hard mask layer 34 are sequentially stacked.

다음으로, 게이트(35) 양측벽에 스페이서(36)를 형성한 후에 게이트(35) 양측 기판(31)에 P형 불순물을 이온주입하여 제1불순물영역(37)을 형성한다. 이때, 제1불순물영역(37)은 접합영역 즉, 소스 및 드레인영역으로 작용한다. 제1불순물영역(37)을 형성하기 위한 이온주입공정시 사용되는 P형 불순물로는 11B, 49BF2, B10H14등의 붕소단위체(Monomer Boron)를 사용하거나, 또는 카르보란분자(Carborane Molecular)를 사용할 수 있다. 카르보란분자는 탄소, 붕소 및 수소가 혼합된 화합물로 'CxByHz'로 표현할 수 있다. 이때, x,y,z는 0을 제외한 자연수이다.Next, after forming the spacers 36 on both side walls of the gate 35, P-type impurities are implanted into the substrate 31 on both sides of the gate 35 to form the first impurity region 37. In this case, the first impurity region 37 serves as a junction region, that is, a source and a drain region. As a P-type impurity used in the ion implantation process for forming the first impurity region 37, a boron unit such as 11 B, 49 BF 2 , B 10 H 14 , or the like, or a carborane molecule ( Carborane Molecular) can be used. The carborane molecule may be expressed as 'C x B y H z ' as a compound in which carbon, boron, and hydrogen are mixed. In this case, x, y, z is a natural number excluding 0.

도 2b에 도시된 바와 같이, 게이트(35)를 덮는 층간절연막(38)을 형성한다. 이때, 층간절연막(38)은 산화막 예컨대, 스핀온절연막(Spin On Dielectric, SOD)으로 형성할 수 있다. As shown in FIG. 2B, an interlayer insulating film 38 covering the gate 35 is formed. In this case, the interlayer insulating film 38 may be formed of an oxide film, for example, a spin on dielectric (SOD).

다음으로, 층간절연막(38)을 선택적으로 식각하여 제1불순물영역(37)을 노출시키는 콘택홀(39)을 형성한다. 이어서, 콘택홀(39)을 형성하는 과정에서 발생된 식각부산물(etch by product)을 제거하기 위한 세정공정을 실시한다. 여기서, 콘택홀(39)을 형성하기 위한 식각공정 및 세정공정시 콘택홀(39)로 인해 노출된 제1불순물영역(37) 표면에서 불순물 손실이 발생한다. 즉, 노출된 제1불순물영역(37) 표면의 불순물 도핑농도가 상대적으로 감소하게 된다. 이러한, 불순물 도핑농도 감소는 반도체 장치의 집적도 증가와 더불어서 후속 공정을 통해 형성될 콘택플러그와 제1불순물영역(37) 사이의 콘택저항을 더욱더 증가시키는 문제점을 야기한다.Next, the interlayer insulating layer 38 is selectively etched to form a contact hole 39 exposing the first impurity region 37. Subsequently, a cleaning process for removing etch by product generated in the process of forming the contact hole 39 is performed. Here, impurity loss occurs in the surface of the first impurity region 37 exposed by the contact hole 39 during the etching process and the cleaning process for forming the contact hole 39. That is, the impurity doping concentration on the exposed first impurity region 37 is relatively reduced. This reduction in the impurity doping concentration causes a problem of increasing the degree of integration of the semiconductor device and further increasing the contact resistance between the contact plug and the first impurity region 37 to be formed through a subsequent process.

도 2c에 도시된 바와 같이, 플러그 이온주입공정(201)을 실시하여 콘택홀(39)로 인해 노출된 제1불순물영역(37)에 제2불순물영역(40)을 형성한다. 이때, 제2불순물영역(40)은 후속 공정을 통해 형성될 콘택플러그와 제1불순물영역(37) 사이의 콘택저항을 감소시키는 역할을 수행한다. 따라서, 제2불순물영역(40)은 제1불순물영역(37)과 동일한 도전형을 갖고, 제1불순물영역(37)보다 큰 불순물 도핑농도를 갖도록 형성한다. 또한, 기판(31) 표면을 기준으로 제2불순물영역(40)은 제1불순물영역(37)보다 작은 깊이(depth)를 갖도록 형성한다. As illustrated in FIG. 2C, a plug ion implantation process 201 is performed to form a second impurity region 40 in the first impurity region 37 exposed by the contact hole 39. In this case, the second impurity region 40 serves to reduce the contact resistance between the contact plug and the first impurity region 37 to be formed through a subsequent process. Therefore, the second impurity region 40 is formed to have the same conductivity type as that of the first impurity region 37 and to have a higher impurity doping concentration than the first impurity region 37. In addition, the second impurity region 40 is formed to have a depth smaller than the first impurity region 37 based on the surface of the substrate 31.

플러그 이온주입공정(201)은 양산성을 향상시킴과 동시에 기판(31) 표면에 결함이 발생하는 것을 방지하기 위하여 불순물소스로 카르보란분자를 사용하여 실시한다. 이때, 카르보란분자를 이용한 플러그 이온주입공정(201)은 0.1KeV ~ 100KeV 범위의 이온주입에너지 및 1×1011 ~ 1×1020 범위의 도즈량(atoms/cm2)을 사용하여 실시할 수 있다. The plug ion implantation step 201 uses carborane molecules as an impurity source to improve mass productivity and to prevent defects from occurring on the surface of the substrate 31. In this case, the plug ion implantation process 201 using the carborane molecule may be performed using ion implantation energy in the range of 0.1 KeV to 100 KeV and dose amount (atoms / cm 2 ) in the range of 1 × 10 11 to 1 × 10 20. have.

여기서, 카르보란분자는 붕소단위체에 비하여 붕소와 활성화율을 향상시킬 수 있기 때문에 붕소단위체를 이용한 플러그 이온주입공정보다 짧은 시간안에 원하는 불순물 도핑농도를 갖는 제2불순물영역(40)을 형성할 수 있다. 아울러, 카르보란분자는 붕소단위체보다 큰 사이즈를 갖기 때문에 동일한 붕소단위체를 이용한 플러그 이온주입공정과 동일한 이온주입에너지를 사용하여 제2불순물영역(40)을 형성하더라도 더 얕은접합(shallow junction)을 형성할 수 있다. 따라서, 붕소단위체를 이용한 플러그 이온주입공정과 같이 얕은접합깊이를 갖는 제2불순물영역(40)을 형성하기 위하여 낮은 이온주입에너지로 장시간 이온주입을 진행하지 않고도 원하는 깊이를 갖는 제2불순물영역(40)을 형성할 수 있다. Herein, since the carborane molecule can improve the boron and activation rate compared to the boron unit, the second impurity region 40 having the desired impurity doping concentration can be formed in a shorter time than the plug ion implantation process using the boron unit. . In addition, since the carborane molecule has a larger size than the boron unit, a shallow junction is formed even when the second impurity region 40 is formed using the same ion implantation energy as the plug ion implantation process using the same boron unit. can do. Therefore, in order to form a second impurity region 40 having a shallow junction depth, such as a plug ion implantation process using boron units, the second impurity region 40 having a desired depth without having to perform ion implantation for a long time with low ion implantation energy. ) Can be formed.

플러그 이온주입공정(201)시 기판(31) 표면에 비정질화(Amorphization)되는데, 불순물소스로 붕소단위체를 사용하는 경우보다 카르보란분자를 사용할 경우에 보다 우수한 품질(High quality)의 비정질화가 가능하다(도 5 참조). 플러그 이온주입공정(201)시 기판(31) 표면에 형성된 비정질화영역이 우수한 품질을 가질수록 후속 공정간 결함에 발생에 따른 반도체 장치의 특성열화를 방지할 수 있다. Amorphization is performed on the surface of the substrate 31 in the plug ion implantation process 201. A higher quality amorphousness is possible when the carborane molecule is used than when the boron unit is used as an impurity source. (See Figure 5). As the amorphous region formed on the surface of the substrate 31 in the plug ion implantation process 201 has excellent quality, it is possible to prevent deterioration of characteristics of the semiconductor device due to the occurrence of defects between subsequent processes.

다음으로, 활성화열처리를 실시하여 제2불순물영역(40)에 주입된 불순물을 활성화시킨다. 이때, 카르보란분자의 탄소(C)성분이 붕소(B)의 세그리게이션(segregation)을 방지하는 장벽으로 작용하여 붕소의 활성화율을 증가시킴과 동시에 붕소의 TED(Transient Enhanced Diffusion)현상을 방지한다. Next, an activation heat treatment is performed to activate impurities injected into the second impurity region 40. At this time, the carbon (C) component of the carborane molecule acts as a barrier to prevent segregation of boron (B), increasing the activation rate of boron and at the same time preventing TED (Transient Enhanced Diffusion) of boron. do.

활성화열처리는 TED현상을 보다 효과적으로 억제하기 위하여 급속어닐링(Rapid Thermal Annealing, RTA), 스파이크 급속어닐링(Spike RTA) 및 레이저어닐링(Laser annealing)으로 이루어진 그룹으로부터 선택된 어느 한 방법으로 실시한다. 활성화열처리는 500℃ 내지 1300℃ 범위의 온도에서 실시할 수 있다. 그리고, 활성화열처리는 0.1초 내지 1000초 범위의 시간 동안 실시할 수 있다. Activation heat treatment is carried out by any one method selected from the group consisting of Rapid Thermal Annealing (RTA), Spike RTA and Laser annealing in order to more effectively suppress the TED phenomenon. The activation heat treatment can be carried out at a temperature in the range of 500 ° C to 1300 ° C. And, the activation heat treatment may be carried out for a time in the range of 0.1 second to 1000 seconds.

여기서, 카르보란분자를 이용한 플러그 이온주입공정(201)시 기판(31) 표면에 형성된 비정질화영역은 우수한 품질을 갖기 때문에 열처리가 완료된 시점에서 기판(31) 표면에 결함이 발생하는 것을 방지할 수 있다(도 6 참조). 이를 통해, 결함에 기인한 누설전류의 발생 및 콘택저항 증가를 방지할 수 있다. Here, since the amorphous region formed on the surface of the substrate 31 in the plug ion implantation process 201 using the carborane molecule has excellent quality, defects may be prevented from occurring on the surface of the substrate 31 when the heat treatment is completed. (See FIG. 6). Through this, it is possible to prevent the occurrence of leakage current due to defects and increase in contact resistance.

도 2d에 도시된 바와 같이, 콘택홀(39)을 포함한 구조물 표면을 따라 배리어막(41)을 형성한다. 이때, 배리어막(41)은 티타늄막(Ti)과 티타늄질화막(TiN)이 적층된 적층막(Ti/TiN)으로 형성할 수 있다. As shown in FIG. 2D, the barrier layer 41 is formed along the surface of the structure including the contact hole 39. In this case, the barrier layer 41 may be formed of a laminated layer (Ti / TiN) in which a titanium layer Ti and a titanium nitride layer TiN are stacked.

다음으로, 배리어막(41) 상에 콘택홀(39)을 완전히 매립하도록 콘택플러그용 도전막(42)을 증착한다. 이때, 콘택플러그용 도전막(42)은 텅스텐막(W)과 같은 금속막 또는 폴리실리콘막으로 형성할 수 있다. Next, a contact plug conductive film 42 is deposited on the barrier film 41 so as to completely fill the contact hole 39. In this case, the contact plug conductive film 42 may be formed of a metal film such as tungsten film W or a polysilicon film.

다음으로, 열처리를 실시하여 배리어막(41)과 제2불순물영역(40) 사이에 금속실리사이드막(43)을 형성한다. 이때, 금속실리사이드막(43)은 티타늄실리사이드막일 수 있다. 금속실리사이드막(43)은 콘택플러그와 제2불순물영역(40) 사이의 콘택저항을 감소시키는 역할을 수행한다. 따라서, 결과적으로 금속실리사이드막(43)은 제2불순물영역(40)과 더불어서 콘택플러그와 제1불순물영역(37) 사이의 콘택저항을 더욱더 감소시키는 역할을 수행한다. Next, heat treatment is performed to form the metal silicide film 43 between the barrier film 41 and the second impurity region 40. In this case, the metal silicide layer 43 may be a titanium silicide layer. The metal silicide layer 43 serves to reduce the contact resistance between the contact plug and the second impurity region 40. As a result, the metal silicide layer 43 serves to further reduce the contact resistance between the contact plug and the first impurity region 37 together with the second impurity region 40.

여기서, 카르보란분자를 이용한 플러그 이온주입공정으로 제2불순물영역(40) 표면에 결함이 발생하는 것을 방지함으로써, 금속실리사이드막(43)을 형성하는 과정에서 EOR 결함(End Of Range defect)이 발생하는 것을 방지할 수 있다(도 7 참조). 이를 통해, EOR 결함에 기인한 누설전류 발생 및 TED현상을 방지할 수 있다. Here, by preventing the occurrence of defects on the surface of the second impurity region 40 by a plug ion implantation process using a carborane molecule, an EOR defect (End Of Range defect) occurs in the process of forming the metal silicide layer 43 Can be prevented (see FIG. 7). Through this, leakage current caused by EOR defect and TED phenomenon can be prevented.

한편, 플러그 이온주입공정(201)을 실시한 이후에 활성화열처리를 진행하지 않고, 금속실리사이드막(43)을 형성하기 위한 열처리를 통해 제2불순물영역(40)에 주입된 불순물을 활성화시킬 수도 있다. Meanwhile, the impurity injected into the second impurity region 40 may be activated by performing a heat treatment for forming the metal silicide layer 43 without performing the activation heat treatment after the plug ion implantation process 201 is performed.

도 2e에 도시된 바와 같이, 층간절연막(38)이 노출될때까지 평탄화공정을 실시하여 콘택플러그(42A)를 형성한다. 이하, 평탄화공정으로 콘택홀(39) 내부에 잔류하는 배리어막(41)의 도면부호를 '41A'로 변경하여 표기한다. As shown in FIG. 2E, the planarization process is performed until the interlayer insulating film 38 is exposed to form the contact plug 42A. Hereinafter, the reference numerals of the barrier films 41 remaining in the contact holes 39 in the planarization process will be changed to 41A.

상술한 본 발명의 일실시예에 따르면, 플러그 이온주입공정시 불순물소스로 카르보란분자를 사용함으로써, 플러그 이온주입공정의 양산성을 향상시킬 수 있다. 아울러, TED현상을 억제할 수 있고, EOR 결함이 발생하는 것을 방지할 수 있다. According to one embodiment of the present invention, by using a carborane molecule as an impurity source in the plug ion implantation process, it is possible to improve the mass productivity of the plug ion implantation process. In addition, the TED phenomenon can be suppressed and the occurrence of an EOR defect can be prevented.

결과적으로, 본 발명은 카르보란분자를 이용하여 플러그 이온주입공정을 실시함으로써, 우수한 동작특성 및 양산성을 갖는 반도체 장치를 제공할 수 있다.
As a result, the present invention can provide a semiconductor device having excellent operating characteristics and mass productivity by performing a plug ion implantation step using a carborane molecule.

도 3은 종래기술 및 본 발명의 제2불순물영역 형성방법에 따른 PMOS 트랜지스터를 구비한 반도체 장치의 온/오프 특성을 비교하여 나타낸 그래프이다. 3 is a graph illustrating comparison of on / off characteristics of a semiconductor device having a PMOS transistor according to a related art and a method of forming a second impurity region of the present invention.

도 3에서 '종래기술'은 불순물소스로 49BF2 붕소단위체, 2×1015 atoms/cm2의 도즈량 및 3KeV의 이온주입에너지를 사용하여 제2불순물영역을 형성한 것이다. 그리고, '본 발명'은 불순물소스로 카르보란분자, 2×1015 atoms/cm2의 도즈량 및 0.7KeV의 이온주입에너지를 사용하여 제2불순물영역을 형성한 것이다. 3 shows a second impurity region using a 49 BF 2 boron unit, a dose of 2 × 10 15 atoms / cm 2 , and an ion implantation energy of 3 KeV as an impurity source. In the present invention, a second impurity region is formed by using a carborane molecule, a dose of 2 × 10 15 atoms / cm 2 , and an ion implantation energy of 0.7 KeV as an impurity source.

도 3을 참조하면, 종래기술보다 본 발명에서 온 전류(on current)가 향상된 것을 확인할 수 있다. 이는 동일한 도즈량(즉, 2×1015 atoms/cm2)으로 플러그 이온주입공정을 진행할 때, 불순물소스로 붕소단위체를 사용하는 경우보다 카르보란분자를 사용하는 경우에 붕소의 활성화율이 더 큰 것을 의미한다. 즉, 플러그 이온주입공정시 동일한 도즈량을 사용하더라도 콘택플러그와 제2불순물영역 사이의 콘택저항이 종래기술보다 본 발명에서 더 낮은 것을 의미한다.
Referring to Figure 3, it can be seen that the on current (on current) is improved in the present invention than the prior art. When the plug ion implantation process is performed at the same dose amount (ie, 2 × 10 15 atoms / cm 2 ), the boron activation rate is higher when the boron molecule is used than when the boron unit is used as the impurity source. Means that. That is, even when the same dose is used in the plug ion implantation process, the contact resistance between the contact plug and the second impurity region is lower in the present invention than in the prior art.

도 4는 종래기술 및 본 발명의 제2불순물영역 형성방법에 따른 PMOS 트랜지스터를 구비한 반도체 장치에서의 채널길이 변화를 나타낸 그래프이다. FIG. 4 is a graph illustrating a change in channel length in a semiconductor device having a PMOS transistor according to the related art and a method of forming a second impurity region of the present invention.

도 4에서 '종래기술'은 불순물소스로 게르마늄(Ge) 및 11B 붕소단위체, 1×1015 atoms/cm2의 도즈량 및 0.3KeV의 이온주입에너지를 사용하여 제2불순물영역을 형성한 것이다. '본 발명'은 불순물소스로 카르보란분자, 1×1014 atoms/cm2의 도즈량 및 4KeV의 이온주입에너지를 사용하여 제2불순물영역을 형성한 것이다. 그리고, '비교예'는 불순물소스로 게르마늄(Ge) 및 카르보란분자, 1×1014 atoms/cm2의 도즈량 및 6.5KeV의 이온주입에너지를 사용하여 제2불순물영역을 형성한 것이다.In FIG. 4, the conventional technique is to form a second impurity region using germanium (Ge) and 11 B boron units, a dose of 1 × 10 15 atoms / cm 2 , and an ion implantation energy of 0.3 KeV as an impurity source. . In the present invention, a second impurity region is formed by using a carborane molecule, a dose of 1 × 10 14 atoms / cm 2 , and an ion implantation energy of 4 KeV as an impurity source. In Comparative Example, a second impurity region was formed using germanium (Ge) and carborane molecules, a dose of 1 × 10 14 atoms / cm 2 , and ion implantation energy of 6.5 KeV as impurity sources.

도 4를 참조하면, 종래기술보다 본 발명의 채널길이가 더 긴 것을 확인할 수 있다. 즉, 종래기술에 따른 붕소단위체를 이용한 플러그 이온주입공정보다 본 발명의 카르보란분자를 이용한 플러그 이온주입공정 TED현상 억제하는 측면에서 보다 우수한 효과를 구현하고 있음을 확인할 수 있다.
Referring to Figure 4, it can be seen that the channel length of the present invention is longer than the prior art. That is, it can be seen that the plug ion implantation process using the carborane molecule of the present invention has a better effect in terms of suppressing the TED phenomenon than the plug ion implantation process using the boron unit according to the prior art.

도 5는 종래기술 및 본 발명에서 플러그 이온주입공정을 실시한 이후의 제2불순물영역 단면을 나타낸 이미지이다. 여기서, '종래기술'은 도 1b에 대응하고, '본 발명'은 도 2c에 대응한다. 5 is a cross-sectional view of the second impurity region after performing the plug ion implantation process in the related art and the present invention. Here, the 'prior art' corresponds to FIG. 1B and the 'invention' corresponds to FIG. 2C.

도 5를 참조하면, 종래기술과 같이 붕소단위체를 이용한 플러그 이온주입공정(101)보다 본 발명의 카르보란분자를 이용한 플러그 이온주입공정(201)시 기판 표면에 형성되는 비정질화영역의 품질이 보다 우수한 것을 확인할 수 있다.
Referring to FIG. 5, the quality of the amorphous region formed on the surface of the substrate during the plug ion implantation process 201 using the carborane molecule of the present invention is higher than that of the plug ion implantation process 101 using the boron unit as in the prior art. It can be confirmed that it is excellent.

도 6은 종래기술 및 본 발명에서 제2불순물영역을 형성하기 위한 활성화열처리를 실시한 이후의 제2불순물영역 단면을 나타낸 이미지이다. 여기서, '종래기술'은 도 1b에 대응하고, '본 발명'은 도 2c에 대응한다. 6 is an image showing a cross section of a second impurity region after performing an activation heat treatment for forming a second impurity region in the prior art and the present invention. Here, the 'prior art' corresponds to FIG. 1B and the 'invention' corresponds to FIG. 2C.

도 6을 참조하면, 종래기술에서는 제2불순물영역(20) 표면에 표면결함(surface defect)이 발생한 것을 확인할 수 있다. 이러한 표면결함은 누설전류 소스로 작용하고, 콘택저항을 증가시키는 문제점을 유발한다. 아울러, 제2불순물영역(20) 상에 형성될 금속실리사이드막으로 표면결함이 전사되어 금속실리사이드막의 막질을 저하시키는 문제점을 유발한다. Referring to FIG. 6, it can be seen in the related art that a surface defect occurs on the surface of the second impurity region 20. This surface defect acts as a leakage current source and causes a problem of increasing contact resistance. In addition, surface defects are transferred to the metal silicide film to be formed on the second impurity region 20, thereby causing a problem of deteriorating the film quality of the metal silicide film.

이에 반해, 본 발명은 제2불순물영역(40) 표면에 어떠한 결함도 발생하지 않은 것을 확인할 수 있다. 따라서, 결함에 기인한 누설전류 발생, 콘택저항 증가 및 금속실리사이드막의 막질 저하를 방지할 수 있다.
In contrast, the present invention can confirm that no defect occurred on the surface of the second impurity region 40. Therefore, it is possible to prevent the occurrence of leakage current due to defects, an increase in contact resistance, and a decrease in film quality of the metal silicide film.

도 7은 종래기술과 본 발명의 제2불순물영역 및 금속실리사이드막 단면을 나타낸 이미지이다. 여기서, '종래기술'은 도 1c에 대응하고, '본 발명'은 도 2d에 대응한다. 7 is an image showing a cross section of a second impurity region and a metal silicide film of the prior art and the present invention. Here, the 'prior art' corresponds to FIG. 1C and the 'invention' corresponds to FIG. 2D.

도 7을 참조하면, 종래기술에서는 금속실리사이드막(23)과 제2불순물영역(20)이 접하는 경계지역에 EOR 결함이 형성된 것을 확인할 수 있다. 이러한 EOR 결함은 누설전류 발생 및 후속 공정간 TED현상을 심화시키는 문제점이 있다. Referring to FIG. 7, it can be seen that in the related art, an EOR defect is formed at a boundary region where the metal silicide layer 23 and the second impurity region 20 come into contact with each other. These EOR defects have a problem of aggravating leakage current and subsequent TED phenomenon between processes.

이에 반해, 본 발명은 금속실리사이드막(43)과 제2불순물영역(40)이 접하는 경계지역에 어떠한 결함도 발생하지 않은 것을 확인할 수 있다.
In contrast, according to the present invention, it can be confirmed that no defect occurs in the boundary region where the metal silicide film 43 and the second impurity region 40 come into contact with each other.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

31 : 기판 32 : 게이트절연막
33 : 게이트전극 34 : 게이트하드마스크막
35 : 게이트 36 : 스페이서
37 : 제1불순물영역 38 : 층간절연막
39 : 콘택홀 40 : 제2불순물영역
41, 41A : 배리어막 42 : 콘택플러그용 도전막
42A : 콘택플러그 31 substrate 32 gate insulating film
33: gate electrode 34: gate hard mask film
35: gate 36: spacer
37: first impurity region 38: interlayer insulating film
39: contact hole 40: second impurity region
41, 41A: barrier film 42: conductive film for contact plug
42A: Contact Plug

Claims (13)

기판 상에 게이트를 형성하는 단계;
상기 게이트 양측 기판에 제1불순물영역을 형성하는 단계;
상기 기판 상에 게이트를 덮는 층간절연막을 형성하는 단계;
상기 층간절연막을 선택적으로 식각하여 상기 제1불순물영역을 노출시키는 콘택홀을 형성하는 단계;
카르보란분자를 이용한 플러그 이온주입공정을 실시하여 노출된 상기 제1불순물영역에 제2불순물영역을 형성하는 단계; 및
상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
Forming a gate on the substrate;
Forming a first impurity region on both substrates of the gate;
Forming an interlayer insulating film covering the gate on the substrate;
Selectively etching the interlayer insulating layer to form a contact hole exposing the first impurity region;
Performing a plug ion implantation process using a carborane molecule to form a second impurity region in the exposed first impurity region; And
Forming a contact plug to fill the contact hole
Semiconductor device manufacturing method comprising a.
제1항에 있어서,
상기 제1불순물영역은 상기 제2불순물영역과 동일한 도전형을 갖도록 형성하는 반도체 장치 제조방법.
The method of claim 1,
And the first impurity region is formed to have the same conductivity type as the second impurity region.
제1항에 있어서,
상기 제2불순물영역은 상기 제1불순물영역보다 높은 불순물 도핑농도를 갖도록 형성하는 반도체 장치 제조방법.
The method of claim 1,
And the second impurity region is formed to have a higher impurity doping concentration than the first impurity region.
제1항에 있어서,
상기 제2불순물영역은 상기 제1불순물영역보다 얕은 깊이를 갖도록 형성하는 반도체 장치 제조방법.
The method of claim 1,
And the second impurity region is formed to have a depth smaller than that of the first impurity region.
제1항에 있어서,
상기 플러그 이온주입공정은 0.1KeV ~ 100KeV 범위의 이온주입에너지를 사용하여 실시하는 반도체 장치 제조방법.
The method of claim 1,
The plug ion implantation process is a semiconductor device manufacturing method using the ion implantation energy in the range of 0.1KeV ~ 100KeV.
제1항에 있어서,
상기 플러그 이온주입공정은 1×1011 ~ 1×1020 범위의 도즈량(atoms/cm2)을 사용하여 실시하는 반도체 장치 제조방법.
The method of claim 1,
The plug ion implantation process is performed using a dose amount (atoms / cm 2 ) in the range of 1 × 10 11 to 1 × 10 20 .
제1항에 있어서,
상기 콘택플러그를 형성하는 단계는,
상기 콘택홀을 포함한 구조물 표면을 따라 배리어막을 형성하는 단계;
상기 배리어막 상에 상기 콘택홀을 매립하도록 콘택플러그용 도전막을 형성하는 단계;
열처리를 실시하여 상기 배리어막과 상기 제2불순물영역 사이에 금속실리사이드막을 형성하는 단계; 및
상기 층간절연막이 노출될때까지 평탄화공정을 실시하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 1,
Forming the contact plug,
Forming a barrier film along a surface of the structure including the contact hole;
Forming a contact plug conductive film on the barrier film to fill the contact hole;
Performing a heat treatment to form a metal silicide film between the barrier film and the second impurity region; And
Performing a planarization process until the interlayer insulating film is exposed;
Semiconductor device manufacturing method comprising a.
제7항에 있어서,
상기 열처리를 통해 금속실리사이드막을 형성함과 동시에 상기 제2불순물영역을 활성화시키는 반도체 장치 제조방법.
The method of claim 7, wherein
And forming a metal silicide film through the heat treatment and activating the second impurity region.
제1항에 있어서,
상기 플러그 이온주입공정을 실시한 이후에,
활성화열처리를 실시하는 단계를 더 포함하는 반도체 장치 제조방법.
The method of claim 1,
After performing the plug ion implantation process,
A method of manufacturing a semiconductor device, further comprising the step of performing an activation heat treatment.
제9항에 있어서,
상기 활성화열처리는 급속어닐링, 스파이크 급속어닐링 및 레이저어닐링으로 이루어진 그룹으로부터 선택된 어느 한 방법을 사용하여 실시하는 반도체 장치 제조방법.
10. The method of claim 9,
And the activation heat treatment is carried out using any one method selected from the group consisting of rapid annealing, spike rapid annealing and laser annealing.
제9항에 있어서,
상기 활성화열처리는 500℃ ~ 1300℃ 범위의 온도에서 실시하는 반도체 장치 제조방법.
10. The method of claim 9,
The activation heat treatment is a semiconductor device manufacturing method performed at a temperature in the range of 500 ℃ to 1300 ℃.
제9항에 있어서,
상기 활성화열처리는 0.1초 내지 1000초 범위의 시간 동안 실시하는 반도체 장치 제조방법.
10. The method of claim 9,
The activation heat treatment is performed for a time in the range of 0.1 second to 1000 seconds.
제1항에 있어서,
상기 콘택홀을 형성한 이후에,
세정공정을 실시하는 단계를 더 포함하는 반도체 장치 제조방법. The method of claim 1,
After forming the contact hole,
A semiconductor device manufacturing method further comprising the step of performing a cleaning process.
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