KR20120007219A - Semiconductor device and method for forming the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a forming method thereof are provided to control the deterioration of a semiconductor device by preventing the increase of displacement density generated from a gate which is adjacent to a device isolation film with the reduction of a dielectric constant of the device isolation film. CONSTITUTION: An air gap(118) is included in a semiconductor substrate(100). An active area(104) is defined with the air gap. A recess gate(108) is formed in the air gap and the active area. A landing plug(114) of porosity is connected to the active area neighboring with the air gap. An inter-layer insulating film(110) fills an interval between the gates.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}Semiconductor device and method for forming the same

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 소자분리막을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for forming the same, and more particularly, to a semiconductor device including a device isolation film and a method for forming the same.

현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목 중의 하나로 대두되었다.As the development of semiconductor device manufacturing technology and its application field are expanding, research and development on the increase in the degree of integration of semiconductor devices has been rapidly developed. As the degree of integration of semiconductor devices increases, studies on the miniaturization of semiconductor devices based on microprocessing technology have been conducted. In the technology of miniaturization of semiconductor devices, in order to integrate devices, a technology of reducing a device isolation film that separates devices has emerged as one of the important items.

일반적으로 소자분리기술로 LOCOS(local oxidation of silicon) 소자 분리가 이용되어 왔다. LOCOS는 질화막을 마스크로 해서 실리콘 웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 큰 이점이 있다. In general, local oxidation of silicon (LOCOS) device isolation has been used as a device isolation technology. Since LOCOS thermally oxidizes the silicon wafer itself using a nitride film as a mask, the process is simple, and there is a great advantage that the element stress problem of the oxide film is small, and the oxide film produced is good.

그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다. 이러한 것을 극복하기 위해 LOCOS를 대체하는 소자 분리 기술로서 트렌치 소자 분리가 있다. However, when the LOCOS device isolation method is used, the area occupied by the device isolation region is not only limited in miniaturization but also causes bird's beak. To overcome this, trench isolation is a device isolation technology that replaces LOCOS.

트렌치 소자 분리 방법은 반응성 이온 에칭(RIE ; reactive ion etching)이나 플라즈마 에칭과 같은 건식 에칭 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 산화막을 채우는 방법으로 실리콘 웨이퍼에 트렌치를 만들어 절연물을 집어 넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한, 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다. 소자분리막을 형성하기 위한 트렌치를 매립하는 방법으로 HDP(High Density Plasma) 산화막을 이용하여 DED(Deposition-Dep-Deposition) 또는 DEDED(Deposition-Dep-Deposition-Dep-Deposition) 방법이 있다.The trench isolation method uses a dry etching technique such as reactive ion etching (RIE) or plasma etching to form narrow and deep trenches, and fills an insulator with a trench in the silicon wafer by filling an oxide film therein. The problem with Buzz Beek is eliminated. In addition, since the filled trench is flat, the area occupied by the device isolation region is small, which is advantageous for miniaturization. As a method of filling a trench for forming an isolation layer, there is a deposition-dep-deposition (DED) or deposition-dep-deposition-dep-deposition (DEDED) method using a high density plasma (HDP) oxide film.

한편, 전속밀도(Displacement density, 전기력선의 밀도)는 트렌치에 매립되어 있는 산화막의 유전상수와 관련되어 있는데, 유전상수가 커질수록 전속밀도가 증가하여 반도체 소자를 열화시킨다. 참고로 전속밀도는 전속을 단위면적으로 나누어 전속의 빽빽한 정도를 의미하며, 전속은 전자가 공간을 퍼져나가며 만드는 선(전기력선)의 합을 의미한다. On the other hand, the displacement density is related to the dielectric constant of the oxide film embedded in the trench, and as the dielectric constant increases, the flux density increases to deteriorate the semiconductor device. For reference, the flux density means the density of the flux divided by the unit area, and the flux is the sum of the lines (electric lines) made by electrons spreading through the space.

일반적으로 트렌치에 매립된 산화막은 3.9 내지 4.5의 유전상수 값을 갖는데, 이는 서로 이웃하는 게이트로부터 발생되는 전속밀도를 증가시켜 반도체 소자의 특성을 저하시키는 한계가 있다. In general, the oxide film embedded in the trench has a dielectric constant value of 3.9 to 4.5, which increases the flux density generated from neighboring gates, thereby limiting the characteristics of the semiconductor device.

본 발명은 소자분리막의 유전상수에 의해 게이트 사이의 전속밀도가 증가하여 반도체 소자를 열화시키는 문제를 해결하고자 한다.The present invention is intended to solve the problem of deteriorating a semiconductor device by increasing the flux density between gates due to the dielectric constant of the device isolation film.

본 발명의 반도체 소자는 반도체 기판 내 구비된 에어 갭(air gap)과, 상기 에어 갭에 의해 정의되는 활성영역과, 상기 에어 갭 및 활성영역에 형성된 게이트와, 상기 활성영역과 접속되고, 상기 활성영역에 이웃한 상기 에어 갭과 접속되는 다공성 랜딩플러그와, 상기 게이트 사이를 매립하는 층간절연막을 포함하는 것을 특징으로 한다.The semiconductor device of the present invention is connected to an air gap provided in a semiconductor substrate, an active region defined by the air gap, a gate formed in the air gap and the active region, and the active region. And a porous landing plug connected to the air gap adjacent to a region, and an interlayer insulating film filling the gap between the gates.

그리고, 상기 에어 갭은 상기 반도체 기판 내 구비된 소자분리용 트렌치에 채워진 공기인 것을 특징으로 한다.And, the air gap is characterized in that the air filled in the device isolation trench provided in the semiconductor substrate.

그리고, 상기 게이트는 리세스 게이트를 포함하는 것을 특징으로 한다.The gate may include a recess gate.

그리고, 상기 다공성 랜딩플러그는 나노 와이어 클러스터(nano wire cluster)와, 상기 클러스터 사이에 구비된 공극을 포함하는 것을 특징으로 한다.The porous landing plug may include a nano wire cluster and a gap provided between the clusters.

그리고, 상기 공극은 마이크로 공극 또는 나노 공극을 포함하는 것을 특징으로 한다.And, the pores are characterized in that they comprise micropores or nanopores.

본 발명의 반도체 소자의 형성 방법은 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와, 상기 반도체 기판 상에 게이트를 형성하는 단계와, 상기 활성영역 및 상기 활성영역과 상기 소자분리막의 경계부를 노출하는 랜딩플러그 홀을 포함하는 층간절연막을 형성하는 단계와, 상기 랜딩플러그 홀에 다공성 랜딩플러그를 형성하는 단계와, 상기 다공성 랜딩플러그에 습식액을 주입시켜 상기 소자분리막을 제거하여 에어 갭을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a semiconductor device according to the present invention includes forming an isolation layer defining an active region on a semiconductor substrate, forming a gate on the semiconductor substrate, and forming a boundary between the active region and the active region and the isolation layer. Forming an interlayer insulating layer including a landing plug hole exposing the insulating plug hole, forming a porous landing plug in the landing plug hole, and injecting a wet liquid into the porous landing plug to remove the device isolation layer to form an air gap. It characterized by comprising the step of forming.

그리고, 상기 소자분리막을 형성하는 단계는 상기 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계와, 상기 소자분리용 트렌치를 매립하는 SOD막을 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the device isolation film may include forming a device isolation trench by etching the semiconductor substrate, and forming an SOD layer filling the device isolation trench.

그리고, 상기 게이트를 형성하는 단계는 상기 반도체 기판을 식각하여 리세스를 형성하는 단계와, 상기 리세스를 포함하는 반도체 기판 상에 폴리실리콘층, 게이트 전극층, 하드마스크층을 형성하는 단계와, 상기 하드마스크층 상부에 게이트를 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 하드마스크층, 상기 게이트 전극층, 상기 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로 한다.The forming of the gate may include forming a recess by etching the semiconductor substrate, forming a polysilicon layer, a gate electrode layer, and a hard mask layer on the semiconductor substrate including the recess; And forming a photoresist pattern defining a gate on the hard mask layer, and etching the hard mask layer, the gate electrode layer, and the polysilicon layer using the photoresist pattern as a mask.

그리고, 상기 게이트를 형성하는 단계 이후, 상기 반도체 기판 상부 및 상기 게이트 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming an insulating layer on the semiconductor substrate and on the gate after the forming of the gate.

그리고, 상기 다공성 랜딩플러그를 형성하는 단계는 상기 랜딩플러그 홀 저부에 시드 레이어를 형성하는 단계와, 상기 시드 레이어를 성장시켜 나노 와이어 클러스터를 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the porous landing plug may include forming a seed layer at the bottom of the landing plug hole, and growing the seed layer to form a nanowire cluster.

그리고, 상기 에어 갭을 형성하는 단계는 상기 다공성 랜딩플러그 상에 HF 계열의 식각 용액을 주입하는 단계와, 상기 식각 용액은 상기 다공성 랜딩플러그에 구비된 공극을 통하여 하부로 이동하는 단계와, 상기 식각 용액에 의해 상기 소자분리막이 식각되어 제거되는 단계를 포함하는 것을 특징으로 한다.The forming of the air gap may include injecting an HF-based etching solution onto the porous landing plug, and moving the etching solution downward through the pores provided in the porous landing plug. The device isolation film is etched by a solution, characterized in that it comprises a step of removing.

본 발명은 소자분리막의 유전상수를 낮추어 소자분리막과 인접해있는 게이트로부터 발생되는 전속밀도의 증가를 방지하여 반도체 소자의 열화를 억제하는 장점이 있고, 활성영역을 확보함으로써 넷-다이(net die)를 증가시킬 수 있는 효과를 제공한다.The present invention has the advantage of reducing the deterioration of semiconductor devices by reducing the dielectric constant of the device isolation film to prevent an increase in the flux density generated from the gate adjacent to the device isolation film, and by securing an active region, a net die Provides an effect that can increase.

도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.1 is a cross-sectional view showing a semiconductor device according to the present invention.
2A to 2F are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

이하에서는 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1에 도시된 바와 같이, 본 발명의 반도체 소자는 반도체 기판(100) 내 구비된 에어 갭(118) 및 에어 갭(118;air gap)에 의해 정의되는 활성영역(104)과, 에어 갭(118) 및 활성영역(104)에 형성된 리세스 게이트(108)과, 활성영역(104)과 접속되며 활성영역(104)에 이웃한 에어 갭(118)과 접속되는 다공성 랜딩플러그(114)와, 리세스 게이트(108) 사이를 매립하는 층간절연막(110)을 포함한다.As illustrated in FIG. 1, the semiconductor device of the present invention includes an active region 104 and an air gap defined by an air gap 118 and an air gap 118 provided in the semiconductor substrate 100. 118 and a recess gate 108 formed in the active region 104, a porous landing plug 114 connected to the active region 104 and connected to an air gap 118 adjacent to the active region 104, The interlayer insulating layer 110 may be interposed between the recess gates 108.

여기서, 다공성 랜딩플러그(114)는 전기적인 특성이 우수한 나노 와이어(nano wire)가 클러스터(cluster)를 이루며 구비되고 클러스터 사이에 공극이 구비되어 물리적으로는 마이크로 공극(micro pore) 또는 나노 공극(nano pore)들이 다수 존재하는 형태의 도전층을 의미한다.Here, the porous landing plug 114 is provided with a nanowire (nano wire) having excellent electrical characteristics forming a cluster (cluster) and the pores are provided between the clusters physically micro-pore or nano-pore (nano) It refers to a conductive layer having a plurality of pores).

그리고, 에어 갭(118)은 소자분리용 트렌치(T)에 채워진 공기를 의미하며, 공기의 유전상수는 소자분리용 트렌치(T)에 일반적으로 매립되어 있는 SOD막의 유전상수보다 낮아 서로 인접해있는 게이트 사이에서 전속밀도가 증가하는 것을 효과적으로 방지한다. In addition, the air gap 118 means air filled in the device isolation trench T, and the dielectric constant of air is lower than the dielectric constant of the SOD film buried in the device isolation trench T and is adjacent to each other. This effectively prevents an increase in flux density between gates.

상술한 바와 같이 본 발명은 절연막 보다 낮은 유전상수를 갖는 공기가 소자분리용 트렌치에 채워져 있는 에어 갭을 형성하여 게이트 사이에서 전속밀도가 증가하는 것을 않도록 하여 반도체 소자가 열화되는 것을 방지한다.As described above, the present invention prevents the semiconductor device from deteriorating by forming an air gap in which air having a lower dielectric constant than the insulating film is filled in the trench for device isolation to increase the flux density between the gates.

상술한 구성을 갖는 본 발명의 반도체 소자의 형성 방법은 다음과 같다.The formation method of the semiconductor element of this invention which has the structure mentioned above is as follows.

도 2a에 도시된 바와 같이, 소자분리막(102)에 의해 활성영역(104)이 정의되어 있는 반도체 기판(100)에 리세스(106)를 형성한다. 여기서 리세스(106)는 리세스 게이트를 위해 형성하는 것이 바람직하다. 리세스 게이트는 본 발명의 실시예에 따른 것으로 이에 한정되지 않고 다른 게이트 구조, 예를들면 플래너 게이트가 적용될 수 있다.As shown in FIG. 2A, a recess 106 is formed in the semiconductor substrate 100 in which the active region 104 is defined by the device isolation layer 102. Here, the recess 106 is preferably formed for the recess gate. The recess gate is according to an exemplary embodiment of the present invention, and the present invention is not limited thereto, and another gate structure, for example, a planar gate may be applied.

참고로, 소자분리막(102)은 다음의 방법으로 형성되는 것이 바람직하다. For reference, the device isolation film 102 is preferably formed by the following method.

먼저 반도체 기판(100) 위에 패드산화막 및 패드질화막을 순차적으로 형성한다. 패드산화막은 패드질화막이 반도체 기판(100)에 스트레스를 가하는 것을 완화시킨다. 다음에, 패드질화막 위에 감광막을 패터닝 하여 패드질화막의 표면을 선택적으로 노출시키는 감광막 패턴을 형성한다. 여기서, 패드질화막이 노출된 영역은 소자분리영역(Isolation region)이고, 감광막 패턴에 의하여 패드질화막이 차단된 영역은 활성영역(Active region,104)이다.First, a pad oxide film and a pad nitride film are sequentially formed on the semiconductor substrate 100. The pad oxide film relieves the pad nitride film from stressing the semiconductor substrate 100. Next, a photoresist film is patterned on the pad nitride film to form a photoresist pattern for selectively exposing the surface of the pad nitride film. Here, the region where the pad nitride film is exposed is an isolation region, and the region where the pad nitride film is blocked by the photoresist pattern is an active region 104.

이어서, 감광막 패턴을 식각마스크로 한 식각공정으로 패드질화막 및 패드산화막의 노출부분을 순차적으로 식각하여 패드산화막 패턴 및 패드질화막 패턴으로 이루어지는 하드마스크막 패턴을 형성한다. 하드마스크막 패턴에 의해 소자분리영역의 반도체 기판(100) 표면은 노출된다. 하드마스크막 패턴을 형성한 후, 스트립(strip) 공정을 수행하여 감광막 패턴을 제거한다. 다음에, 하드마스크막 패턴을 식각마스크로 한 식각으로 반도체 기판(100)의 노출부분을 일정 깊이로 식각하여 소자분리용 트랜치(T)을 형성한다. 그 다음, 소자분리용 트렌치(T)가 매립되도록 SOD(Spin On Dielectirc)막을 형성하고, 반도체 기판(100) 표면이 노출되도록 평탄화 식각 공정을 수행하여 소자분리막(102)을 완성한다. Subsequently, an exposed portion of the pad nitride film and the pad oxide film is sequentially etched by an etching process using the photoresist pattern as an etching mask to form a hard mask film pattern including the pad oxide film pattern and the pad nitride film pattern. The surface of the semiconductor substrate 100 in the isolation region is exposed by the hard mask pattern. After the hard mask film pattern is formed, a strip process is performed to remove the photoresist pattern. Next, an exposed portion of the semiconductor substrate 100 is etched to a predetermined depth by etching using the hard mask layer pattern as an etching mask to form an isolation trench T. Next, a spin on dielectir (SOD) film is formed to fill the device isolation trench T, and a planar etching process is performed to expose the surface of the semiconductor substrate 100 to complete the device isolation film 102.

도 2b에 도시된 바와 같이, 리세스(106)가 매립되도록 반도체 기판(100) 상에 폴리실리콘층, 게이트 전극층 및 하드마스크층을 형성하고, 하드마스크층 상부에 게이트를 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 마스크로 하드마스크층, 게이트 전극층 및 폴리실리콘층을 순차적으로 식각하여 폴리실리콘패턴(108a), 게이트 전극 패턴(108b) 및 하드마스크 패턴(108c)이 적층된 게이트(108)를 형성한다. 도시되지는 않았지만, 게이트를 포함하는 전체 상부에 절연막을 형성하는 것이 바람직하다.As shown in FIG. 2B, a polysilicon layer, a gate electrode layer, and a hard mask layer are formed on the semiconductor substrate 100 so that the recess 106 is buried, and a photoresist pattern (not shown) is defined above the hard mask layer. After forming the gate), the hard mask layer, the gate electrode layer and the polysilicon layer are sequentially etched using a mask to form a gate in which the polysilicon pattern 108a, the gate electrode pattern 108b, and the hard mask pattern 108c are stacked. 108). Although not shown, it is preferable to form an insulating film over the whole including the gate.

도 2c에 도시된 바와 같이, 게이트(108) 사이가 매립되도록 반도체 기판(100) 상에 층간절연막(110)을 형성한다. 이어서, 도 2d에 도시된 바와 같이 층간절연막(110) 상부에 랜딩플러그를 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 마스크로 활성영역(104) 및 활성영역(104)과 소자분리막(102)의 경계부가 노츨되도록 층간절연막(110)을 식각하여 랜딩플러그 홀(112)을 형성한다. As illustrated in FIG. 2C, an interlayer insulating layer 110 is formed on the semiconductor substrate 100 so as to fill the gaps between the gates 108. Subsequently, as shown in FIG. 2D, a photoresist pattern (not shown) defining a landing plug is formed on the interlayer insulating layer 110, and then the active region 104, the active region 104, and the device isolation layer are formed using the mask. The interlayer insulating layer 110 is etched to expose the boundary portion of the 102 to form the landing plug hole 112.

도 2e에 도시된 바와 같이. 랜딩플러그 홀(112)이 매립되도록 도전층을 형성하고, 층간절연막(110)이 노출되도록 평탄화 식각 공정을 수행하여 다공성 랜딩플러그(114)를 형성한다. As shown in FIG. 2E. A conductive layer is formed to fill the landing plug hole 112, and a planar etching process is performed to expose the interlayer insulating layer 110 to form a porous landing plug 114.

여기서, 다공성 랜딩플러그(114)는 나노 와이어 타입(nano wire type)의 금속층 성장 방법을 이용하여 형성하는 것이 바람직하다. 보다 구체적으로, 다공성 랜딩플러그(114)는 원자층 증착방법(Atomic Layer Deposition)으로 시드 레이어(seed layer)를 형성한 후 금속층을 성장시켜 형성하는 것이 바람직하다. 이 과정에서 시드 레이어를 중심으로 나노 와이어가 클러스터(cluster) 형태가 형성되고 클러스터 사이에는 공극(pore)이 형성되어 다공성의 랜딩플러그(114)가 형성된다. 따라서, 다공성 랜딩플러그(114)는 전기적인 특성은 우수하면서 물리적으로는 마이크로 공극(micro pore) 또는 나노 공극(nano pore)들이 다수 존재하는 형태로 형성된다. Here, the porous landing plug 114 is preferably formed by using a nanowire type metal layer growth method. More specifically, the porous landing plug 114 is preferably formed by growing a metal layer after forming a seed layer by atomic layer deposition. In this process, nanowires are formed around a seed layer in the form of clusters, and pores are formed between the clusters, thereby forming a porous landing plug 114. Accordingly, the porous landing plug 114 is formed in a form in which a plurality of micro pores or nano pores are physically excellent while physically excellent.

도 2f에 도시된 바와 같이, 다공성 랜딩플러그(114)에 상부에 습식액(116)을 주입한다. 여기서, 습식액(116)은 HF 계열의 식각 용액인 것이 바람직하다. 습식액(116)은 다공성 랜딩플러그(114)에 존재하는 다수의 공극들을 통하여 모세관 현상으로 하부에 전달된다. 하부에 전달된 습식액은 SOD막으로 이루어진 소자분리막(102)으로 침투되어 소자분리막(102)을 식각하여 제거함으로써 에어 갭(air gap,118)을 형성한다. 여기서, 도시되지는 않았지만 랜딩플러그 영역을 제외한 반도체 기판 상부 및 게이트 상부에 형성되어 있는 절연막에 의해 습식액(116)은 층간절연막(110)으로 침투되지 않기 때문에 층간절연막(110)은 식각되지 않는다.As shown in FIG. 2F, the wet liquid 116 is injected into the porous landing plug 114. Here, the wet liquid 116 is preferably an HF-based etching solution. The wet liquid 116 is delivered to the lower portion through capillary action through a plurality of pores present in the porous landing plug 114. The wet liquid transferred to the lower portion penetrates into the device isolation layer 102 formed of the SOD film to form an air gap 118 by etching and removing the device isolation layer 102. Although not illustrated, the wet liquid 116 does not penetrate the interlayer insulating layer 110 by the insulating layers formed on the semiconductor substrate and the gate except the landing plug region, and thus the interlayer insulating layer 110 is not etched.

에어 갭(118)은 소자분리막(102)을 이루는 SOD막이 제거된 공간에 공기가 채워진 상태를 의미한다. 따라서, 소자분리용 트렌치(T)에는 SOD막이 매립되어 있지 않고 공기가 채워지는데, 공기는 SOD막에 비하여 낮은 유전상수를 가지고 있어 인접해있는 게이트 사이의 전속밀도가 증가하는 것을 방지한다. 또한, 에어 갭(118)은 본 발명의 실시예에 따른 리세스 게이트가 완성된 후 형성되므로, 습식액이 소자분리막으로 침투되면서 게이트 산화막이 식각되는 것을 용이하게 방지할 수 있다.The air gap 118 refers to a state in which air is filled in a space in which the SOD layer forming the device isolation layer 102 is removed. Accordingly, the element isolation trench T is filled with air without filling the SOD film, but the air has a lower dielectric constant than the SOD film, thereby preventing an increase in the flux density between adjacent gates. In addition, since the air gap 118 is formed after the recess gate according to the embodiment of the present invention is completed, it is possible to easily prevent the gate oxide layer from being etched while the wet liquid penetrates into the device isolation layer.

상술한 바와 같이, 본 발명은 다공성 랜딩플러그를 형성한 후, 다공성 랜딩플러그에 형성된 공극을 통하여 습식액이 통과하도록 하고, 이 습식액이 반도체 기판 내로 침투되도록 하여 습식액에 의해 소자분리막이 식각되도록 함으로써 소자분리용 트렌치에 공기가 채워지도록 하여 게이트 사이에서 전속밀도가 증가하는 것을 방지할 수 있다.As described above, in the present invention, after the porous landing plug is formed, the wet liquid passes through the pores formed in the porous landing plug, and the wet liquid penetrates into the semiconductor substrate so that the device isolation film is etched by the wet liquid. As a result, the filling trench may be filled with air to prevent an increase in the flux density between the gates.

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

Claims (11)

반도체 기판 내 구비된 에어 갭(air gap);
상기 에어 갭에 의해 정의되는 활성영역;
상기 에어 갭 및 활성영역에 형성된 게이트;
상기 활성영역과 접속되고, 상기 활성영역에 이웃한 상기 에어 갭과 접속되는 다공성 랜딩플러그; 및
상기 게이트 사이를 매립하는 층간절연막을 포함하는 것을 특징으로 하는 반도체 소자.An air gap provided in the semiconductor substrate;
An active region defined by the air gap;
A gate formed in the air gap and an active region;
A porous landing plug connected to the active region and connected to the air gap adjacent to the active region; And
And an interlayer insulating film filling the gaps between the gates. 청구항 1에 있어서,
상기 에어 갭은
상기 반도체 기판 내 구비된 소자분리용 트렌치에 채워진 공기인 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The air gap is
The semiconductor device, characterized in that the air filled in the device isolation trench provided in the semiconductor substrate. 청구항 1에 있어서,
상기 게이트는
리세스 게이트를 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The gate is
A semiconductor device comprising a recess gate. 청구항 1에 있어서,
상기 다공성 랜딩플러그는
나노 와이어 클러스터(nano wire cluster); 및
상기 클러스터 사이에 구비된 공극을 포함하는 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The porous landing plug
Nano wire clusters; And
A semiconductor device comprising a gap provided between the cluster. 청구항 4에 있어서,
상기 공극은
마이크로 공극 또는 나노 공극을 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 4,
The void is
A semiconductor device comprising micropores or nanopores. 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
상기 반도체 기판 상에 게이트를 형성하는 단계;
상기 활성영역 및 상기 활성영역과 상기 소자분리막의 경계부를 노출하는 랜딩플러그 홀을 포함하는 층간절연막을 형성하는 단계;
상기 랜딩플러그 홀에 다공성 랜딩플러그를 형성하는 단계; 및
상기 다공성 랜딩플러그에 습식액을 주입시켜 상기 소자분리막을 제거하여 에어 갭을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming an isolation layer defining an active region on the semiconductor substrate;
Forming a gate on the semiconductor substrate;
Forming an interlayer insulating film including the active region and a landing plug hole exposing a boundary between the active region and the device isolation layer;
Forming a porous landing plug in the landing plug hole; And
Forming a air gap by injecting a wet liquid into the porous landing plug to remove the device isolation layer. 청구항 6에 있어서,
상기 소자분리막을 형성하는 단계는
상기 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계; 및
상기 소자분리용 트렌치를 매립하는 SOD막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 6,
Forming the device isolation film
Etching the semiconductor substrate to form a trench for device isolation; And
And forming a SOD film filling the device isolation trench. 청구항 6에 있어서,
상기 게이트를 형성하는 단계는
상기 반도체 기판을 식각하여 리세스를 형성하는 단계;
상기 리세스를 포함하는 반도체 기판 상에 폴리실리콘층, 게이트 전극층, 하드마스크층을 형성하는 단계;
상기 하드마스크층 상부에 게이트를 정의하는 감광막 패턴을 형성하는 단계; 및
상기 감광막 패턴을 마스크로 상기 하드마스크층, 상기 게이트 전극층, 상기 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 6,
Forming the gate
Etching the semiconductor substrate to form a recess;
Forming a polysilicon layer, a gate electrode layer, and a hard mask layer on the semiconductor substrate including the recess;
Forming a photoresist pattern defining a gate on the hard mask layer; And
Etching the hard mask layer, the gate electrode layer, and the polysilicon layer using the photoresist pattern as a mask. 청구항 6에 있어서,
상기 게이트를 형성하는 단계 이후,
상기 반도체 기판 상부 및 상기 게이트 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 6,
After forming the gate,
And forming an insulating layer on the semiconductor substrate and on the gate. 청구항 6에 있어서,
상기 다공성 랜딩플러그를 형성하는 단계는
상기 랜딩플러그 홀 저부에 시드 레이어를 형성하는 단계; 및
상기 시드 레이어를 성장시켜 나노 와이어 클러스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 6,
Forming the porous landing plug
Forming a seed layer on the bottom of the landing plug hole; And
Growing the seed layer to form nanowire clusters. 청구항 6에 있어서,
상기 에어 갭을 형성하는 단계는
상기 다공성 랜딩플러그 상에 HF 계열의 식각 용액을 주입하는 단계;
상기 식각 용액은 상기 다공성 랜딩플러그에 구비된 공극을 통하여 하부로 이동하는 단계; 및
상기 식각 용액에 의해 상기 소자분리막이 식각되어 제거되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.The method of claim 6,
Forming the air gap
Injecting an HF-based etching solution onto the porous landing plug;
Moving the etching solution downward through the pores provided in the porous landing plug; And
And removing the device isolation layer by etching the etching solution.
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