KR20130128502A - Semiconductor device and manufacturing method of the same - Google Patents

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Abstract

The present invention discloses a semiconductor device and a manufacturing method thereof for preventing the refresh degradation of a semiconductor element by increasing the efficiency of hydrogen passivation. The semiconductor device of the present invention includes a lower part structure positioned at a cell region and a dummy cell region and including a gate, bit line and a storage node contact a capacitor connected to the storage node contact and a hydrogen passivation path formed by etching the capacitor of the dummy cell region; and prevents the refresh degradation of the semiconductor device by supplying more hydrogen into the semiconductor device in a passivation annealing process through sufficiently securing a hydrogen moving path by forming the hydrogen moving path for the hydrogen passivation at the dummy cell region. [Reference numerals] (AA) Cell region;(BB) Dummy cell region

Description

반도체 장치 및 그 제조 방법{Semiconductor device and manufacturing method of the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device and a manufacturing method thereof,

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치의 제조 공정 중에 발생할 수 있는 트랩을 보다 효과적으로 치유할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device and a method of manufacturing the same that can more effectively heal traps that may occur during the manufacturing process of the semiconductor device.

반도체 소자의 집적도가 높아지면서 디자인 룰(design rule) 또한 축소됨에 따라 반도체 소자를 구성하는 트랜지스터의 게이트의 크기 또한 점점 감소하고 있다.As the degree of integration of semiconductor devices increases, design rules decrease, so that the size of gates of transistors constituting semiconductor devices decreases.

이처럼 반도체 소자의 크기가 더욱 작아지면서 상대적으로 디램(Dynamic Random Access Memory) 소자의 데이터 보유 시간(Data retention time, tREF)을 확보하는 것이 중요한 이슈가 되고 있다. 데이터 보유 시간에 영향을 미치는 요소 가운데 누설 전류(leakage current)가 있다. 누설 전류는 동작 전류량을 감소시킴에 따라 데이터 보유 시간을 감소시키는 원인이 되고 있다. 이러한 누설 전류는 반도체 소자 상에 존재하는 트랩(trap)의 개수에 따라 증가하는 경향이 있다. 즉, 반도체 소자 상에 트랩의 수가 많을수록 누설 전류가 증가하여 데이터 보유 시간이 저하된다.As the size of semiconductor devices becomes smaller, securing a data retention time (tREF) of a dynamic random access memory (DRAM) device becomes an important issue. One of the factors affecting data retention time is leakage current. Leakage current causes the data retention time to decrease as the amount of operating current is reduced. This leakage current tends to increase with the number of traps present on the semiconductor device. In other words, as the number of traps on the semiconductor element increases, the leakage current increases and the data retention time decreases.

이러한 트랩은 반도체 소자를 형성하기 위해 열 공정 또는 플라즈마 공정과 같은 공정을 여러 단계 동안 반복하여 진행하는 과정에서 발생하고 있다. 예를 들어, 플라즈마 공정을 진행하는 과정에서 반도체 기판의 실리콘(Si)의 결합 구조가 손상되면서 실리콘 댕글링 본드(dangling bond)들이 발생하는 격자결함이 발생하고 있다. 이러한 실리콘 댕글링 본드들은 특히 셀 영역에서 게이트 절연막과 반도체 기판의 계면 사이 또는 상부 구조물과 하부 구조물을 연결하는 컨택플러그와 접촉하는 반도체 기판의 계면에서 다수 생성되고 있다. 이와 같이 생성된 실리콘 댕글링 본드들을 제거하지 않은 상태에서 반도체 소자의 동작이 진행되면 캐리어(carrier)들이 이 실리콘 댕글링 본드들에 걸리게 된다. 즉, 실리콘 댕글링 본드들은 캐리어의 동작을 방해하는 트랩(trap)으로 작용하게 된다. 이에 따라 실리콘 댕글링 본드들을 제거하는 것이 중요한 이슈가 되고 있다.Such traps are generated in the process of repeating a process such as a thermal process or a plasma process for several steps to form a semiconductor device. For example, lattice defects in which silicon dangling bonds are generated as the bonding structure of silicon (Si) of the semiconductor substrate is damaged during the plasma process are generated. Such silicon dangling bonds are generated in a large number at the interface between the gate insulating film and the semiconductor substrate in the cell region or at the interface of the semiconductor substrate contacting the contact plug connecting the upper structure and the lower structure. Carriers are caught by the silicon dangling bonds when the operation of the semiconductor device is performed without removing the silicon dangling bonds thus generated. In other words, the silicon dangling bonds act as a trap that hinders the operation of the carrier. Accordingly, eliminating silicon dangling bonds has become an important issue.

이러한 댕글링 본드를 제거하기 위한 방법으로 반도체 소자에 수소를 주입하는 수소 페시베이션을 위한 어닐링(Annealing) 공정이 수행되고 있다.In order to remove such dangling bonds, an annealing process for hydrogen passivation in which hydrogen is injected into a semiconductor device is performed.

즉, 수소(H2)는 아주 작고 가벼운 물질로서 확산속도가 빠르고 또한 불안해져 있는 실리콘 댕그링 본드(Dangling Bond)와 결합하여 안정된 실리콘 격자구조를 형성하기 때문에 누설 전류를 최소화하기 위하여 손상된 반도체 기판을 치유하는 방법으로 캐패시터의 상부 전극까지 형성 한 후 수소 어닐링 공정을 진행한다.In other words, hydrogen (H2) is a very small and light material, which combines with the silicon dangling bond, which has a fast diffusion rate and becomes unstable, to form a stable silicon lattice structure. After forming the upper electrode of the capacitor by the method, the hydrogen annealing process is performed.

그런데, 현재 반도체 소자에서는 절연막으로 산화막과 질화막이 사용되는데, 그 중에서도 질화막의 사용비중이 높아 이러한 질화막에 의해 수소의 이동이 저해되는 문제가 있다. 따라서, 수소 어닐링을 수행하더라도 셀 트랜지스터의 정션 및 산화막과 셀 캐패시터의 유전막에 생기는 댕글링 본드나 결함들이 제대로 치유되지 못하고 있는 실정이다. However, in the current semiconductor device, an oxide film and a nitride film are used as the insulating film, and among these, there is a problem that the transfer of hydrogen is inhibited by the nitride film due to the high use ratio of the nitride film. Therefore, even when hydrogen annealing is performed, dangling bonds or defects occurring in the junction and the oxide film of the cell transistor and the dielectric film of the cell capacitor are not properly healed.

본 발명은 수소 페시베이션을 위한 수소 이동 경로를 더미 셀 영역에 형성함으로써 소자에 영향을 주지 않으면서도 충분히 넓은 수소 이동 경로를 확보할 수 있도록 하고자 한다.The present invention is to form a hydrogen migration path for hydrogen passivation in the dummy cell region to ensure a sufficiently wide hydrogen migration path without affecting the device.

또한 본 발명은 플레이트 전극을 식각시 수소 이동 경로를 함께 식각함으로써 추가적인 공정 없이 수소 이동 경로를 형성할 수 있다.In addition, the present invention may form a hydrogen migration path without additional processing by etching the hydrogen migration path together when etching the plate electrode.

본 발명의 일 실시 예에 따른 반도체 장치는 셀 영역 및 더미 셀 영역에 위치하며 게이트, 비트라인 및 스토리지노드 콘택을 포함하는 하부 구조물, 상기 스토리지노드 콘택과 연결되는 캐패시터 및 상기 더미 셀 영역의 캐패시터가 식각되어 형성된 수소 페시베이션 경로를 포함한다.According to an embodiment of the present disclosure, a semiconductor device may include a lower structure including a gate, a bit line, and a storage node contact, a capacitor connected to the storage node contact, and a capacitor of the dummy cell region. An etched hydrogen passivation path.

바람직하게는, 상기 수소 페시베이션 경로는 상기 셀 영역을 둘러싸는 띠 형상으로 형성되거나 매트(MAT)의 각 변 마다 라인 타입으로 형성될 수 있다.Preferably, the hydrogen passivation path may be formed in a band shape surrounding the cell region or in a line type for each side of the mat.

본 발명의 다른 실시 예에 따른 반도체 장치는 셀 영역 및 더미 셀 영역을 포함하는 반도체 장치에 있어서, 상기 더미 셀 영역에 위치하는 수소 페시베이션 경로를 포함한다.In another embodiment, a semiconductor device includes a cell region and a dummy cell region, and includes a hydrogen passivation path positioned in the dummy cell region.

본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법은 셀 영역 및 더미 셀 영역에 게이트, 비트라인 및 스토리지노드 콘택을 포함하는 하부 구조물을 형성하는 단계, 상기 셀 영역 및 상기 더미 셀 영역에 상기 스토리지노드 콘택과 연결되는 캐패시터를 형성하면서, 상기 더미 셀 영역의 캐패시터를 식각하여 수소 페시베이션 경로 영역을 정의하는 트렌치를 형성하는 단계 및 상기 트렌치에 절연막을 매립한 후 어닐 공정을 수행하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present disclosure may include forming a lower structure including a gate, a bit line, and a storage node contact in a cell region and a dummy cell region, and storing the storage in the cell region and the dummy cell region. Forming a capacitor connected to the node contact, etching the capacitor of the dummy cell region to form a trench defining a hydrogen passivation path region, and performing an annealing process after embedding an insulating film in the trench. .

바람직하게는, 상기 트렌치를 형성하는 단계는 상기 스토리지노드 콘택과 연결되는 스토리지노드 전극을 형성하는 단계, 상기 스토리지노드 전극 상에 유전체막을 형성하고 상기 스토리지노드 전극 및 유전체막이 매립되도록 플레이트 전극 물질을 형성하는 단계, 플레이트 마스크를 이용하여 상기 플레이트 전극 물질을 매트(MAT) 단위로 식각하여 플레이트 전극을 형성하면서 상기 매트 에지 부분의 상기 플레이트 전극 물질, 상기 유전체막 및 상기 스토리지노드 전극을 함께 식각하는 단계를 포함할 수 있다.The forming of the trench may include forming a storage node electrode connected to the storage node contact, forming a dielectric layer on the storage node electrode, and forming a plate electrode material to fill the storage node electrode and the dielectric layer. And etching the plate electrode material, the dielectric layer, and the storage node electrode together at the edge portion of the mat by forming the plate electrode by etching the plate electrode material by a mat using a plate mask. It may include.

바람직하게는, 상기 플레이트 마스크는 플레이트 전극 영역 및 상기 수소 페시베이션 경로 영역을 정의하는 패턴이 형성된다.Preferably, the plate mask is formed with a pattern defining a plate electrode region and the hydrogen passivation path region.

바람직하게는, 상기 트렌치는 상기 셀 영역을 둘러싸는 띠 형상으로 식각되거나 매트(MAT)의 각 변 마다 라인 타입으로 식각될 수 있다.Preferably, the trench may be etched in a band shape surrounding the cell region or may be etched in a line type at each side of the mat MAT.

바람직하게는, 상기 절연막은 HDP 산화막, LP-TEOS 및 PE-TEOS 산화막 계열 중 적어도 어느 하나를 포함할 수 있다.Preferably, the insulating film may include at least one of an HDP oxide film, an LP-TEOS, and a PE-TEOS oxide film series.

본 발명은 더미 셀 영역에 수소 페시베이션을 위한 수소 이동 경로를 형성함으로써 소자에 영향을 주지 않으면서도 충분히 넓은 수소 이동 경로를 확보할 수 있어 페시베이션 어닐링 공정시 보다 많은 수소를 반도체 장치내로 공급하여 실리콘 댕글링 본드를 보다 효과적으로 제거함으로써 데이터 보유 시간을 향상시킬 수 있다. According to the present invention, by forming a hydrogen migration path for hydrogen passivation in the dummy cell region, a sufficiently wide hydrogen migration path can be secured without affecting the device, thereby supplying more hydrogen into the semiconductor device during the passivation annealing process. By eliminating dangling bonds more effectively, data retention time can be improved.

또한, 본 발명은 수소 이동 경로를 플레이트 전극을 형성시 함께 형성함으로써 별도의 수소 이동 경로 형성을 위한 공정을 필요로 하지 않아 공정을 단순화할 수 있다.In addition, the present invention can simplify the process by forming a hydrogen migration path at the time of forming the plate electrode and does not require a process for forming a separate hydrogen migration path.

도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 단면 구조를 나타내는 도면.
도 2는 플레이트 전극 영역 및 수소 페시베이션 경로 영역을 정의하는 플레이트 마스크의 모습을 보여주는 도면.
도 3 내지 도 5는 도 1의 구조를 형성하기 위한 공정 순서를 나타내는 공정 단면도.
도 6은 수소 페시베이션 경로 영역의 폭을 달리한 실시 예를 나타내는 도면.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
2 shows the appearance of a plate mask defining a plate electrode region and a hydrogen passivation path region.
3 to 5 are process cross-sectional views showing the process sequence for forming the structure of FIG. 1.
6 is a view showing an embodiment in which the width of the hydrogen passivation path region is different.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 반도체 장치의 단면 구조를 나타내는 도면이며, 도 2는 플레이트 전극 영역 및 수소 페시베이션 경로 영역을 정의하는 플레이트 마스크의 모습을 보여주는 도면이다.FIG. 1 is a diagram illustrating a cross-sectional structure of a semiconductor device according to an embodiment of the present disclosure, and FIG. 2 is a diagram illustrating a plate mask defining a plate electrode region and a hydrogen passivation path region.

도 1의 반도체 장치는 셀 영역 및 더미 셀 영역을 포함한다. 셀 영역 및 더미 셀 영역에는 활성영역(12)을 정의하는 소자분리막(12)이 형성되며, 활성영역(12) 내에는 게이트(16)가 매립되어 있다.The semiconductor device of FIG. 1 includes a cell region and a dummy cell region. An isolation layer 12 defining an active region 12 is formed in the cell region and the dummy cell region, and a gate 16 is buried in the active region 12.

매립 게이트(16)의 일측에는 활성영역(12)과 비트라인(20)을 연결하는 비트라인 콘택(18)이 형성되고, 매립 게이트(16)의 타측에는 활성영역(12)과 스토리지노드 전극(24)을 연결하는 스토리지노드 콘택(22)이 형성된다.A bit line contact 18 connecting the active region 12 and the bit line 20 is formed at one side of the buried gate 16, and the active region 12 and the storage node electrode at the other side of the buried gate 16. A storage node contact 22 connecting 24 is formed.

스토리지노드 전극(22)의 내측면과 외측면 상에는 유전체막(미도시)이 형성되며, 스토리지노드 전극(22)과 유전체막이 매립되도록 플레이트 전극(26)이 형성됨으로써 캐패시터가 형성된다. 스토리지노드 전극(24) 사이에는 스토리지노드 전극(24)의 쓰러짐을 방지하기 위한 NFC(Nitride Floating Capacitor)(28)가 형성된다.A dielectric film (not shown) is formed on inner and outer surfaces of the storage node electrode 22, and a plate electrode 26 is formed to fill the storage node electrode 22 and the dielectric film, thereby forming a capacitor. An NFC (Nitride Floating Capacitor) 28 is formed between the storage node electrodes 24 to prevent the storage node electrode 24 from falling over.

특히, 본 발명에서는 매트(MAT)의 에지 부분에 있는 더미 셀 영역에 반도체 장치내로의 수소 유입을 위한 수소 페시베이션 경로(30)가 형성된다. 즉, 플레이트 전극(26)을 형성시 더미 셀 영역의 캐패시터(스토리지노드 전극, 유전체 및 플레이트 전극 물질)를 식각하여 띠 형상으로 셀 영역을 둘러싸는 트렌치(미도시)를 형성하고, 트렌치가 매립되도록 산화막(32)을 매립하여 어닐(anneal) 공정을 수행함으로써 수소 페시베이션 경로(30)를 통해 다량의 수소(H)가 캐패시터 및 캐패시터 하부의 콘택이나 반도체 기판으로 쉽게 유입될 수 있도록 한다. 이때, 산화막(32)은 격자구조가 안정적이며 수소 이온을 많이 포함하고 있는 HDP 산화막, LP-TEOS 및 PE-TEOS 산화막 계열 중 적어도 어느 하나를 포함한다.In particular, in the present invention, a hydrogen passivation path 30 for introducing hydrogen into the semiconductor device is formed in the dummy cell region at the edge of the mat MAT. That is, when the plate electrode 26 is formed, the capacitor (storage node electrode, dielectric, and plate electrode material) of the dummy cell region is etched to form a trench (not shown) surrounding the cell region in a band shape, and the trench is buried. By burying the oxide film 32 and performing an annealing process, a large amount of hydrogen (H) can be easily introduced into the capacitor and the contact below the capacitor or the semiconductor substrate through the hydrogen passivation path 30. At this time, the oxide film 32 includes at least one of the HDP oxide film, LP-TEOS and PE-TEOS oxide film series having a stable lattice structure and containing a lot of hydrogen ions.

도 2는 플레이트 전극 영역 및 수소 페시베이션 경로 영역을 정의하는 플레이트 마스크의 모습을 보여주는 도면이다.2 is a view showing a state of a plate mask defining a plate electrode region and a hydrogen passivation path region.

도 2와 같이, 수소 페시베이션 경로 영역(30)은 매트(MAT) 에지 부분의 더미 셀 영역에 셀 영역을 둘러싸는 띠 형상으로 정의될 수 있다. 이때, 수소 페시베이션 경로 영역(30)은 적어도 하나의 캐패시터보다 넓은 폭을 갖는 띠 형상으로 형성될 수 있다. 또한, 이러한 수소 페시베이션 경로 영역(30)은 플레이트 영역을 정의하는 플레이트 마스크에 함께 형성됨으로써 별도의 공정 없이 플레이트 전극을 형성시 함께 형성될 수 있다.As illustrated in FIG. 2, the hydrogen passivation path region 30 may be defined as a band shape surrounding the cell region in the dummy cell region of the MAT edge portion. At this time, the hydrogen passivation path region 30 may be formed in a band shape having a wider width than at least one capacitor. In addition, the hydrogen passivation path region 30 may be formed together in the plate mask defining the plate region so that the hydrogen passivation path region 30 may be formed together when the plate electrode is formed without a separate process.

도 2에서는 수소 페시베이션 경로 영역이 띠 형상으로 형성된 경우를 도시하고 있으나, 띠 형상처럼 연결되지 않고 매트의 각 변 마다 라인 타입으로 형성될 수도 있다.2 illustrates a case where the hydrogen passivation path region is formed in a band shape, but may be formed in a line type for each side of the mat without being connected like a band shape.

이처럼, 본 발명에서는 실제로 사용되지 않는 더미 셀 영역에 수소 페시베이션 경로를 형성함으로써 소자에 영향을 주지 않으면서 넓은 수소 페시베이션 경로를 확보할 수 있다.Thus, by forming the hydrogen passivation path in the dummy cell region which is not actually used in the present invention, it is possible to secure a wide hydrogen passivation path without affecting the device.

도 3 내지 도 5는 도 1의 구조를 형성하기 위한 공정 순서를 나타내는 공정 단면도들이다.3 to 5 are process cross-sectional views illustrating a process sequence for forming the structure of FIG. 1.

도 3을 참조하면, 반도체 기판(100)은 셀 영역(A) 및 더미 셀 영역(B)을 포함한다. STI(Shallow Trench Isolation) 공정을 이용하여 소자분리영역의 반도체 기판(100)을 일정 깊이 식각하여 트렌치(미도시)를 형성한 후 트렌치가 매립되도록 절연막(SOD:Spin On Dielectric)을 형성함으로써 활성영역(102)을 정의하는 소자분리막(104)을 형성한다.Referring to FIG. 3, the semiconductor substrate 100 includes a cell region A and a dummy cell region B. FIG. A trench (not shown) is formed by etching the semiconductor substrate 100 in the device isolation region by using a shallow trench isolation (STI) process to form a trench (not shown), and then forming an insulating layer (SOD: Spin On Dielectric) to fill the trench. An isolation layer 104 is formed to define 102.

다음에, 게이트 영역의 활성영역(102)과 소자분리막(104)을 식각하여 리세스(미도시)를 형성한 후 리세스 하부에 게이트(106)를 형성한다. 이어서, 리세스가 매립되도록 게이트(106) 상부에 절연막(108)을 형성한다. 절연막(108)은 셀 영역(A) 및 더미 셀 영역(B)의 활성영역(102)과 소자분리막(104) 상부에도 형성된다.Next, the active region 102 and the device isolation layer 104 in the gate region are etched to form a recess (not shown), and then a gate 106 is formed under the recess. Subsequently, an insulating film 108 is formed on the gate 106 to fill the recess. The insulating layer 108 is also formed on the active region 102 and the device isolation layer 104 in the cell region A and the dummy cell region B.

다음에, 매립 게이트(106) 사이의 활성영역(102)이 노출되도록 절연막(108)을 식각하여 비트라인 콘택홀(미도시)을 형성한 후 비트라인 콘택홀이 매립되도록 도전 물질(예컨대, 폴리실리콘)을 형성하여 비트라인 콘택(110)을 형성한다. 이어서, 비트라인 콘택(110) 상부에 비트라인용 도전물질을 형성한 후 이를 패터닝하여 비트라인(112)을 형성한다. 이때, 비트라인(112)은 셀 영역(A) 및 더미 셀 영역(B) 상에 배리어금속막(미도시) 및 비트라인 금속막(미도시)을 다층 증착한 후 이를 패터닝하여 형성할 수 있다. Next, the insulating layer 108 is etched to expose the active region 102 between the buried gates 106 to form a bit line contact hole (not shown), and then a conductive material (eg, poly Silicon) to form the bit line contacts 110. Subsequently, a bit line conductive material is formed on the bit line contact 110 and then patterned to form the bit line 112. In this case, the bit line 112 may be formed by depositing a multilayer of a barrier metal film (not shown) and a bit line metal film (not shown) on the cell region A and the dummy cell region B, and then patterning them. .

다음에, 비트라인(112) 상부에 층간 절연막(114)을 형성한다. 이어서 활성영역(102)이 노출되도록 스토리지노드 콘택 영역의 층간 절연막(114) 및 절연막(108)을 식각하여 스토리지노드 콘택홀(미도시)을 형성한 후 스토리지노드 콘택홀이 매립되도록 도전물질을 형성하여 스토리지노드 콘택(116)을 형성한다.Next, an interlayer insulating film 114 is formed over the bit line 112. Subsequently, the interlayer insulating layer 114 and the insulating layer 108 of the storage node contact region are etched to expose the active region 102 to form a storage node contact hole (not shown), and then a conductive material is formed to fill the storage node contact hole. To form a storage node contact 116.

다음에 도 4를 참조하면, 도 3과 같이 셀 영역(A) 및 더미 셀 영역(B)에 매립 게이트(106), 비트라인(112) 및 스토리지노드 콘택(116)을 포함하는 하부 구조물이 형성되면, 그 하부 구조물 상부에 식각 정지막(118)을 형성하고 식각 정지막(118) 상부에 제 1 몰드막(미도시)을 형성한다.4, a lower structure including a buried gate 106, a bit line 112, and a storage node contact 116 is formed in the cell region A and the dummy cell region B as shown in FIG. 3. If so, an etch stop layer 118 is formed on the lower structure, and a first mold layer (not shown) is formed on the etch stop layer 118.

다음에, 제 1 몰드막 상부에 질화막(미도시)을 형성한 후 질화막 상부에 제 2 몰드막(미도시)을 형성한다. 이어서, 스토리지노드 콘택(116)이 노출되도록 스토리지노드 영역의 몰드막, 질화막 및 시각 정지막(118)을 식각하여 트렌치(미도시)를 형성한다.Next, a nitride film (not shown) is formed on the first mold film, and a second mold film (not shown) is formed on the nitride film. Subsequently, a trench (not shown) is formed by etching the mold layer, the nitride layer, and the visual stop layer 118 of the storage node region so that the storage node contact 116 is exposed.

다음에, 트렌치의 프로파일을 따라 전면에 도전막을 증착한 후 스토리지노드 분리 공정을 진행하여 실린더 형태를 갖는 스토리지노드 전극(120)을 형성한다. 이어서, NFC 마스크(미도시)를 이용하여 제 2 몰드막과 질화막을 식각한다. 이로써 이웃하는 스토리지노드 전극(120)들을 고정시키는 질화막 지지대인 NFC(122)가 형성된다.Next, a conductive film is deposited on the entire surface of the trench and then the storage node separation process is performed to form the storage node electrode 120 having a cylindrical shape. Subsequently, the second mold film and the nitride film are etched using an NFC mask (not shown). As a result, NFC 122, which is a nitride film support for fixing the neighboring storage node electrodes 120, is formed.

다음에, 습식딥아웃 공정을 통해 제 1 몰드막을 모두 제거함으로써 한다. 이때, 남아있던 제 2 몰드막도 동시에 제거된다.Next, all of the first mold film is removed through a wet deep out process. At this time, the remaining second mold film is also removed at the same time.

다음에, 스토리지노드 전극(120)의 내측면과 외측면에 유전체막(미도시)을 형성하고 스토리지노드 전극(120) 및 유전체막이 매립되도록 플레이트 전극 물질을 형성한다.Next, a dielectric film (not shown) is formed on inner and outer surfaces of the storage node electrode 120, and a plate electrode material is formed so that the storage node electrode 120 and the dielectric film are embedded.

다음에 도 5를 참조하면, 도 2와 같은 플레이트 마스크를 이용한 사진식각 공정을 통해 플레이트 전극 물질 상부에 플레이트 전극 영역 및 수소 페시베이션 경로 영역을 정의하는 마스크 패턴을 형성한다. 이어서, 마스크 패턴을 식각 마스크로 플레이트 전극 물질을 식각하여 매트 영역에 플레이트 전극(124)을 형성하고 동시에 매트의 에지 부분에 있는 더미 셀 영역에서는 플레이트 전극 물질 뿐만 아니라 유전체막 및 스토리지노드 전극(120)을 식각하여 수소 페시베이션 경로 영역을 정의하는 띠 형상의 트렌치(126)를 형성한다. 즉, 수소 페시베이션 경로 영역을 식각하기 위한 공정을 별도로 수행하지 않고 플레이트 전극을 형성시 수소 페시베이션 경로 영역(126)을 함께 형성한다.Next, referring to FIG. 5, a mask pattern defining a plate electrode region and a hydrogen passivation path region is formed on the plate electrode material through a photolithography process using a plate mask as shown in FIG. 2. Subsequently, the plate electrode material is etched using the mask pattern as an etch mask to form the plate electrode 124 in the mat area, and at the same time, the dielectric film and the storage node electrode 120 as well as the plate electrode material in the dummy cell area at the edge portion of the mat. Is etched to form a banded trench 126 that defines a hydrogen passivation path region. That is, the hydrogen passivation path region 126 is formed together when the plate electrode is formed without separately performing a process for etching the hydrogen passivation path region.

이때, 트렌치(126)의 폭은 더미 셀 영역의 범위 내에서 조정이 가능 하다. 예컨대, 도 5에서는 더미 셀 영역(B)에서 이웃하는 2개의 스토리지노드 전극(120)이 식각되는 정도의 폭을 갖도록 트렌치(126)가 형성되는 경우를 나타내고 있으나, 도 6에서와 같이 하나의 스토리지노드 전극(120)에 해당하는 정도의 폭을 갖도록 트렌치가 형성될 수도 있다. At this time, the width of the trench 126 can be adjusted within the range of the dummy cell area. For example, in FIG. 5, the trench 126 is formed to have a width enough to etch two neighboring storage node electrodes 120 in the dummy cell region B. However, as shown in FIG. The trench may be formed to have a width corresponding to the node electrode 120.

다음에, 트렌치(126)가 매립되도록 산화막(128)을 형성한 후 수소 페시베이션을 위한 어닐 공정을 수행한다. 이때, 산화막(128)은 격자구조가 안정적이며 수소 이온을 많이 포함하고 있는 HDP 산화막, LP-TEOS 및 PE-TEOS 산화막 계열 중 적어도 어느 하나를 포함할 수 있다.Next, after the oxide film 128 is formed to fill the trench 126, an annealing process for hydrogen passivation is performed. In this case, the oxide film 128 may include at least one of an HDP oxide film, LP-TEOS, and PE-TEOS oxide film series having a stable lattice structure and containing a large amount of hydrogen ions.

이처럼 본 발명은 수소 페시베이션을 위한 수소의 이동 경로를 더미 셀 영역에 형성함으로써 소자에 영향을 주지 않으면서 수소 이동 경로를 충분히 확보할 수 있게 된다. 따라서 반도체 장치 내에 종래에 비해 상대적으로 많은 수소(H)를 공급할 수 있어 보다 효과적으로 실리콘 댕글링 본드를 제거할 수 있다.As described above, the present invention forms a moving path of hydrogen for hydrogen passivation in the dummy cell region, thereby sufficiently securing the hydrogen moving path without affecting the device. Therefore, since hydrogen (H) can be supplied in the semiconductor device relatively more conventionally, the silicon dangling bond can be more effectively removed.

상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It should be regarded as belonging to the claims.

12, 102 : 활성영역 14, 104 : 소자분리막
16, 106 : 매립 게이트 18, 110 : 비트라인 콘택
20, 112 : 비트라인 22, 116 : 스토리지노드 콘택
24, 120 : 스토리지노드 전극 26, 124 : 플레이트 전극
28, 122 : NFC 30 : 수소 페시베이션 경로
32 : 산화막 108, 114 : 절연막
118 : 식각 정지막 126 : 트렌치12, 102: active region 14, 104: device isolation film
16, 106: buried gate 18, 110: bit line contact
20, 112: Bitline 22, 116: Storage node contact
24, 120: storage node electrode 26, 124: plate electrode
28, 122: NFC 30: hydrogen passivation path
32: oxide film 108, 114: insulating film
118: etch stop 126: trench

Claims (10)

셀 영역 및 더미 셀 영역에 위치하며 게이트, 비트라인 및 스토리지노드 콘택을 포함하는 하부 구조물;
상기 스토리지노드 콘택과 연결되는 캐패시터; 및
상기 더미 셀 영역의 캐패시터가 식각되어 형성된 수소 페시베이션 경로를 포함하는 반도체 소자.A lower structure positioned in the cell region and the dummy cell region and including a gate, a bit line, and a storage node contact;
A capacitor connected to the storage node contact; And
And a hydrogen passivation path formed by etching the capacitor of the dummy cell region. 제 1항에 있어서, 상기 수소 페시베이션 경로는
상기 셀 영역을 둘러싸는 띠 형상으로 형성되는 것을 특징으로 하는 반도체 장치.The method of claim 1, wherein the hydrogen passivation path is
And a band shape surrounding the cell region. 제 1항에 있어서, 상기 수소 페시베이션 경로는
매트(MAT)의 각 변 마다 라인 타입으로 형성되는 것을 특징으로 하는 반도체 장치.The method of claim 1, wherein the hydrogen passivation path is
A semiconductor device characterized by being formed in a line type at each side of the mat. 셀 영역 및 더미 셀 영역을 포함하는 반도체 장치에 있어서,
상기 더미 셀 영역에 위치하는 수소 페시베이션 경로를 포함하는 반도체 장치.In a semiconductor device comprising a cell region and a dummy cell region,
And a hydrogen passivation path positioned in the dummy cell region. 셀 영역 및 더미 셀 영역에 게이트, 비트라인 및 스토리지노드 콘택을 포함하는 하부 구조물을 형성하는 단계;
상기 셀 영역 및 상기 더미 셀 영역에 상기 스토리지노드 콘택과 연결되는 캐패시터를 형성하면서, 상기 더미 셀 영역의 캐패시터를 식각하여 수소 페시베이션 경로 영역을 정의하는 트렌치를 형성하는 단계; 및
상기 트렌치에 절연막을 매립한 후 어닐 공정을 수행하는 단계를 포함하는 반도체 장치의 제조 방법. Forming a lower structure including a gate, a bit line, and a storage node contact in the cell region and the dummy cell region;
Forming a trench defining the hydrogen passivation path region by etching the capacitor of the dummy cell region while forming a capacitor connected to the storage node contact in the cell region and the dummy cell region; And
And embedding an insulating film in the trench and performing an annealing process. 제 5항에 있어서, 상기 트렌치를 형성하는 단계
상기 스토리지노드 콘택과 연결되는 스토리지노드 전극을 형성하는 단계;
상기 스토리지노드 전극 상에 유전체막을 형성하고 상기 스토리지노드 전극 및 유전체막이 매립되도록 플레이트 전극 물질을 형성하는 단계;
플레이트 마스크를 이용하여 상기 플레이트 전극 물질을 매트(MAT) 단위로 식각하여 플레이트 전극을 형성하면서 상기 매트 에지 부분의 상기 플레이트 전극 물질, 상기 유전체막 및 상기 스토리지노드 전극을 함께 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.6. The method of claim 5, wherein forming the trench
Forming a storage node electrode connected to the storage node contact;
Forming a dielectric film on the storage node electrode and forming a plate electrode material to embed the storage node electrode and the dielectric film;
Etching the plate electrode material, the dielectric layer, and the storage node electrode together at the edge portion of the mat by forming a plate electrode by etching the plate electrode material by a mat using a plate mask. The manufacturing method of the semiconductor device characterized by the above-mentioned. 제 6항에 있어서, 상기 플레이트 마스크는
플레이트 전극 영역 및 상기 수소 페시베이션 경로 영역을 정의하는 패턴이 형성된 것을 특징으로 하는 반도체 장치의 제조 방법. The method of claim 6, wherein the plate mask
The pattern which defines a plate electrode area | region and the said hydrogen passivation path area | region was formed. The manufacturing method of the semiconductor device characterized by the above-mentioned. 제 5항에 있어서, 상기 트렌치는
상기 셀 영역을 둘러싸는 띠 형상으로 식각되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 5, wherein the trench
And etching in a band shape surrounding the cell region. 제 5항에 있어서, 상기 트렌치는
매트(MAT)의 각 변 마다 라인 타입으로 식각되는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 5, wherein the trench
A method of manufacturing a semiconductor device, characterized in that each side of the mat (MAT) is etched in a line type. 제 5항에 있어서, 상기 절연막은
HDP 산화막, LP-TEOS 및 PE-TEOS 산화막 계열 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 5, wherein the insulating film
A method of manufacturing a semiconductor device, comprising at least one of an HDP oxide film, an LP-TEOS, and a PE-TEOS oxide film series.
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