KR20110130153A - Semiconductor device and method for manufacturing the same - Google Patents

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KR20110130153A KR1020100049652A KR20100049652A KR20110130153A KR 20110130153 A KR20110130153 A KR 20110130153A KR 1020100049652 A KR1020100049652 A KR 1020100049652A KR 20100049652 A KR20100049652 A KR 20100049652A KR 20110130153 A KR20110130153 A KR 20110130153A
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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the property of the semiconductor device by increasing the contact area between an active region and a landing plug contact. CONSTITUTION: In a semiconductor device and a manufacturing method thereof, a mask pattern for opening an element isolation region is formed in a semiconductor substrate(100). The semiconductor substrate is etched by using a mask pattern to form an element isolation trench for defining an active region. An element isolation film(120) is formed by etching the semiconductor substrate until the mask pattern is exposed. A polysilicon layer is formed in the semiconductor substrate including the active area. CMP process is performed until the element isolation film is exposed to form a landing plug contact(155).

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 자기정렬적인 랜딩플러그 콘택(Self Alinged Landing Plug Contact)을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a self-aligned landing plug contact and a method for manufacturing the same.

최근 DRAM 셀은 그 크기가 점점 감소하고 있다. 셀의 크기가 감소함에 따라 셀 동작 시 저항 값을 개선하는 것이 가장 큰 문제이다. 저항 값은 트랜지스터 채널(Channel)의 저항과 트랜지스터에 접속된 콘택(Contact)들의 저항으로 구성되는데, 콘택에 관련된 저항이 대부분을 차지하고 있다. Recently, the size of DRAM cells is gradually decreasing. As the size of the cell decreases, improving the resistance value during cell operation is a major problem. The resistance value is composed of a resistance of a transistor channel and a resistance of contacts connected to the transistor, and a resistance related to the contact is mostly occupied.

현재 사용되고 있는 자기정렬적 랜딩 플러그 콘택(Self Aligned Landing Plug Contact)은 기존의 랜딩플러그 콘택홀을 뚫어서 쓰는 방식을 탈피하여 활성 영역 면적 전체를 랜딩플러그 콘택으로 사용하는 기술이다. 그러나, 활성영역의 크기가 줄어들고 있는 현실에서 자기정렬적 랜딩플러그 콘택의 저항 특성을 확보하는 것은 매우 어렵다.Self Aligned Landing Plug Contact, which is currently used, is a technology that uses the entire active area as a landing plug contact, avoiding the conventional landing plug contact hole. However, in the reality that the size of the active region is decreasing, it is very difficult to secure the resistance characteristics of the self-aligned landing plug contact.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다. 먼저, 도 1a를 참조하면 반도체 기판(10) 상부에 소자분리영역을 오픈시키는 마스크 패턴(15)을 형성한다. 마스크 패턴(15)은 질화막 또는 폴리실리콘층으로 형성한다. 마스크 패턴(15)을 마스크로 반도체 기판(10)을 식각하여 소자분리용 트렌치(20)를 형성한다. 도 1b를 참조하면, 소자분리용 트렌치(20)를 포함하는 반도체 기판(10) 상부에 산화막을 형성한다. 이후 마스크 패턴(15)이 노출될때까지 CMP 공정을 진행하여 소자분리막(25)을 형성한다. 도 1c를 참조하면, 마스크 패턴(15)을 제거하여 활성영역(17)을 노출시킨다. 그 다음, 마스크 패턴(15)이 제거된 자리에 폴리실리콘층을 매립하여 활성영역(17)과 접촉하는 랜딩플러그 콘택(30)을 형성한다.1A to 1C are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the prior art. First, referring to FIG. 1A, a mask pattern 15 is formed on the semiconductor substrate 10 to open the device isolation region. The mask pattern 15 is formed of a nitride film or a polysilicon layer. The semiconductor substrate 10 is etched using the mask pattern 15 as a mask to form the trench 20 for device isolation. Referring to FIG. 1B, an oxide layer is formed on the semiconductor substrate 10 including the isolation trench 20. Thereafter, the CMP process is performed until the mask pattern 15 is exposed to form the device isolation layer 25. Referring to FIG. 1C, the mask pattern 15 is removed to expose the active region 17. Then, the polysilicon layer is embedded in the place where the mask pattern 15 is removed to form a landing plug contact 30 in contact with the active region 17.

종래기술에 따른 반도체 소자 및 그 제조 방법에서 랜딩플러그 콘택과 활성영역 간의 저항은 랜딩플러그 콘택과 활성영역의 접촉 계면의 표면적에 의해 결정된다. 그러나, 현재 활성영역의 사이즈가 감소함에 따라 저항 특성을 확보하는 것이 가장 큰 문제가 되고 있다. In the semiconductor device of the related art and a method of manufacturing the same, the resistance between the landing plug contact and the active region is determined by the surface area of the contact interface between the landing plug contact and the active region. However, as the size of the active region decreases, securing a resistance characteristic is a major problem.

본 발명은 활성영역과 랜딩플러그 콘택 사이의 접촉 계면의 표면적을 증가시킴으로써, 랜딩플러그 콘택의 저항특성을 확보하여 반도체 소자의 특성을 향상시키고자 한다.The present invention is to improve the characteristics of the semiconductor device by securing the resistance characteristics of the landing plug contacts by increasing the surface area of the contact interface between the active region and the landing plug contacts.

본 발명에 따른 반도체 소자는 소자분리영역을 정의하며, 표면에 다수의 단차를 가지는 활성영역과, 단차를 포함하는 활성영역 상부와 접촉되어 구비된 랜딩 플러그 콘택을 포함하는 것을 특징으로 한다. The semiconductor device according to the present invention defines an isolation region, and includes an active region having a plurality of steps on a surface thereof, and a landing plug contact provided in contact with an upper portion of the active region including a step.

여기서, 활성영역 표면의 단차는 계단 형태이며, 계단 형태의 단차는 대칭적인 구조를 갖는 것이거나 활성영역 표면의 단차는 요철 형태인 것이 바람직하다. Here, the step of the surface of the active area is a step shape, the step of the step shape is preferably a symmetrical structure or the step of the surface of the active area is preferably a concave-convex shape.

상기 소자분리영역은 활성영역에 비해 돌출된 형태로 형성되며, 랜딩플러그 콘택은 소자분리영역의 높이까지 형성된 구조이다.The device isolation region is formed to protrude from the active region, and the landing plug contact is formed to the height of the device isolation region.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 활성영역을 정의하는 소자분리막을 형성하는 단계와, 활성영역 표면을 식각하여 다수의 단차를 형성하는 단계와, 단차가 형성된 활성영역 상부에 도전물질을 증착하여 랜딩플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다. A method of manufacturing a semiconductor device according to the present invention includes forming an isolation layer defining an active region on a semiconductor substrate, forming a plurality of steps by etching the surface of the active region, and conducting an upper portion of the active region on which the step is formed. Depositing material to form a landing plug contact.

여기서, 활성영역을 정의하는 소자분리막을 형성하는 단계는 반도체 기판 상부에 소자분리영역을 오픈시키는 마스크 패턴을 형성하는 단계와, 마스크 패턴을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치를 매립하는 산화막을 형성하는 단계와, 마스크 패턴이 노출될때까지 평탄화 식각하는 단계와, 마스크 패턴을 제거하는 단계를 포함하는 것이 바람직하다. 활성영역 표면을 식각하여 다수의 단차를 형성하는 단계는 소자분리막 측벽에 제 1 스페이서를 형성하는 단계와, 제 1 스페이서를 마스크로 상기 활성영역을 식각하는 단계와, 스페이서 표면에 제 2 스페이서를 형성하는 단계와, 제 2 스페이서를 마스크로 상기 식각된 활성영역을 추가 식각하는 단계와, 제 1 및 제 2 스페이서를 제거하는 단계를 포함하거나, 소자분리막 측벽에 제 1 스페이서를 형성하는 단계와, 제 1 스페이서를 마스크로 상기 활성영역을 식각하는 단계와, 제 1 스페이서 표면에 제 2 스페이서를 형성하는 단계와, 제 2 스페이서에 의해 노출된 상기 활성영역 상부에 실리콘 에피택셜층을 성장시키는 단계와, 제 1 및 제 2 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다. 여기서, 제 1 및 제 2 스페이서는 질화막, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나로 형성한다. 그리고, 활성영역은 50 ~ 100Å의 두께로 식각하며, 실리콘 에피택셜층은 50 ~ 100Å의 두께로 성장시키는 것이 바람직하다.The forming of the isolation layer defining an active region may include forming a mask pattern on the semiconductor substrate to open the isolation region, forming a trench by etching the semiconductor substrate using the mask pattern as a mask, It is preferable to include forming an oxide film filling the trench, planarizing etching until the mask pattern is exposed, and removing the mask pattern. Forming a plurality of steps by etching the surface of the active region, forming a first spacer on the sidewall of the isolation layer, etching the active region using the first spacer as a mask, and forming a second spacer on the surface of the spacer And additionally etching the etched active region using a second spacer as a mask, removing the first and second spacers, or forming a first spacer on sidewalls of the isolation layer; Etching the active region using a first spacer as a mask, forming a second spacer on a surface of the first spacer, growing a silicon epitaxial layer on the active region exposed by the second spacer; Removing the first and second spacers. The first and second spacers may be formed of any one selected from a nitride film, a polysilicon layer, and a combination thereof. In addition, the active region is etched to a thickness of 50 ~ 100Å, the silicon epitaxial layer is preferably grown to a thickness of 50 ~ 100Å.

본 발명에 따른 반도체 소자 및 그 제조 방법은 활성영역과 랜딩플러그 콘택 간의 접촉 표면적을 증가시켜 랜딩플러그 콘택과 활성영역 간의 저항을 개선하여 소자의 특성이 향상되는 효과를 제공한다.The semiconductor device and the method of manufacturing the same according to the present invention provide an effect of improving the resistance between the landing plug contact and the active region by increasing the contact surface area between the active region and the landing plug contact, thereby improving the characteristics of the device.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2k는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
2A to 2K are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the present invention.
3A to 3E are cross-sectional views illustrating a semiconductor device and a manufacturing method thereof according to another embodiment of the present invention.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2k는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다. 도 2a를 참조하면, 반도체 기판(100) 상부에 소자분리영역을 오픈시키는 마스크 패턴(115)을 형성한다. 마스크 패턴(115)은 질화막, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나의 물질로 형성하는 것이 바람직하다. 다음으로, 마스크 패턴(115)을 마스크로 반도체 기판(100)을 식각하여 활성영역(105)을 정의하는 소자분리용 트렌치(미도시)를 형성한다. 소자분리용 트렌치(미도시)를 포함하는 반도체 기판(100) 및 마스크 패턴(115) 상부에 산화막을 형성한다. 그 다음, 마스크 패턴(115)이 노출될때까지 평탄화 식각을 진행하여 소자분리막(120)을 형성한다. 2A to 2K are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to the present invention. Referring to FIG. 2A, a mask pattern 115 is formed on the semiconductor substrate 100 to open the device isolation region. The mask pattern 115 may be formed of any one material selected from a nitride film, a polysilicon layer, and a combination thereof. Next, the semiconductor substrate 100 is etched using the mask pattern 115 as a mask to form a device isolation trench (not shown) defining the active region 105. An oxide film is formed on the semiconductor substrate 100 and the mask pattern 115 including the isolation trench (not shown). Next, planarization etching is performed until the mask pattern 115 is exposed to form the device isolation layer 120.

도 2b를 참조하면, 마스크 패턴(115)을 제거하여 활성영역(105) 표면을 노출시킨다. 이때, 소자분리막(120)은 활성영역(105) 상부로 돌출된 형태로 형성되며, 마스크 패턴(115)이 제거된 부분에는 이후 도전물질이 매립되어 랜딩 플러그 콘택이 형성된다. 도 2c를 참조하면, 활성영역(105) 및 소자분리막(120) 표면에 제 1 스페이서 물질층(125)을 증착한다. 제 1 스페이서 물질층(125)은 질화막, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다. 그 다음, 도 2d에 도시된 바와 같이 에치-백 공정을 진행하여 소자분리막(120) 측벽에 제 1 스페이서(125a)를 형성한다. 그리고, 제 1 스페이서(125a)를 마스크로 활성영역(105)을 50 ~ 100Å 두께만큼 식각하여 활성영역(105)에 단차(A)를 형성한다.Referring to FIG. 2B, the mask pattern 115 is removed to expose the surface of the active region 105. In this case, the device isolation layer 120 is formed to protrude above the active region 105, and a conductive material is then buried in the portion where the mask pattern 115 is removed to form a landing plug contact. Referring to FIG. 2C, the first spacer material layer 125 is deposited on the surface of the active region 105 and the device isolation layer 120. The first spacer material layer 125 may be formed of any one selected from a nitride film, a polysilicon layer, and a combination thereof. Next, as illustrated in FIG. 2D, an etch-back process is performed to form the first spacer 125a on the sidewall of the device isolation layer 120. In addition, the step A is formed in the active region 105 by etching the active region 105 by a thickness of 50 to 100 mm 3 using the first spacer 125a as a mask.

도 2e를 참조하면, 제 1 스페이서(125a)가 형성된 소자분리막(120) 및 활성영역(105) 표면에 제 2 스페이서 물질층(130)을 증착한다. 제 2 스페이서 물질층(130)은 제 1 스페이서 물질층(125)과 동일한 물질 및 동일한 두께로 형성하는 것이 바람직하다. 그리고 도 2f에 도시된 바와 같이, 에치-백 공정을 진행하여 제 1 스페이서(125a) 표면에 제 2 스페이서(130a)를 형성한다. 제 2 스페이서(130a)는 식각된 활성영역(105)의 측벽에도 형성되도록 하는 것이 바람직하다.Referring to FIG. 2E, the second spacer material layer 130 is deposited on the device isolation layer 120 and the active region 105 on which the first spacer 125a is formed. The second spacer material layer 130 may be formed of the same material and the same thickness as the first spacer material layer 125. As shown in FIG. 2F, an etch-back process is performed to form a second spacer 130a on the surface of the first spacer 125a. The second spacer 130a may be formed on the sidewall of the etched active region 105.

도 2g를 참조하면, 제 2 스페이서(130a)에 의해 노출된 활성영역(105) 표면에 실리콘 에피택셜층(Silicon Epitaxial layer)(135)을 성장시킨다. 이때, 실리콘 에피택셜층(135)은 50 ~ 100Å 두께만큼 성장되며, 도 2d 단계에서 식각되기 이전의 높이 즉, 도 2c 단계에서의 활성영역(105) 높이까지 성장되도록 하는 것이 바람직하다.Referring to FIG. 2G, a silicon epitaxial layer 135 is grown on the surface of the active region 105 exposed by the second spacer 130a. In this case, the silicon epitaxial layer 135 is grown to have a thickness of 50 to 100 μm, and it is preferable to grow to a height before etching in FIG. 2D, that is, to the height of the active region 105 in FIG. 2C.

도 2h를 참조하면, 제 2 스페이서(130a)가 형성된 소자분리막(120) 및 활성영역(105) 표면에 제 3 스페이서 물질층(미도시)을 증착한다. 제 3 스페이서 물질층(130)은 제 1 스페이서 물질층(125) 및 제 2 스페이서 물질층(130)과 동일한 물질 및 동일한 두께로 형성하는 것이 바람직하다. 다음에, 에치-백 공정을 진행하여 제 2 스페이서(130a) 표면에 제 3 스페이서(140)를 형성한다. 그리고, 제 3 스페이서(140)를 마스크로 활성영역(105) 표면을 식각한다. 이때, 활성영역(105)은 50 ~ 100Å 두께만큼 식각하는 것이 바람직하다. 즉, 도 2g 단계에서 성장된 실리콘 에피택셜층(135)의 두께만큼 식각한다. Referring to FIG. 2H, a third spacer material layer (not shown) is deposited on the device isolation layer 120 and the active region 105 on which the second spacer 130a is formed. The third spacer material layer 130 may be formed of the same material and the same thickness as the first spacer material layer 125 and the second spacer material layer 130. Next, an etch-back process is performed to form the third spacer 140 on the surface of the second spacer 130a. The surface of the active region 105 is etched using the third spacer 140 as a mask. At this time, the active region 105 is preferably etched by 50 ~ 100Å thickness. That is, etching is performed by the thickness of the silicon epitaxial layer 135 grown in step 2g.

도 2j를 참조하면, 제 1 스페이서(125a), 제 2 스페이서(130a) 및 제 3 스페이서(140)을 제거한다. 제 1 , 제 2 및 제 3 스페이서(125a, 130a, 140)가 폴리실리콘층으로 형성된 경우에는 초산(acetic acid), 질산(nitric acid) 및 불산( hydrofluoric acid)이 각각 15 ~ 25 : 2 ~ 6 : 0.5 ~ 1.5의 비율로 형성된 에천트(etchant)를 사용한다. 더욱 바람직하게는 초산, 질산 및 불산이 각각 20 : 4 : 1의 비율로 형성된 에천트(etchant)를 사용한다. 그리고, 제 1, 제 2 및 제 3 스페이서(125a, 130a, 140)가 질화막으로 형성된 경우에는 인산을 에천트로 사용하며, 더욱 바람직하게는 끓는 인산을 사용한다. Referring to FIG. 2J, the first spacer 125a, the second spacer 130a, and the third spacer 140 are removed. When the first, second and third spacers 125a, 130a, and 140 are formed of a polysilicon layer, acetic acid, nitric acid, and hydrofluoric acid may be 15 to 25: 2 to 6, respectively. Use an etchant formed at a ratio of 0.5 to 1.5. More preferably, an etchant is used in which acetic acid, nitric acid and hydrofluoric acid are each formed in a ratio of 20: 4: 1. When the first, second and third spacers 125a, 130a, and 140 are formed of a nitride film, phosphoric acid is used as an etchant, and more preferably, boiling phosphoric acid is used.

이와 같이 제 1 , 제 2 및 제 3 스페이서(125a, 130a, 140)를 제거하면 활성영역(105) 표면이 요철 형태가 되어 활성영역(105)의 표면적이 증가된다. 여기서는, 요철 형태의 단차 형성에 대해 3차에 걸친 식각 및 실리콘 성장에 설명하고 있으나, 스페이서 형성 공정, 식각 공정 및 실리콘 성장 공정을 반복적으로 진행하여 다수의 단차를 형성할 수 있다.As such, when the first, second, and third spacers 125a, 130a, and 140 are removed, the surface of the active region 105 becomes uneven to increase the surface area of the active region 105. Here, although the etching and silicon growth have been described in three steps for the formation of the uneven step, a plurality of steps may be formed by repeatedly performing the spacer forming process, the etching process, and the silicon growth process.

도 2k를 참조하면, 활성영역(105)을 포함하는 반도체 기판(100) 상부에 폴리실리콘층을 형성한다. 그리고, 소자분리막(120)이 노출될때까지 CMP 공정을 진행하여 랜딩 플러그 콘택(150)을 형성한다. 이와 같이, 활성영역과 랜딩플러그 콘택간의 계면 표면적이 증가함에 따라 저항 특성이 향상되는 효과를 얻을 수 있다. Referring to FIG. 2K, a polysilicon layer is formed on the semiconductor substrate 100 including the active region 105. The CMP process is performed until the device isolation layer 120 is exposed to form the landing plug contact 150. In this way, an increase in the interfacial surface area between the active region and the landing plug contact may result in an improvement in resistance characteristics.

도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들로서, 도 2f에 이어 진행되는 공정들을 도시한 것이다. 도 2a 내지 도 2f의 공정은 상술한 내용과 같으므로 생략하도록 한다. 도 3a를 참조하면, 제 2 스페이서(130a)를 마스크로 활성영역(105)을 추가 식각하여 단차를 형성한다. 이때, 활성영역(105)은 50 ~ 100Å의 두께로 식각하는 것이 바람직하다.3A to 3E are cross-sectional views illustrating a semiconductor device and a method of manufacturing the same according to another embodiment of the present invention, and illustrate processes proceeding from FIG. 2F. The process of FIGS. 2A to 2F is the same as the above description and will be omitted. Referring to FIG. 3A, a step is formed by additionally etching the active region 105 using the second spacer 130a as a mask. At this time, the active region 105 is preferably etched to a thickness of 50 ~ 100Å.

도 3b 및 도 3c를 참조하면, 제 2 스페이서(130a)가 형성된 소자분리막(120) 및 활성영역(105) 표면에 제 3 스페이서 물질층(미도시)을 형성한다. 그 다음, 에치-백 공정을 진행하여 제 2 스페이서(130a) 표면에 제 3 스페이서(140)를 형성한다. 제 3 스페이서(140)는 식각된 활성영역(105) 측벽에도 형성되도록 하는 것이 바람직하다. 그리고, 제 3 스페이서(140)를 마스크로 활성영역(105)을 추가 식각하여 단차를 형성한다. 이때, 활성영역(105)은 50 ~ 100Å의 두께로 식각하는 것이 바람직하다.3B and 3C, a third spacer material layer (not shown) is formed on the device isolation layer 120 and the active region 105 on which the second spacer 130a is formed. Next, an etch-back process is performed to form the third spacer 140 on the surface of the second spacer 130a. The third spacer 140 may be formed on sidewalls of the etched active region 105. The active region 105 is further etched using the third spacer 140 as a mask to form a step. At this time, the active region 105 is preferably etched to a thickness of 50 ~ 100Å.

도 3d 및 도 3e를 참조하면, 제 1 스페이서(125a), 제 2 스페이서(130a) 및 제 3 스페이서(140)을 제거한다. 제 1 , 제 2 및 제 3 스페이서(125a, 130a, 140)가 폴리실리콘층으로 형성된 경우에는 초산, 질산 및 불산이 각각 15 ~ 25 : 2 ~ 6 : 0.5 ~ 1.5의 비율로 형성된 에천트(etchant)를 사용한다. 더욱 바람직하게는 초산, 질산 및 불산이 각각 20 : 4 : 1의 비율로 형성된 에천트(etchant)를 사용한다. 그리고, 제 1 , 제 2 및 제 3 스페이서(125a, 130a, 140)가 질화막으로 형성된 경우에는 인산을 에천트로 사용하는 것이 바람직하다. 3D and 3E, the first spacer 125a, the second spacer 130a, and the third spacer 140 are removed. When the first, second and third spacers 125a, 130a, and 140 are formed of polysilicon layers, etchant formed with acetic acid, nitric acid, and hydrofluoric acid at a ratio of 15 to 25: 2 to 6: 0.5 to 1.5, respectively. ). More preferably, an etchant is used in which acetic acid, nitric acid and hydrofluoric acid are each formed in a ratio of 20: 4: 1. When the first, second and third spacers 125a, 130a, and 140 are formed of a nitride film, phosphoric acid is preferably used as an etchant.

이와 같이 제 1 , 제 2 및 제 3 스페이서(125a, 130a, 140)를 제거하면 계단 형태의 단차를 가지는 활성영역(105)이 노출된다. 이때, 계단 형태는 중앙부를 기준으로 좌우 대칭적으로 형성되는 것이 바람직하며, 계단 형태의 단차의 발생으로 인해 활성영역(105)의 표면적이 증가된다. 여기서는, 계단 형태의 단차 형성에 대해 3차에 걸친 식각만 설명하고 있으나, 스페이서 형성 공정 및 식각 공정을 반복적으로 수행하여 다수의 단차를 형성할 수 있다.As such, when the first, second, and third spacers 125a, 130a, and 140 are removed, the active region 105 having a stepped step is exposed. At this time, the step shape is preferably formed symmetrically with respect to the center portion, and the surface area of the active region 105 is increased due to the generation of stepped steps. Here, only three steps of etching are described for the formation of stepped steps, but a plurality of steps may be formed by repeatedly performing the spacer forming process and the etching process.

다음으로, 활성영역(105) 및 소자분리막(120)을 포함하는 반도체 기판(100) 전체 상부에 폴리실리콘층을 형성한다. 그리고, 소자분리막(120)이 노출될때까지 CMP 공정을 진행하여 랜딩 플러그 콘택(155)을 형성한다.Next, a polysilicon layer is formed on the entire semiconductor substrate 100 including the active region 105 and the device isolation layer 120. The CMP process is performed until the device isolation layer 120 is exposed to form the landing plug contact 155.

상술한 바와 같이 활성영역을 요철 형태 또는 계단 형태로 식각함에 따라 활성영역과 랜딩플러그 콘택 간의 접촉 면적이 증가하고, 이로 인해 계면 저항 특성이 향상되는 효과가 있다.As described above, as the active region is etched in a concave-convex shape or a stepped shape, the contact area between the active region and the landing plug contact increases, thereby improving the interface resistance characteristic.

또한, 도 2k 및 도 3e를 참조하여 본 발명에 따른 반도체 소자의 구조를 설명하면 다음과 같다. 활성영역(105)을 정의하는 소자분리막(120)이 구비된 반도체 기판(100)이 준비된다. 여기서, 소자분리막(120)은 활성영역(105) 상부보다 돌출된 형태로 형성되어 있으며, 활성영역(105) 표면에는 다수의 단차가 구비되어 있다. 다수의 단차로 인해 활성영역(105)의 표면적이 증대된다. 다수의 단차는 계단 형태의 구조를 가지거나 요철 형태의 구조를 가지는 것이 바람직하다. 이때, 다수의 단차는 대칭적으로 구비되며, 단차의 갯수에 제한을 두지 않는다. 그리고, 다수의 단차가 구비된 활성영역(105) 상부와 접촉하는 랜딩플러그 콘택(150)이 구비되어 있다. 여기서, 랜딩플러그 콘택(150)은 폴리실리콘층을 포함하는 물질로 이루어져 있으며, 랜딩플러그 콘택(150)의 상측은 소자분리막(120) 상측의 높이와 동일하다. In addition, the structure of the semiconductor device according to the present invention will be described with reference to FIGS. 2K and 3E as follows. The semiconductor substrate 100 having the device isolation layer 120 defining the active region 105 is prepared. Here, the device isolation layer 120 is formed to protrude from the upper portion of the active region 105, and a plurality of steps are provided on the surface of the active region 105. The number of steps increases the surface area of the active region 105. A plurality of steps preferably have a stepped structure or a concave-convex structure. At this time, a plurality of steps are provided symmetrically, and does not limit the number of steps. In addition, the landing plug contact 150 is provided to contact the upper portion of the active region 105 having a plurality of steps. Here, the landing plug contact 150 is made of a material including a polysilicon layer, and the upper side of the landing plug contact 150 is equal to the height of the upper side of the device isolation layer 120.

이와 같이 활성영역을 요철 형태 또는 계단 형태의 구조를 가짐에 따라 활성영역과 랜딩플러그 콘택 간의 접촉 면적이 증가하고, 이로 인해 계면 저항 특성이 향상되는 효과가 있다. As such, as the active region has a concave-convex shape or a stepped structure, the contact area between the active region and the landing plug contact increases, thereby improving the interface resistance characteristics.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

100 : 반도체 기판 105 : 활성영역
115 : 마스크 패턴 120 : 소자분리막
125 : 제 1 스페이서 물질층 125a : 제 1 스페이서
130 : 제 2 스페이서 물질층 130a : 제 2 스페이서
135 : 실리콘 에피층 140 : 제 3 스페이서
145 : 랜딩플러그 콘택홀 150 : 랜딩플러그 콘택100 semiconductor substrate 105 active region
115: mask pattern 120: device isolation film
125: first spacer material layer 125a: first spacer
130: second spacer material layer 130a: second spacer
135 silicon epi layer 140 third spacer
145: Landing plug contact hole 150: Landing plug contact

Claims (13)

소자분리영역을 정의하며, 표면에 다수의 단차를 가지는 활성영역; 및
상기 단차를 포함하는 활성영역 상부와 접촉되어 구비된 랜딩 플러그 콘택을 포함하는 반도체 소자.An active region defining an isolation region and having a plurality of steps on a surface thereof; And
And a landing plug contact provided in contact with an upper portion of the active region including the step difference. 청구항 1에 있어서,
상기 활성영역 표면의 단차는 계단 형태인 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The step of the surface of the active region is a semiconductor device, characterized in that the step shape. 청구항 2에 있어서,
상기 계단 형태의 단차는 대칭적인 구조를 갖는 것을 특징으로 하는 반도체 소자. The method according to claim 2,
The stepped step has a semiconductor device, characterized in that having a symmetrical structure. 청구항 1에 있어서,
상기 활성영역 표면의 단차는 요철 형태인 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The step of the surface of the active region is a semiconductor device, characterized in that the irregular shape. 청구항 1에 있어서,
상기 소자분리영역은 상기 활성영역 상부보다 돌출되는 것을 특징으로 하는 반도체 소자. The method according to claim 1,
And the device isolation region protrudes from an upper portion of the active region. 청구항 1에 있어서,
상기 랜딩플러그 콘택은 상기 소자분리영역의 높이까지 형성된 구조인 것을 특징으로 하는 반도체 소자.The method according to claim 1,
The landing plug contact is a semiconductor device characterized in that the structure formed to the height of the device isolation region. 반도체 기판 상부에 활성영역을 정의하는 소자분리막을 형성하는 단계;
상기 활성영역 표면을 식각하여 다수의 단차를 형성하는 단계; 및
상기 단차가 형성된 활성영역 상부에 도전물질을 증착하여 랜딩플러그 콘택을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming an isolation layer defining an active region over the semiconductor substrate;
Etching a surface of the active region to form a plurality of steps; And
Forming a landing plug contact by depositing a conductive material on the stepped active region
And forming a second insulating film on the semiconductor substrate. 청구항 7에 있어서,
상기 활성영역을 정의하는 소자분리막을 형성하는 단계는
반도체 기판 상부에 소자분리영역을 오픈시키는 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치를 매립하는 산화막을 형성하는 단계;
상기 마스크 패턴이 노출될때까지 평탄화 식각하는 단계; 및
상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 7,
Forming the device isolation layer defining the active region is
Forming a mask pattern on the semiconductor substrate to open the device isolation region;
Etching the semiconductor substrate using the mask pattern as a mask to form a trench;
Forming an oxide film filling the trench;
Planar etching until the mask pattern is exposed; And
And removing the mask pattern. 청구항 7에 있어서,
상기 활성영역 표면을 식각하여 다수의 단차를 형성하는 단계는
상기 소자분리막 측벽에 제 1 스페이서를 형성하는 단계;
상기 제 1 스페이서를 마스크로 상기 활성영역을 식각하는 단계;
상기 스페이서 표면에 제 2 스페이서를 형성하는 단계;
상기 제 2 스페이서를 마스크로 상기 식각된 활성영역을 추가 식각하는 단계; 및
상기 제 1 및 제 2 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 7,
Etching the surface of the active region to form a plurality of steps
Forming a first spacer on sidewalls of the device isolation layer;
Etching the active region using the first spacer as a mask;
Forming a second spacer on the spacer surface;
Further etching the etched active region using the second spacer as a mask; And
Removing the first and second spacers. 청구항 7에 있어서,
상기 활성영역 표면을 식각하여 다수의 단차를 형성하는 단계는
상기 소자분리막 측벽에 제 1 스페이서를 형성하는 단계;
상기 제 1 스페이서를 마스크로 상기 활성영역을 식각하는 단계;
상기 제 1 스페이서 표면에 제 2 스페이서를 형성하는 단계;
상기 제 2 스페이서에 의해 노출된 상기 활성영역 상부에 실리콘 에피택셜층을 성장시키는 단계; 및
상기 제 1 및 제 2 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 7,
Etching the surface of the active region to form a plurality of steps
Forming a first spacer on sidewalls of the device isolation layer;
Etching the active region using the first spacer as a mask;
Forming a second spacer on the first spacer surface;
Growing a silicon epitaxial layer over the active region exposed by the second spacer; And
Removing the first and second spacers. 청구항 9 또는 청구항 10에 있어서,
상기 제 1 및 제 2 스페이서는 질화막, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 9 or 10,
Wherein the first and second spacers are formed of any one selected from a nitride film, a polysilicon layer, and a combination thereof. 청구항 9 또는 청구항 10에 있어서,
상기 활성영역은 50 ~ 100Å의 두께로 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 9 or 10,
The active region is a method of manufacturing a semiconductor device, characterized in that for etching to a thickness of 50 ~ 100Å. 청구항 10에 있어서,
상기 실리콘 에피택셜층은 50 ~ 100Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The method according to claim 10,
The silicon epitaxial layer is grown to a thickness of 50 ~ 100 GPa semiconductor device manufacturing method.
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