KR20120002331A - Ｐｎｐ 3중층을 포함한 ｃｍｏｓ 이미지 센서 및 그 이미지 센서 제조 방법 - Google Patents
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Abstract
본 발명의 사상은 가시광과 함께 적외선 광을 함께 검출할 수 있는 CMOS 이미지 센서에 있어서, 적외선의 침투깊이가 깊기 때문에, 포토 다이오드를 깊게 형성하고 동시에 에피택셜층의 두께를 증가시킴으로써 발생하는 전기적 크로스토그(crosstalk) 증가 문제를 효과적으로 해결할 수 있는 CMOS 이미지 센서 및 그 이미지 센서 제조 방법을 제공한다. 그 CMOS 이미지 센서는 기판; 상기 기판 상으로 순차적으로 형성된 P형 하부층, N형 중간층, 및 P형 상부층을 구비한 PNP 3중층; 상기 P형 상부층 내에 형성되고, 소자 분리 영역을 통해 서로 분리된 다수의 포토 다이오드; 상기 P형 상부층 및 포토 다이오드 상부로 형성되고, 다수의 배선 라인들이 형성되는 배선층; 및 광을 집광하여 대응하는 상기 포토 다이오드로 전달하는 다수의 렌즈;를 포함하는 PNP 3중층을 포함한다.
Description
본 발명은 CMOS 이미지 센서에 관한 것으로, 특히 적외선 광을 함께 검출하는 자동차용 이미지 센서나 3D 이미지 센서 및 그 제조 방법에 관한 것이다.
최근 정보통신 산업 발달과 전자기기의 디지털화에 따라 디지털 카메라, 캠코더, 휴대폰, PCS(personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서들이 사용되고 있다. 반도체 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다. 이와 같이 단위 셀 면적은 감소하고 있으나, 디바이스에서 요구하는 전기적인 특성 유지 및 저전력 소비 특성은 여전히 요구된다.
일반적으로 이미지 센서는 광학 영상(optical image)을 전기신호로 변환시키는 반도체 소자로써, 개별 모스(MOS: metal-oxide-silicon) 캐패시터(capacitor)가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 이중결합소자(CCD: charge coupled device)와 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로에 사용하는 시모스(CMOS) 기술을 이용하여 픽셀 수만큼 모스 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한 CMOS 이미지 센서(CIS: CMOS Image Sensor)가 있다.
또한, 이미지 센서에는 열적외선 이미지센서도 포함되는데, 이러한 열적외선 이미지센서는 일정한 온도를 갖는 물체에서 방사되는 열적외선을 집속하는 렌즈와 열적외선을 감지할 수 있는 소자들의 배열, 열적외선 감지소자들로부터 얻어지는 신호를 추출하는 독출 칩(readout chip)으로 이루어진다. 여기서, 상기 열적외선 감지소자는 반도체를 사용하는 반도체형과, 열적인 효과를 사용하는 열형으로 구분할 수 있다.
반도체형은 낮은 밴드 갭을 갖는 물질 등을 사용하여 열적외선이 입사하는 경우, 열적외선에 의하여 여기되는 전자-정공을 생성하는 방식으로 높은 감도를 갖는다. 이러한 반도체형에서 신호를 처리하는 독출 칩은 높은 증폭율과 복잡한 잡음 처리가 필요하므로, 반도체형의 적외선 센서는 일반적으로 CMOS 공정을 사용하여 제작한다.
한편, 열형은 렌즈에서 모아진 열적외선을 열적외선 흡수체에 입사시켜, 열적외선을 흡수하게 하여, 열적외선 흡수체의 온도가 상승하게 하여 열영상을 측정한다. 이러한, 열형은 온도에 민감하게 상전이가 일어나는 물질을 사용하는 방법, 강유전체의 온도에 따른 특성을 사용하는 방법, 온도가 상승할 때의 열기전력을 사용하는 방법 등이 있다.
본 발명의 사상이 해결하고자 하는 과제는 가시광과 함께 적외선 광을 함께 검출할 수 있는 CMOS 이미지 센서에 있어서, 적외선의 침투깊이가 깊기 때문에, 포토 다이오드를 깊게 형성하고 동시에 에피택셜층의 두께를 증가시킴으로써 발생하는 전기적 크로스토그(crosstalk) 증가 문제를 효과적으로 해결할 수 있는 CMOS 이미지 센서 및 그 이미지 센서 제조 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 사상은 기판; 상기 기판 상으로 순차적으로 형성된 P형 하부층, N형 중간층, 및 P형 상부층을 구비한 PNP 3중층; 상기 P형 상부층 내에 형성되고, 소자 분리 영역을 통해 서로 분리된 다수의 포토 다이오드; 상기 P형 상부층 및 포토 다이오드 상부로 형성되고, 다수의 배선 라인들이 형성되는 배선층; 및 광을 집광하여 대응하는 상기 포토 다이오드로 전달하는 다수의 렌즈;를 포함하는 PNP 3중층을 포함한 CMOS 이미지 센서를 제공한다.
본 발명의 일 실시예에 있어서, 상기 기판은 고농도 P형(P++) 기판이고, 상기 P형 하부층, N형 중간층, 및 P형 상부층은 에피텍셜층(epitaxial layer)이거나, 상기 P형 하부층, 및 P형 상부층은 에피택셜층이고, 상기 N형 중간층은 도핑층(implantation layer)일 수 있다.
상기 기판은 픽셀 영역 및 주변 회로 영역으로 나누어지고, 상기 N형 중간층은 픽셀 영역 및 주변 회로 영역 모두에 형성되거나 또는 픽셀 영역에만 형성될 수 있고, 이러한 N형 중간층은 전압이 연결되지 않은 플로팅(floating) 상태로 유지될 수 있다. 한편, 상기 기판, P형 하부층, 및 P형 상부층에는 그라운드 바이어스(bias) 전압이 인가될 수 있는데, 상기 그라운드 바이어스 전압은 픽셀 영역 외부의 상기 기판 상부에 형성된 깊은 P형 웰을 통해 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 포토 다이오드는 가시광선을 검출하기 위한 가시광 포토 다이오드 및 적외선(IR)을 검출하기 위한 IR 포토 다이오드를 포함할 수 있다. 상기 포토 다이오드는 하부에 N형 불순물(NPD) 영역 및 상부에 P형 불순물(PPD) 영역을 포함하며, 상기 IR 포토 다이오드는 상기 NPD 영역 하부에 깊은 NPD(deep NPD) 영역을 더 포함할 수 있다. 이러한 상기 깊은 NPD 영역은 상기 P형 상부층으로부터 상기 N형 중간층까지 확장하여 형성되거나 또는 상기 P형 상부층으로부터 상기 N형 중간층을 관통하여 상기 P형 하부층까지 확장하여 형성될 수 있다.
본 발명의 사상은 또한, 상기 과제를 해결하기 위하여, 픽셀 영역과 주변 회로 영역을 구비한 기판; 상기 기판 상으로 순차적으로 형성된 P형 하부층, N형 중간층, 및 P형 상부층을 구비한 PNP 3중층; 상기 픽셀 영역 내의 상기 P형 상부층 내에 형성되고, 소자 분리 영역을 통해 서로 분리된 다수의 포토 다이오드; 상기 P형 상부층 및 포토 다이오드 상부로 형성되고, 다수의 배선 라인들이 형성되어 있는 배선층; 및 상기 픽셀 영역 상부에 형성되고, 광을 집광하여 대응하는 상기 포토 다이오드로 전달하는 다수의 렌즈;를 포함하는 PNP 3중 구조를 포함한 CMOS 이미지 센서를 제공한다.
본 발명의 일 실시예에 있어서, 상기 N형 중간층은 상기 픽셀 영역 및 주변 회로 영역에 형성되며, 상기 주변 회로 영역의 상기 P형 상부층 내에는 CMOS 회로 형성을 위한 다수의 P형 웰 및 N형 웰이 교대로 형성되어 있고, 상기 N형 웰을 중심으로 양측의 상기 P형 웰에 콘택하는 깊은 P형 웰 및 상기 P형 웰을 중심으로 양측의 상기 N형 웰에 접하는 깊은 N형 웰이 상기 P형 웰 및 N형 웰 하부에 형성되며, 상기 깊은 P형 웰은 상기 P형 상부층으로부터 상기 N형 중간층을 관통하여 상기 P형 하부층까지 확장하여 형성될 수 있다. 한편, 상기 기판으로 상기 P형 웰, 깊은 P형 웰, 및 P형 하부층을 통해 그라운드 바이어스 전압이 인가될 수 있다. 또한, 상기 깊은 N형 웰 하부에는 P형 도핑 영역이 형성될 수 있다.
더 나아가 본 발명의 사상은 상기 과제를 해결하기 위하여, 픽셀 영역 및 주변 회로 영역이 정의된 기판을 준비하는 단계; 상기 기판 상에 순차적으로 적층된 P형 하부층, N형 중간층, 및 P형 상부층을 구비한 PNP 3중층을 형성하는 단계; 상기 PNP 3중층 상에 트렌치를 형성하여 소자 분리층을 형성하는 단계; 상기 주변 회로 영역 상에 CMOS 회로 형성을 위한 다수의 P형 웰 및 N형 웰을 형성하는 단계; 상기 픽셀 영역 상에 소자 분리층에 의해 서로 분리되는 다수의 포토 다이오드를 형성하는 단계; 및 상기 포토 다이오드 상으로 다수의 메탈 배선을 구비한 배선층을 형성하는 단계;를 포함하는 PNP 3중층을 포함한 CMOS 이미지 센서 제조방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 PNP 3중층을 형성하는 단계는, 상기 기판 상에 P형 에피택셜층을 성장시켜 상기 P형 하부층을 형성하는 단계; 상기 P형 하부층 상에 N형 에피택셜층을 성장시켜 상기 N형 중간층을 형성하는 단계; 및 상기 N형 중간층 상에 P형 에피택셜층을 성장시켜 상기 P형 상부층을 형성하는 단계;를 포함할 수 있다. 또한, 상기 PNP 3중층을 형성하는 단계는, 상기 기판 상에 소정 두께로 P형 에피택셜층을 성장시키는 단계; 및 상기 P형 에피택셜층의 중간 두께의 위치에 이온 도핑을 하여 상기 N형 중간층을 형성하는 단계;를 포함하고, 상기 N형 중간층의 하부에 위치하는 상기 P형 에피택셜층 부분이 상기 P형 하부층이 되고, 상기 N형 중간층의 상부에 위치하는 상기 P형 에피택셜층 부분이 상기 P형 상부층이 될 수도 있다. 한편, 상기 N형 중간층을 형성하는 단계에서, 상기 이온 도핑을 상기 픽셀 영역에만 수행하며, 상기 주변 회로 영역의 상기 기판 상으로는 P형 단일층이 형성될 수 있다.
한편, 상기 N형 중간층이 상기 픽셀 영역 및 주변 회로 영역 상에 형성되는 경우, 상기 P형 웰 및 N형 웰을 형성하는 단계는, 상기 N형 웰을 중심으로 양측의 상기 P형 웰에 콘택하는 깊은 P형 웰 및 상기 P형 웰을 중심으로 양측의 상기 N형 웰에 접하는 깊은 N형 웰을 형성하는 단계;를 포함하며, 상기 깊은 P형 웰은 상기 P형 상부층으로부터 상기 N형 중간층을 관통하여 상기 P형 하부층까지 확장하도록 형성할 수 있다. 또한, 상기 깊은 N형 웰 하부에 P형 도핑 영역을 형성하는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 포토 다이오드는 가시광선을 검출하기 위한 가시광 포토 다이오드 및 적외선(IR)을 검출하기 위한 IR 포토 다이오드를 포함할 수 있고, 상기 포토 다이오드를 형성하는 단계에서, 이온 도핑을 통해 상기 P형 상부층 내에 NPD 영역 및 PPD 영역을 형성할 수 있다. 또한, 상기 NPD 영역 하부에 깊은 NDP 영역을 형성하여 상기 IR 포토 다이오드를 형성할 수 있다. 이러한 상기 깊은 NPD 영역을 상기 P형 상부층으로부터 상기 N형 중간층까지 확장하여 형성하거나 또는 상기 P형 상부층으로부터 상기 N형 중간층을 관통하여 상기 P형 하부층까지 확장하여 형성할 수 있다.
본 발명의 사상에 의한 PNP 3중층을 포함한 CMOS 이미지 센서 및 그 이미지 센서 제조 방법은 PNP 3중층으로 형성된 에피택셜층을 포함함으로써, N형 중간층 하부에서 적외선 광에 의해 발생하는 전자들이 다른 픽셀의 포토 다이오드로 유입되는 것을 N형 중간층이 차단하여 크로스토크를 효과적으로 방지할 수 있다.
또한, N형 중간층이 픽셀 영역 전체에 균일하게 형성되므로 균일한 광 응답(photo response) 특성을 얻을 수 있고, 또한 플로팅 상태로 유지되기 때문에 별도의 이온 주입이나 웰 탭(well tap)을 만들 필요가 없어 칩 사이즈 면에서 손해가 없다.
더 나아가 주변 회로 영역의 경우, 깊은 P형 웰을 통해 N형 중간층이 기능하지 않도록 하거나, 또는 실제로 N형 중간층을 형성하지 않음으로써, N형 중간층이 존재하지 않은 것으로 할 수 있고, 그에 따라, N형 기판/P형 에피택셜층 구조에서 발생할 수 있는 기생 캡(parasitic cap), 및 정션 누설 전류(junction leakage current) 문제가 전혀 발생하지 않는다.
한편, 본 발명의 사상에 의한 PNP 3중층을 포함한 CMOS 이미지 센서의 PNP 3중층은 도핑형이 달라 서로 구별되기 때문에 각각의 층의 두께나 비저항을 모니터링 하는 것이 비교적 용이하다.
도 1은 본 발명의 일 실시예에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에 대한 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에 대한 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에 대한 단면도이다.
도 4는 본 발명의 사상에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에서의 작용을 설명하기 위한 개략도이다.
도 5 ~ 10 본 발명의 다른 실시예에 의한 도 1의 CMOS 이미지 센서 제조과정을 보여주는 단면도들이다.
도 11 및 도 12는 본 발명의 다른 실시예에 의한 도 1의 CMOS 이미지 센서 제조과정 중 PNP 3중층을 형성하는 과정을 보여주는 단면도들이다.
도 13은 본 발명의 다른 실시예에 의한 도 1의 CMOS 이미지 센서 제조과정 중 PNP 3중층을 형성하는 과정을 보여주는 단면도이다.
도 14는 본 발명의 다른 실시예에 의한 도 1 ~ 3의 CMOS 이미지 센서 중 어느 하나를 포함하는 전기전자시스템에 대한 블록도이다.
도 2는 본 발명의 다른 실시예에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에 대한 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에 대한 단면도이다.
도 4는 본 발명의 사상에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에서의 작용을 설명하기 위한 개략도이다.
도 5 ~ 10 본 발명의 다른 실시예에 의한 도 1의 CMOS 이미지 센서 제조과정을 보여주는 단면도들이다.
도 11 및 도 12는 본 발명의 다른 실시예에 의한 도 1의 CMOS 이미지 센서 제조과정 중 PNP 3중층을 형성하는 과정을 보여주는 단면도들이다.
도 13은 본 발명의 다른 실시예에 의한 도 1의 CMOS 이미지 센서 제조과정 중 PNP 3중층을 형성하는 과정을 보여주는 단면도이다.
도 14는 본 발명의 다른 실시예에 의한 도 1 ~ 3의 CMOS 이미지 센서 중 어느 하나를 포함하는 전기전자시스템에 대한 블록도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에 대한 단면도이다.
도 1을 참조하면, 본 실시예에 의한 CMOS 이미지 센서는 기판(100), PNP 3중층(120), 포토 다이오드(130), 배선층(140), 필터층(150) 및 렌즈(160)를 포함할 수 있다.
기판(100)은 에피(Epi) 또는 에피택셜(Epitaxial) 웨이퍼에 의해 형성될 수 있는데, 이러한 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다. 본 실시예에서는 에피택셜 웨이퍼(100)를 기판(110)으로 이용하고 있지만, 이에 한정하지 않고, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 기판으로서 이용될 수 있음은 물론이다.
본 실시예에서는 기판(100)은 고농도 P형(P++) 기판이고, 이러한 고농도 P형 기판은 에피택셜층을 성장시킬 때, 처음부터 고농도의 P형 이온이 포함되도록 에피택셜층을 성장시켜 형성하거나, 또는 에피택셜 웨이퍼에 고농도 P형 이온을 이온주입하여 형성할 수 있다.
한편, 기판(100)은 포토 다이오드(130)가 형성되는 픽셀 영역(A), 또는 액티브 픽셀 센서(APS: Active Pixel Sensor) 영역과 신호처리를 위한 주변 회로 영역(B)으로 구분될 수 있다.
PNP 3중층(120)은 기판(300) 상으로 형성되며, 최하부층의 P형 하부층(122), 중간의 N형 중간층(124), 및 최상부의 P형(126)을 포함한다. 이러한 PNP 3중층(120)은 기판(100)과 같이 해당 도핑형의 에피택셜층을 성장시켜 형성하거나 해당 도핑형의 이온을 이온 주입하여 형성할 수 있다. 한편, 이러한 PNP 3중층(120)은 픽셀 영역(A) 및 주변 회로 영역(B) 모두에 형성될 수 있다. 또한, PNP 3중층(120) 중 P형 하부층(122) 및 P형 상부층(126)은 공핍층으로 기능할 수 있으므로 낮은 도핑 농도를 가질 수 있다. 한편, N형 중간층(126)은 P형 하부층이나 상부층과 비슷한 도핑 농도를 가지거나 좀더 높은 도핑 농도를 가질 수 있다.
한편, PNP 3중층(120) 중 P형 상부층(126) 내에는 STI(Shallow trench isolation)와 같은 소자 분리 영역(125), 포토 다이오드(130), CMOS 회로를 위한 웰 영역(170) 등이 형성될 수 있다. 예컨대, 포토 다이오드(130)는 픽셀 영역(A)의 P형 상부층(126)으로 형성될 수 있고, CMOS 회로를 위한 웰 영역(170)은 주변 회로 영역(B)에 형성될 수 있다. 또한, 소자 분리 영역(125)은 각 소자들을 전기적으로 서로 분리하기 위해 적절한 위치 및 두께로 형성될 수 있다.
본 실시예에서, 포토 다이오드(130)는 가시광선을 검출하기 위한 가시광 포토 다이오드(130a) 및 적외선(IR)을 검출하기 위한 IR 포토 다이오드(130b)를 포함할 수 있다.
가시광 포토 다이오드(130a)는 상부로 P형 불순물 영역, 즉 PPD 영역(132) 및 하부의 N형 불순물 영역, 즉 NPD 영역(134)을 포함할 수 있다. 이러한 P형 불순물 영역 또는 N형 불순물 영역은 중간 정도의 도핑 농도를 가질 수 있고, P형 불순물 영역이 N형 불순물 영역보다는 도핑 농도가 더 높을 수 있다. 이하, 포토 다이오드를 구성하는 상부의 P형 불순물 영역을 PPD 영역이라 하고, 하부의 N형 불순물 영역을 NPD 영역이라고 한다.
가시광의 경우 그 침투 깊이가 짧기 때문에 포토 다이오드(130a)는 P형 상부층(126) 내에 얇은 깊이로 형성되며, 또한, 그 하부의 P형 상부층(126)이 전자-홀 쌍 생성을 위한 공핍층으로서 충분히 기능할 수 있다.
한편, IR 포토 다이오드(130b)는 PPD 영역(132) 및 NPD 영역(134) 외에 NPD 영역 하부로 깊은 NPD(deep NPD, 136) 영역을 더 포함할 수 있다. 이러한 깊은 NPD 영역(136)은 상부의 NPD 영역(134)보다는 낮은 도핑 농도로 형성될 수 있다. 예컨대, 깊은 NPD 영역(136)은 NPD 영역(134)보다 1/10 정도 낮은 도핑 농도로 형성될 수 있다.
적외선의 경우, 그 침투 깊이가 깊기 때문에, 전자-홀 쌍 생성을 위한 공핍층은 P형 하부층(122)까지 확대될 수 있고, 그에 따라 효율적인 적외선 검출을 위해서 포토 다이오드를 깊게 형성해야 한다. 깊은 NPD 영역(136)은 IR 포토 다이오드(130b)에서 P형 하부층(122) 및 기판(100)에서 발생하는 캐리어, 예컨대 전자를 받아들임으로써, 적외선 검출의 효율을 증가시킬 수 있다.
한편, 적외선의 경우, 전자-홀 쌍 생성이 기판을 포함한 하부 깊은 곳에서까지 발생하기 때문에, 생성된 캐리어들의 일부, 즉 소수 캐리어가 주변 픽셀의 포토 다이오드로 이동하는 현상, 즉 크로스토크 문제가 커지는 문제가 발생한다. 이러한 크로스토크 문제를 해결하기 위하여, 종래 깊은 P형 웰을 중간에 형성하는 방법이 있었으나, 그러한 깊은 P형 웰의 형성은 가시광 포토 다이오드의 공핍층 확장을 방해하여, 가시광 포토 다이오드의 감도를 저하시키는 문제가 있고, 또한, 실질적으로 소수 캐리어를 차단하는 능력도 충분하지 못하다. 또 다른 방법으로 N형 기판/N형 에피태셜층, 또는 N형 기판/P형 에피택셜층 구조를 사용하는 방법이 제안되었으나, 이러한 구조들의 경우 적외선 검출 감도를 심각하게 감소시키므로 적외선 검출을 함께 수행하는 CMOS 이미지 센서에는 바람직하지 못하다.
본 실시예에서는 PNP 3중층을 기판 상으로 형성됨으로써, N형 중간층보다 깊은 곳에서 생성된 캐리어, 즉 전자들이 해당 픽셀의 IR 포토 다이오드(130b)로만 유입되고, 다른 픽셀의 가시광 포토 다이오드(130a)로는 유입될 수 없다. 그 이유는 전자들이 확산(diffusion)되어 이웃 픽셀 쪽으로 이동하더라고 N-중간층(124)에 의해 드레인되어, IR 포토 다이오드(130b)의 깊은 NPD 영역(136) 쪽으로 끌려가기 때문이다. 한편, 생성된 홀은 고농도 P형(P++) 기판(100)과 깊은 P형 웰(110)을 통해 그라운드로 빠지게 된다. 그에 대해서는 도 4 부분에서 좀더 상세히 기술한다.
주변 회로 영역(B)의 P형 상부층(130) 내에는 CMOS 회로를 위한 다수의 P형 웰(172) 및 N형 웰(174)이 형성될 수 있다. 한편, N형 중간층(124)이 주변 회로 영역(B)에도 형성되므로, 기판(100)으로 그라운드 바이어스 전압을 인가하기 위한 깊은 P형 웰(172)이 N형 웰(174)을 중심으로 하여 CMOS 회로를 형성하는 P형 웰-N형 웰-P형 웰 하부에 형성될 수 있고, P형 웰(172)의 어느 하나로 그라운드 전압 단자(142a)가 형성될 수 있다. 참고로, 깊은 P형 웰은 중간 정도의 도핑 농도 예컨대, 10~ 14 정도의 도핑 농도로 형성될 수 있다.
또한, P형 웰(176)을 중심으로 하여 CMOS 회로를 형성하는 N형 웰-P형 웰-N형 웰 하부에는 깊은 N형 웰(112)이 형성되는데, N형 중간층(124)에 동작 전압(Vdd)이 인가될 수 있는 가능성을 차단하기 위하여, 깊은 N형 웰(112) 하부에 깊은 N형 웰(112)과 다른 도핑 형, 즉 P형 도핑 영역(114)이 형성될 수 있다. 이러한 P형 도핑 영역(114)은 카운터 깊은 N형 웰이라고 부를 수 있다. 참고로, 깊은 N형 웰(112) 상부의 N형 웰-P형 웰-N형 웰로 구성되는 CMOS 회로의 경우는 중앙의 P형 웰로 마이너스(-) 전압이 인가될 수 있고, 그에 따라, 중앙의 P형 웰(176)은 고립된 구조의 포켓 P형 웰일 수 있다.
배선층(140) 상으로는 다수의 층간 절연층(141, 143, 145, 147) 및 메탈 배선(142, 144, 146)이 형성될 수 있다. 이러한 메탈 배선(142, 144, 146)은 광이 입사되는 경로의 외곽으로 형성될 수 있다. 한편, P형 상부층으로는 그라운드 바이어스 전압을 인가하기 위한 그라운드 전극(142a)이 형성될 수 있다.
도면상 정확하게 도시되고 있지는 않지만, 배선층(140)은 픽셀 영역(A) 상에 신호 독출을 위한 트랜지스터, 예컨대, 전달(transfer) 트랜지스터, 선택(select) 트랜지스터, 드라이브(drive) 트랜지스터, 리셋(reset) 트랜지스터 등을 포함할 수 있다. 또한, 배선층(140) 공정은 주변 회로 영역(B)에서, 신호 처리를 위한 CMOS 회로를 구성하는 다수의 트랜지스터, 게이트 라인, 소스 라인 등을 포함할 수 있다. 여기서, 141a는 게이트 절연층과 같은 절연층일 수 있다.
필터층(150)은 픽셀 영역(A)의 배선층(140) 상부로 형성되며, 하부의 포토 다이오드에 대응하여 해당 필터들이 형성된다. 예컨대, 가시광 포토 다이오드에 대해서는 레드(R), 옐로우(Ye), 화이트(W) 필터들이 형성될 수 있고, IR 포토 다이오드에 대해서는 IR 필터가 형성될 수 있다. 한편, 주변 회로 영역의 배선층(140) 상부로는 보호층(182) 및 평탄화층(184)이 형성될 수 있다.
필터층(150)의 상부로는 다수의 렌즈(152)가 각 필터에 대응하여 형성될 수 있다. 이러한 렌즈는 광을 집광하여 해당 포토 다이오드로 입사시키는 기능을 한다.
본 실시예에 따른 CMOS 이미지 센서는 전술한 바와 같이 기판 상에 PNP 3중층을 형성하여, N형 중간층 하부에서 적외선 광에 의해 생성된 전자들이 이웃 픽셀의 포토 다이오드로 유입되는 것을 N형 중간층이 차단함으로써, 크로스토크를 효과적으로 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에 대한 단면도로서, 설명의 편의상 도 1의 CMOS 이미지 센서와 차이가 나는 부분에 대해서만 설명하고 동일한 부분에 대해서는 설명을 생략한다.
도 2를 참조하면, 본 실시예의 CMOS 이미지 센서는 도 1의 CMOS 이미지 센서와 유사하게 기판(100), PNP 3중층(120), 포토 다이오드(130), 배선층(140), 필터층(150) 및 렌즈(160)를 포함할 수 있다. 그러나, 포토 다이오드(130) 중 IR 포토 다이오드(130b)가 도 1의 CMOS 이미지 센서의 IR 포토 다이오드(130b)와는 조금 다른 구조로 형성될 수 있다.
즉, 본 실시예에서 IR 포토 다이오드(130b)의 깊은 NPD 영역(136a)은 N형 중간층(124)을 관통하여 P형 하부층(122)까지 확장하여 형성되는 것이 아니라, N형 중간층(124)까지만 확장한다. 이와 같은 구조로 IR 포토 다이오드(130b)가 형성된다 하더라도, N형 중간층(124) 하부의 기판(100) 또는 P형 하부층(122)에서 생성되어 이웃으로 확장하는 소수 캐리어들이 N형 중간층(124)을 거쳐 해당 IR 포토 다이오드(130b)로 유입되기 때문에 크로스토크 발생을 효과적으로 억제할 수 있다.
결국, 본 실시예의 CMOS 이미지 센서는 기판(100) 상으로 PNP 3중층(120)을 형성한 후에, IR 포토 다이오드(130b)를 위한 깊은 NPD 영역(136b)을 어느 정도의 유연성을 가지고 형성할 수 있다. 예컨대, 깊은 NPD 영역(136b)이 N형 중간층(124)에 적어도 일부라도 겹쳐지도록 형성되면, N형 중간층(124)의 드레인 효과에 의해 크로스토크 문제를 해결할 수 있다. 다만, N형 중간층(124) 하부에서 생성된 캐리어들의 IR 포토 다이오드(130b)로의 신속한 유입을 위해 도 1과 같이 깊은 NPD 영역(136b)이 P형 하부층(122)까지 확장하여 형성될 수 있음은 물론이다.
여기서, 기판(100), P형 하부층(122), 및 P형 상부층(126)으로 그라운드 바이어스 전압이 인가되고 N형 중간층(124)은 플로팅 상태로 유지됨은 도 1에서와 같다. 한편, 고농도 P형 기판(100)으로의 그라운드 전압 인가는 주변 회로 영역(B)으로 형성된 깊은 P형 웰(110)을 통해 이루어질 수 있다. 즉, 깊은 P형 웰(110) 상부의 P형 웰(174)에 콘택하는 그라운드 전극(146a)으로 그라운드 전압이 인가되면, P형 웰(174) 및 깊은 P형 웰(110)을 통해 기판으로 그라운드 전압이 인가될 수 있다.
도 3은 본 발명의 다른 실시예에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에 대한 단면도로서, 역시 설명의 편의상 도 1의 CMOS 이미지 센서와 차이가 나는 부분에 대해서만 설명하고 동일한 부분에 대해서는 설명을 생략한다.
도 3을 참조하면, 본 실시예의 CMOS 이미지 센서는 도 1의 CMOS 이미지 센서와 기판(100), PNP 3중층(120), 포토 다이오드(130), 배선층(140), 필터층(150) 및 렌즈(160)를 포함할 수 있다. 그러나, PNP 3중층(120)은 픽셀 영역(A)에만 형성되고, 주변 회로 영역(B)에는 형성되지 않는다.
이와 같은 PNP 3중층(120)은 기판 상으로 에피택셜층을 두껍게 형성한 후, 중간 두께 위치에 도핑을 통해 N형 중간층(124)을 형성하되, 블랭크 마스크를 통해 주변 회로 영역(B)에 이온이 도핑되는 것을 차단함으로써 형성할 수 있다. 그에 따라, 주변 회로 영역(B)의 기판(100) 상으로는 동일 도핑형의 P형 단일층(120a)이 형성될 수 있다.
본 실시예에서는 주변 회로 영역(B)에 N형 중간층(124)이 형성되지 않기 때문에, 깊은 P형 웰이 형성될 필요가 없다. 즉, P형 단일층(120a) 및 기판이 동일 도핑형을 가지기 때문에 상부 CMOS 회로 구성을 위한 P형 웰(174)에 그라운드 전압을 인가함으로써, 바로 기판(100)으로 그라운드 전압을 인가할 수 있기 때문이다.
또한, 본 실시예에서는 주변 회로 영역(B)의 N형 중간층(124)으로 동작 전압이 인가될 가능성이 배제되므로, 깊은 N형 웰(112) 하부에 P형 도핑 영역과 같은 카운터 N형 웰을 형성할 필요가 없다.
더 나아가, 본 실시예의 CMOS 이미지 센서는 주변 회로 영역(B)이 기존 구조대로 유지하므로, 주변 회로 영역에 대한 공정 변화가 없고, 그에 따라 전기적 특성도 그대로 유지시킬 수 있다는 이점도 추가로 제공할 수 있다.
도 4는 본 발명의 사상에 의한 PNP 3중층을 포함한 CMOS 이미지 센서에서의 작용을 설명하기 위한 개략도로서, CMOS 이미지 센서의 작용을 간단히 설명하기 위하여 도 1의 CMOS 이미지 센서가 간단히 도시되고 있다.
도 4를 참조하면, CMOS 이미지 센서로 입사된 광은 렌즈(160)를 통해 집광되고, 필터(152)에 의해 해당 파장의 광만이 통과되고 다른 파장의 광은 차단된다. 예컨대, IR 포토 다이오드(130b)에 대응하는 IR 필터(152a)의 경우, 적외선 파장의 광만을 통과시키고 그 외 파장의 광을 차단한다. IR 필터(152a)를 거친 적외선 광은 배선층(140)을 거쳐, IR 포토 다이오드(130b)로 입사된다. 한편, 적외선 광의 특성상 적외선 광은 IR 포토 다이오드(130b)를 통과하여 P형 하부층(122) 및 기판(100)의 깊은 곳까지 침투할 수 있다. 그에 따라, 전자-홀 쌍 생성이 P형 하부층(122) 및 기판(100)에서 발생할 수 있다.
도면상 점선 화살표가 적외선 광의 입사 경로를 표시하고 있다. 또한, 쌍 생성을 통해 전자(e-)와 홀(h+)이 형성되었음을 보여준다. 생성된 캐리어들 중 전자는 IR 포토 다이오드(130b)로 전압 차에 의해 유입되고, 홀은 전술한 바와 같이 깊은 P형 웰(110) 및 P형 웰(174)을 거쳐 그라운드 전극(146a)으로 빠지게 된다. 그러한 전자 및 홀의 이동 경로가 실선 화살표로 표시되고 있다.
한편, 전술한 바와 같이 소수 캐리어인 전자가 확산을 통해 이웃 픽셀 영역으로 이동할 수 있으나 상부로 형성된 N형 중간층(124)의 존재에 의해, N형 중간층(124)으로 드레인되고, N형 중간층(124)과 접하고 있는 깊은 NPD 영역(136)을 통해 IR 포토 다이오드로 유입되게 되어 크로스토크 발생을 방지하게 된다.
본 발명의 실시예들에 의한 PNP 3중층을 포함한 CMOS 이미지 센서는 PNP 3중층을 통해 크로스토크를 효과적으로 방지할 수 있는 효과 외에도, N형 중간층이 픽셀 영역 전체에 균일하게 형성되어 균일한 광 응답(photo response) 특성을 얻을 수 있고, 또한 플로팅 상태로 유지되기 때문에 별도의 이온 주입이나 웰 탭(well tap)을 만들 필요가 없다는 이점을 제공한다.
더욱이 주변 회로 영역의 경우, 깊은 P형 웰을 통해 N형 중간층이 기능하지 않도록 하거나, 또는 실제로 N형 중간층을 형성하지 않음으로써, N형 중간층이 존재하지 않은 것으로 할 수 있고, 그에 따라, N형 기판/P형 에피택셜층 구조에서 발생할 수 있는 기생 캡(parasitic cap), 및 정션 누설 전류(junction leakage current) 문제를 예방할 수 있다. 덧붙여 본 실시예들의 CMOS 이미지 센서는 PNP 3중층은 도핑형이 달라 서로 구별되기 때문에 각각의 층의 두께나 비저항을 모니터링 하는 것이 비교적 용이하고, 그에 따라, PNP 3중층의 두께 관리나 비저항 관리가 비교적 용이하다.
도 5 ~ 10 본 발명의 다른 실시예에 의한 도 1의 CMOS 이미지 센서 제조과정을 보여주는 단면도들이다.
도 5를 참조하면, 기판(100) 상으로 PNP 3중층(120)을 형성한다. 기판(100)은 고농도 P형(P++) 기판이고, 에피택셜 웨이퍼를 이용하여 형성될 수 있다. 이러한 고농도 P형 기판은 에피택셜층을 성장시킬 때, 처음부터 고농도의 P형 이온, 예컨대 보론(Boron) 이온이 고농도로 포함되도록 에피택셜층을 성장시켜 형성하거나, 또는 에피택셜 웨이퍼에 고농도 P형 이온을 주입하여 형성할 수 있다.
기판(100)은 포토 다이오드(130)가 형성되는 픽셀 영역(A)과 신호처리를 위한 주변 회로 영역(B)으로 구분될 수 있는데, PNP 3중층(120)은 픽셀 영역(A)과 주변 회로 영역(B) 모두에 형성될 수 있다.
한편, 이온 도핑을 이용하는 경우에는 에피택셜 웨이퍼 한정되지 않고, 폴리시드 웨이퍼, 열처리된 웨이퍼, SOI 웨이퍼 등 다양한 웨이퍼들이 기판으로서 이용될 수 있음은 물론이다.
PNP 3중층(120)은 P형 하부층(122), N형 중간층(124) 및 P형 상부층(126)을 포함하며, 기판(100) 상으로 해당 도핑형의 에피택셜층을 순차적으로 성장시켜 형성할 수 있다. 예컨대, P형 하부층(122)의 경우, 10 ~ 500 Ohm.cm 정도로 비저항이 비교적 높은 P형 에피택셜층을 약 1 ~ 5 ㎛ 정도로 성장시켜 형성할 수 있다. N형 중간층(124) 역시 10 ~ 500 Ohm.cm 정도로 비저항이 비교적 높은 N형 에피택셜층을 약 1 ~ 5 ㎛ 정도로 성장시켜 형성할 수 있다. 마지층으로 P형 상부층(126)은 10 ~ 500 Ohm.cm 정도로 비저항이 비교적 높은 P형 에피택셜층을 약 1 ~ 5 ㎛ 정도로 성장시켜 형성할 수 있다. 한편, P형 상부층(126) 내에는 포토 다이오드, N형 웰, 및 P형 웰들이 형성되므로, 다른 에피택셜층보다는 좀더 두꺼운 두께로 형성할 수 있다.
도 6을 참조하면, P형 상부층(126) 내로 소자 분리를 위한 STI와 같은 소자 분리 영역(125)을 형성한다. 소자 분리 영역(125)은 픽셀 영역(A) 및 주변 회로 영역(B) 모두에 형성될 수 있다.
한편, 픽셀 영역(A)에서의 크로스토크 방지를 위해 주변 회로 영역(B)보다 픽셀 영역(A)의 소자 분리 영역(125)을 더 깊게 형성할 수 있다.
도 7을 참조하면, 주변 회로 영역(B)에 CMOS 회로를 위해 다수의 N형 웰(172) 및 P형 웰(174)을 형성한다. 또한, 기판(100)으로 그라운드 바이어스 전압을 인가할 수 있도록, CMOS 회로를 형성하는 P형 웰-N형 웰-P형 웰 하부에 깊은 P형 웰(110)이 형성될 수 있다. 한편, CMOS 회로를 형성하는 N형 웰-P형 웰-N형 웰 하부에는 깊은 N형 웰(112)이 형성될 수 있고, 깊은 N형 웰(112) 하부로는 N형 중간층(124)으로 동작 전압이 인가될 가능성을 차단하기 위한 P형 도핑 영역(114)이 형성될 수 있다.
이러한 깊은 P형 웰(110), 깊은 N형 웰(112) 및 P형 도핑 영역(114)은 상부의 다수의 N형 웰(172) 및 P형 웰(174) 형성 후에 형성할 수도 있지만, 도핑 영역의 사이즈, 위치, 그리고 도핑 농도 등을 고려하여, N형 웰(172) 및 P형 웰(174) 형성 전에 형성할 수 있다. 한편, N형 웰-P형 웰-N형 웰로 구성되는 CMOS 회로의 경우는 중앙의 P형 웰로 마이너스(-) 전압이 인가될 수 있고, 그에 따라, 중앙의 P형 웰(176)은 고립된 구조의 포켓 P형 웰일 수 있다.
도 8을 참조하면, 픽셀 영역(A)에 포토 다이오드(130)를 형성한다. 포토 다이오드(130)는 가시광을 검출하기 위한 가시광 포토 다이오드(130a) 및 적외선 광을 검출하기 위한 IR 포토 다이오드(130b)를 포함할 수 있다. 가시광 포토 다이오드(130a) 및 IR 포토 다이오드(130b)는 요구되는 CMOS 이미지 센서의 사향에 따라, 적절한 개수 및 배열로 형성될 수 있다.
예컨대, 픽셀 영역이 4 공유 픽셀 구조로 형성되는 경우, 3개의 가시광 포토 다이오드 당 하나의 IR 포토 다이오드로 형성될 수 있다. 이때, 3개의 가시광 포토 다이오드는 필터로서, 레드(R), 그린(G), 블루(B) 필터를 사용할 수 있지만, 옐로우(Ye), 레드(R), 화이트(W) 필터를 사용할 수도 있다. 또한, 이에 한정되지 않고 다른 픽셀 구조나 다른 컬러 필터들의 배열이 사용될 수 있음은 물론이다.
포토 다이오드(130)는 전술한 바와 같이 P형 상부층(126) 내에 N형 불순물 영역인 NPD 영역(134) 및 P형 불순물 영역인 PPD 영역(132)을 형성함으로써 구현할 수 있다. 한편, IR 포토 다이오드(130b)의 경우는 NPD 영역(134) 하부에 깊은 NPD 영역(136)을 더 형성할 수 있다. 깊은 NPD 영역(136)은 P형 상부층(126)으로부터 N형 중간층(124)을 관통하여 P형 하부층(122)까지 확장하도록 형성할 수 있다. 그러나 때에 따라, 깊은 NPD 영역(136)을 N형 중간층(124)까지만 확장하도록 형성할 수 있음은 물론이다.
도 9를 참조하면, 포토 다이오드(130)가 형성된 픽셀 영역(A)과 N형 웰(172) 및 P형 웰(174)이 형성된 주변 회로 영역 상부에 배선층(140)을 형성한다. 배선층은 제1 내지 제4 층간 절연층(141, 143, 145, 147) 및 각 층간 절연층 상에 형성된 제1 내지 제3 메탈 배선(142, 144, 146)을 포함할 수 있다.
제1 메탈 배선(142)은 검은 색으로 해칭된 배선은 P형 상부층(126)과 P형 웰(174)로 그라운드 전압을 인가하기 위한 그라운드 전극(142a)을 포함할 수 있다. 도면상, 그라운드 전극(142a)이 검은 색으로 해칭되어 표시되고 있다. 그라운드 전극(142a)의 위치에 도면에 한정되지 않고 기판 및 P형 상부층, P형 단일층 등으로 그라운드 전압을 인가할 수 있는 어떠한 곳으로도 형성될 수 있음은 물론이다.
한편, 픽셀 영역(A) 상에 형성되는 메탈 배선(142, 144, 146)은 광의 입사가 용이하도록 입사 경로 주변부로 형성될 수 있다. 예컨대, 메탈 배선(142, 144, 146)은 픽셀 영역(A)에 형성되는 소자 분리 영역 상부로 형성될 수 있다.
도면상 정확하게 도시되고 있지 않지만, 배선층(140) 공정은 픽셀 영역(A) 상에 신호 독출을 위한 트랜지스터, 예컨대, 전달(transfer) 트랜지스터, 선택(select) 트랜지스터, 드라이브(drive) 트랜지스터, 리셋(reset) 트랜지스터 등을 형성하는 공정을 포함할 수 있다. 또한, 배선층(140) 공정은 주변 회로 영역(B)에서, 신호 처리를 위한 CMOS 회로를 구성하는 다수의 트랜지스터, 게이트 라인, 소스 라인 등을 형성하는 공정을 포함할 수 있다.
한편, 배선층이 4개의 층간 절연층 및 3개의 메탈 배선을 포함하고 있지만, 이는 한 예시에 불과하고, 경우에 따라 더 많은 개수의 층간 절연층 또는 메탈 배선이 형성되거나 더 작은 개수의 층간 절연층 또는 메탈 배선이 형성될 수 있음은 물론이다.
도 10을 참조하면, 픽셀 영역(A)의 배선층(140) 상으로 필터층(150)과 렌즈(160)를 형성한다. 또한, 주변 회로 영역(B)의 배선층(140) 상으로는 보호층(182) 및 평탄화층(184)을 형성한다.
필터층(150)에는 각 포토 다이오드(130)에 대응하여 다수의 필터들(152)이 형성될 수 있다. 예컨대, 가시광 포토 다이오드(130a)에 대응하여 레드(R), 그린(G), 블루(B) 필터 등이 형성될 수 있고, IR 포토 다이어드(130b)에 대응하여 IR 필터가 형성될 수 있다.
도 11 및 도 12는 본 발명의 다른 실시예에 의한 도 1의 CMOS 이미지 센서 제조과정 중 PNP 3중층을 형성하는 과정을 보여주는 단면도들로서, 도 5의 공정을 대체할 수 있는 실시예를 보여준다.
도 11을 참조하면, 기판(100) 상으로 P형 단일층(120a)을 두껍게 형성한다. 이러한 P형 단일층(120a)은 P형 에피택셜층을 성장시켜 형성할 수 있다. 이러한 P형 단일층(120a)은 앞서, 도 5에서의 PNP 3중층의 전체 두께에 대응 수 있을 정도로 두껍게 형성할 수 있다.
도 12를 참조하면, 이온 도핑, 즉 인(P)과 같은 N형 이온을 P형 단일층(120a) 의 중간 두께의 위치에 도핑하여, N형 중간층(124)을 형성한다. 이러한 N형 중간층(124)의 형성에 의해, 자연스럽게 P형 하부층(122) 및 P형 상부층(126)이 형성될 수 있다. 즉, N형 중간층(124) 형성을 통해 PNP 3중층(120)을 형성할 수 있다.
본 실시예에서는 N형 중간층(124)은 P형 단일층(120a) 전 영역에 형성될 수 있다. 즉, N형 중간층(124)은 주변 회로 영역(B)에도 형성될 수 있다.
도 13은 본 발명의 다른 실시예에 의한 도 1의 CMOS 이미지 센서 제조과정 중 PNP 3중층을 형성하는 과정을 보여주는 단면도로서, 도 12의 도핑 영역을 조금 변형한 실시예를 보여준다.
도 13을 참조하면, 기판(100) 상으로 P형 단일층(120a) 형성 후에 N형 중간층을 형성을 위해 이온 도핑을 수행한다. 그러나, 도 12의 공정과는 달리 P형 단일층(120a) 전 영역에 이온 도핑을 실시하는 것이 아니라 픽셀 영역(A)의 P형 단일층(120a)에만 이온 도핑을 수행한다. 즉, 주변 회로 영역(B) 상부로 블랭크 마스크(200)를 배치하여 주변 회로 영역(B)의 P형 단일층(120a)에는 이온 도핑이 되지 않도록 한다. 그에 따라, 주변 회로 영역(B)에는 N형 중간층이 형성되지 않고, P형 단일층(120a)으로 유지된다.
본 실시예의 이온 도핑을 통하여 제조된 최종 CMOS 이미지 센서의 구조는 도 3과 같다. 즉, 도 7에서, 깊은 P형 웰(110) 및 P형 도핑 영역(114) 형성 공정이 생략될 수 있다.
도 14는 본 발명의 다른 실시예에 의한 도 1 ~ 3의 CMOS 이미지 센서 중 어느 하나를 포함하는 전기전자시스템에 대한 블록도이다.
도 42를 참조하면, CMOS 이미지 센서(710)를 포함하는 전기전자시스템(700)은 CMOS 이미지 센서(710)의 출력 이미지를 처리하는 시스템이다. 전기전자시스템(700)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 이미지 안전화 시스템 등 CMOS 이미지 센서(710)를 장착한 어떠한 시스템도 가능하다.
컴퓨터 시스템과 같은 프로세서 기반 전기전자시스템(700)은 버스(705)를 통해서 입출력 I/O소자(730)와 커뮤니케이션을 할 수 있는 마이크로프로세서 등과 같은 중앙처리장치(CPU)(720)를 포함한다. 버스(705)를 통해서 플로피 디스크 드라이브(750) 및/또는 CD ROM 드라이브(755), 포트(760), RAM(740) 등과 중앙처리장치는 서로 연결되어 데이터를 주고 받음으로써, CMOS 이미지 센서(710) 데이터에 대한 출력 이미지를 재생할 수 있다.
포트(760)는 비디오카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다.
CMOS 이미지 센서(710)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서와 함께 같이 집적될 수 있거나, 메모리와 함께 집적될 수 있다. 물론 경우에 따라서는 프로세서와 별개의 칩으로 집적될 수 있다.
전기전자시스템(700)은 최근 발달하고 있는 디지털 기기 중 카메라폰, 디지털 카메라 등의 시스템 블록다이어그램일 수 있고, CMOS 이미지 센서(710)는 도 1 내지 도 3 설명 부분에서 전술한 PNP 3중층을 구비하여 크로스토크를 방지하는 CMOS 이미지 센서들 중의 어느 하나일 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 기판 110: 깊은 P형 웰
112: 깊은 N형 웰 114: P형 도핑 영역
120: PNP 3중층 120a: P형 단일층
122: P형 하부층 124: N형 중간층
126: P형 상부층 125: 소자 분리 영역
130: 포토 다이오드 130a: 가시광 포토 다이오드
130b: IR 포토 다이오드 132: PPD 영역
134: NPD 영역 136: 깊은 NPD 영역
140: 배선층
141, 143, 145, 147: 제1 ~ 제4 층간 절연층
142, 144, 146: 제1 ~ 제3 메탈 배선
142a: 그라운드 전극 150: 필터층
152: 필터 160: 렌즈
170: 웰 영역 172: N형 웰
174: P형 웰 176: 포켓 P형 웰
182: 보호층 184: 평탄화층
112: 깊은 N형 웰 114: P형 도핑 영역
120: PNP 3중층 120a: P형 단일층
122: P형 하부층 124: N형 중간층
126: P형 상부층 125: 소자 분리 영역
130: 포토 다이오드 130a: 가시광 포토 다이오드
130b: IR 포토 다이오드 132: PPD 영역
134: NPD 영역 136: 깊은 NPD 영역
140: 배선층
141, 143, 145, 147: 제1 ~ 제4 층간 절연층
142, 144, 146: 제1 ~ 제3 메탈 배선
142a: 그라운드 전극 150: 필터층
152: 필터 160: 렌즈
170: 웰 영역 172: N형 웰
174: P형 웰 176: 포켓 P형 웰
182: 보호층 184: 평탄화층
Claims (33)
- 기판;
상기 기판 상으로 순차적으로 형성된 P형 하부층, N형 중간층, 및 P형 상부층을 구비한 PNP 3중층;
상기 P형 상부층 내에 형성되고, 소자 분리 영역을 통해 서로 분리된 다수의 포토 다이오드;
상기 P형 상부층 및 포토 다이오드 상부로 형성되고, 다수의 배선 라인들이 형성되는 배선층; 및
광을 집광하여 대응하는 상기 포토 다이오드로 전달하는 다수의 렌즈;를 포함하는 PNP 3중층을 포함한 CMOS 이미지 센서. - 제1 항에 있어서,
상기 기판은 고농도 P형(P++) 기판이고,
상기 P형 하부층, N형 중간층, 및 P형 상부층은 에피텍셜층(epitaxial layer)인 것을 특징으로 하는 CMOS 이미지 센서. - 제1 항에 있어서,
상기 기판은 고농도 P형(P++) 기판이고,
상기 P형 하부층, 및 P형 상부층은 에피택셜층이고, 상기 N형 중간층은 도핑층(implantation layer)인 것을 특징으로 하는 CMOS 이미지 센서. - 제3 항에 있어서,
상기 기판은 픽셀 영역 및 주변 회로 영역으로 나누어지고,
상기 N형 중간층은 픽셀 영역 및 주변 회로 영역 모두에 형성되거나 또는 픽셀 영역에만 형성되는 것을 특징으로 하는 CMOS 이미지 센서. - 제1 항에 있어서,
상기 N형 중간층은 전압이 연결되지 않은 플로팅(floating) 상태로 유지되는 것을 특징으로 하는 CMOS 이미지 센서. - 제1 항에 있어서,
상기 기판, P형 하부층, 및 P형 상부층에는 그라운드 바이어스(bias) 전압이 인가되는 것을 특징으로 하는 CMOS 이미지 센서. - 제6 항에 있어서,
상기 그라운드 바이어스 전압은 픽셀 영역 외부의 상기 기판 상부에 형성된 깊은(deep) P형 웰을 통해 인가되는 것을 특징으로 하는 CMOS 이미지 센서. - 제1 항에 있어서,
상기 포토 다이오드는 가시광선을 검출하기 위한 가시광 포토 다이오드 및 적외선(IR)을 검출하기 위한 IR 포토 다이오드를 포함하는 것을 특징으로 하는 CMOS 이미지 센서. - 제8 항에 있어서,
상기 포토 다이오드는 하부에 N형 불순물(NPD) 영역 및 상부에 P형 불순물(PPD) 영역을 포함하며,
상기 IR 포토 다이오드는 상기 NPD 영역 하부에 깊은 NPD(deep NPD) 영역을 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서. - 제9 항에 있어서,
상기 깊은 NPD 영역은 상기 P형 상부층으로부터 상기 N형 중간층까지 확장하여 형성되거나 또는 상기 P형 상부층으로부터 상기 N형 중간층을 관통하여 상기 P형 하부층까지 확장하여 형성되는 것을 특징으로 하는 CMOS 이미지 센서. - 제8 항에 있어서,
상기 가시광 포토 다이오드에 대응하는 상기 렌즈의 하부에는 컬러 필터가 배치되고,
상기 IR 포토 다이오드에 대응하는 상기 렌즈의 하부에는 적외선만을 투과시키는 IR 필터가 배치되는 것을 특징으로 하는 CMOS 이미지 센서. - 픽셀 영역과 주변 회로 영역을 구비한 기판;
상기 기판 상으로 순차적으로 형성된 P형 하부층, N형 중간층, 및 P형 상부층을 구비한 PNP 3중층;
상기 픽셀 영역 내의 상기 P형 상부층 내에 형성되고, 소자 분리 영역을 통해 서로 분리된 다수의 포토 다이오드;
상기 P형 상부층 및 포토 다이오드 상부로 형성되고, 다수의 배선 라인들이 형성되어 있는 배선층; 및
상기 픽셀 영역 상부에 형성되고, 광을 집광하여 대응하는 상기 포토 다이오드로 전달하는 다수의 렌즈;를 포함하는 PNP 3중 구조를 포함한 CMOS 이미지 센서. - 제12 항에 있어서,
상기 기판은 고농도 P형(P++) 기판이고,
상기 P형 하부층, N형 중간층, 및 P형 상부층은 에피텍셜층인 것을 특징으로 하는 CMOS 이미지 센서. - 제12 항에 있어서,
상기 기판은 고농도 P형(P++) 기판이고,
상기 P형 하부층, 및 P형 상부층은 에피택셜층이고, 상기 N형 중간층은 도핑층인 것을 특징으로 하는 CMOS 이미지 센서. - 제12 항에 있어서,
상기 N형 중간층은 전압이 연결되지 않은 플로팅 상태로 유지되는 것을 특징으로 하는 CMOS 이미지 센서. - 제12 항에 있어서,
상기 N형 중간층은 상기 픽셀 영역 및 주변 회로 영역에 형성되며,
상기 주변 회로 영역의 상기 P형 상부층 내에는 CMOS 회로 형성을 위한 다수의 P형 웰 및 N형 웰이 교대로 형성되어 있고,
상기 N형 웰을 중심으로 양측의 상기 P형 웰에 콘택하는 깊은 P형 웰 및 상기 P형 웰을 중심으로 양측의 상기 N형 웰에 접하는 깊은 N형 웰이 상기 P형 웰 및 N형 웰 하부에 형성되며,
상기 깊은 P형 웰은 상기 P형 상부층으로부터 상기 N형 중간층을 관통하여 상기 P형 하부층까지 확장하여 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서. - 제16 항에 있어서,
상기 기판은 고농도 P형(P++) 기판이고,
상기 기판으로 상기 P형 웰, 깊은 P형 웰, 및 P형 하부층을 통해 그라운드 바이어스 전압이 인가되는 것을 특징으로 하는 CMOS 이미지 센서. - 제16 항에 있어서,
상기 깊은 N형 웰 하부에는 P형 도핑 영역이 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서. - 제12 항에 있어서,
상기 N형 중간층은 픽셀 영역에만 형성되며, 상기 주변 회로 영역의 상기 기판 상으로는 P형 단일층이 형성되며,
상기 P형 단일층 내에는 CMOS 회로 형성을 위한 다수의 P형 웰 및 N형 웰이 교대로 형성되어 있고, 상기 P형 웰을 중심으로 양측의 상기 N형 웰에 접하는 깊은 N형 웰이 형성되는 것을 특징으로 하는 CMOS 이미지 센서. - 제19 항에 있어서,
상기 기판은 고농도 P형(P++) 기판이고,
상기 기판으로 상기 P형 단일층에 접하는 상기 P형 웰을 통해 그라운드 바이어스 전압이 인가되는 것을 특징으로 하는 CMOS 이미지 센서. - 제12 항에 있어서,
상기 포토 다이오드는 가시광선을 검출하기 위한 가시광 포토 다이오드 및 적외선(IR)을 검출하기 위한 IR 포토 다이오드를 포함하고,
상기 포토 다이오드는 하부에 N형 불순물(NPD) 영역 및 상부에 P형 불순물(PPD) 영역을 포함하며,
상기 IR 포토 다이오드는 상기 NPD 영역 하부에 깊은 NPD(deep NPD) 영역을 더 포함하는 것을 특징으로 하는 CMOS 이미지 센서. - 제21 항에 있어서,
상기 깊은 NPD 영역은 상기 P형 상부층으로부터 상기 N형 중간층까지 확장하여 형성되거나 또는 상기 P형 상부층으로부터 상기 N형 중간층을 관통하여 상기 하부 P형 하부층까지 확장하여 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서. - 픽셀 영역 및 주변 회로 영역이 정의된 기판을 준비하는 단계;
상기 기판 상에 순차적으로 적층된 P형 하부층, N형 중간층, 및 P형 상부층을 구비한 PNP 3중층을 형성하는 단계;
상기 PNP 3중층 상에 트렌치를 형성하여 소자 분리층을 형성하는 단계;
상기 주변 회로 영역 상에 CMOS 회로 형성을 위한 다수의 P형 웰 및 N형 웰을 형성하는 단계;
상기 픽셀 영역 상에 소자 분리층에 의해 서로 분리되는 다수의 포토 다이오드를 형성하는 단계; 및
상기 포토 다이오드 상으로 다수의 메탈 배선을 구비한 배선층을 형성하는 단계;를 포함하는 PNP 3중층을 포함한 CMOS 이미지 센서 제조방법. - 제23 항에 있어서,
상기 PNP 3중층을 형성하는 단계는,
상기 기판 상에 P형 에피택셜층을 성장시켜 상기 P형 하부층을 형성하는 단계;
상기 P형 하부층 상에 N형 에피택셜층을 성장시켜 상기 N형 중간층을 형성하는 단계; 및
상기 N형 중간층 상에 P형 에피택셜층을 성장시켜 상기 P형 상부층을 형성하는 단계;를 포함하는 것을 특징으로 하는 CMOS 이미지 센서 제조방법. - 제23 항에 있어서,
상기 PNP 3중층을 형성하는 단계는,
상기 기판 상에 소정 두께로 P형 에피택셜층을 성장시키는 단계; 및
상기 P형 에피택셜층의 중간 두께의 위치에 이온 도핑을 하여 상기 N형 중간층을 형성하는 단계;를 포함하고,
상기 N형 중간층의 하부에 위치하는 상기 P형 에피택셜층 부분이 상기 P형 하부층이 되고, 상기 N형 중간층의 상부에 위치하는 상기 P형 에피택셜층 부분이 상기 P형 상부층이 되는 것을 특징으로 하는 CMOS 이미지 센서 제조방법. - 제25 항에 있어서,
상기 N형 중간층을 형성하는 단계에서,
상기 이온 도핑을 상기 픽셀 영역에만 수행하며,
상기 주변 회로 영역의 상기 기판 상으로는 P형 단일층이 형성되는 것을 특징으로 하는 CMOS 이미지 센서 제조방법. - 제23 항에 있어서,
상기 N형 중간층은 상기 픽셀 영역 및 주변 회로 영역 상에 형성되며,
상기 P형 웰 및 N형 웰을 형성하는 단계는,
상기 N형 웰을 중심으로 양측의 상기 P형 웰에 콘택하는 깊은 P형 웰 및 상기 P형 웰을 중심으로 양측의 상기 N형 웰에 접하는 깊은 N형 웰을 형성하는 단계;를 포함하며,
상기 깊은 P형 웰은 상기 P형 상부층으로부터 상기 N형 중간층을 관통하여 상기 P형 하부층까지 확장하도록 형성하는 것을 특징으로 하는 CMOS 이미지 센서 제조방법. - 제27 항에 있어서,
상기 P형 웰 및 N형 웰을 형성하는 단계는,
상기 깊은 N형 웰 하부에 P형 도핑 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 CMOS 이미지 센서 제조방법. - 제23 항에 있어서,
상기 포토 다이오드를 형성하는 단계에서,
이온 도핑을 통해 상기 P형 상부층 내에 N형 불순물(NPD) 영역 및 P형 불순물(PPD) 영역을 형성하는 것을 특징으로 하는 CMOS 이미지 센서 제조방법. - 제29 항에 있어서,
상기 포토 다이오드는 가시광선을 검출하기 위한 가시광 포토 다이오드 및 적외선(IR)을 검출하기 위한 IR 포토 다이오드를 포함하고,
상기 포토 다이오드를 형성하는 단계에서,
상기 NPD 영역 하부에 깊은 NDP 영역을 형성하여 상기 IR 포토 다이오드를 형성하는 것을 특징으로 하는 CMOS 이미지 센서 제조방법. - 제30 항에 있어서,
상기 깊은 NPD 영역을 상기 P형 상부층으로부터 상기 N형 중간층까지 확장하여 형성하거나 또는 상기 P형 상부층으로부터 상기 N형 중간층을 관통하여 상기 P형 하부층까지 확장하여 형성하는 것을 특징으로 하는 CMOS 이미지 센서 제조방법. - 제23 항에 있어서,
상기 배선층을 형성하는 단계 이후에,
상기 배선층 상에 광을 파장에 따라 필터링하는 필터를 형성하는 단계; 및
상기 필터 상에 광을 집광하여 대응하는 상기 포토 다이오드로 전달하는 렌즈를 형성하는 단계;를 포함하는 CMOS 이미지 센서 제조방법. - 제32 항에 있어서,
상기 포토 다이오드는 가시광선을 검출하기 위한 가시광 포토 다이오드 및 적외선(IR)을 검출하기 위한 IR 포토 다이오드를 포함하고,
상기 필터는 상기 가시광 포토 다이오드에 대응하는 컬러 필터, 및 상기 IR 포토 다이오드에 대응하는 IR 필터를 포함하는 것을 특징으로 하는 CMOS 이미지 센서 제조방법.
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