KR20110137714A - 지연고정루프에서의 듀티 사이클 보정 - Google Patents

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Abstract

본 발명은 클럭 및 다른 주기 신호에 대하여 듀티 사이클 에러 보정을 제공하는 회로, 방법, 및 장치에 관한 것이다. 일 예로, 지연고정루프에 의해 수신되거나 발생되는 클럭 신호의 듀티 사이클을 향상시키는 데 이용될 수 있는 듀티 사이클 보정을 제공한다. 이 예는 입력 클럭 신호를 수신하고 가변 지연 소자를 이용하여 향상된 듀티 사이클 출력 클럭 신호를 구성한다. 출력 클럭의 듀티 사이클을 검사하여 지연 소자가 과대 또는 과소 지연을 제공하고 있는지를 판단한다. 그런 다음, 지연 소자의 지연을 조절한다. 응답 시간을 향상시키기 위하여, 연속 근사 기술을 이용하여 지연 소자를 통하여 지연을 조절하는 카운트의 최상위 비트를 결정한다. 정확도를 향상시키기 위하여, 선형 기술을 이용하여 카운트의 최하위 비트를 조절한다.

Description

지연고정루프에서의 듀티 사이클 보정{DUTY-CYCLE CORRECTION IN A DELAY-LOCKED LOOP}
본 발명은 지연고정루프에서의 듀티 사이클 보정에 관한 것이다.
위상고정루프 및 지연고정루프와 같은 폐루프 클럭 회로는 클럭 및 데이터 복원, 데이터 리타이밍(data retiming), 클럭 재생성, 및 다른 기능들을 포함하는 많은 애플리케이션에서 유용하다. 지연고정루프는 고속 메모리 시스템과 같은 고속 시스템에서 특히 유용하다.
지연고정루프는 클럭 신호를 발생 또는 수신할 수 있다. 예를 들어, 제1 회로의 지연고정루프는 클럭 신호를 발생하여 제2 회로의 지연고정루프로 제공할 수 있다. 이러한 지연고정루프는 지터 및 스퓨리어스(spurious) 잡음 성분들을 제거함으로써 클럭 신호를 클린업(clean up)할 수 있다. 또한, 지연고정루프는 데이터 전송 시스템의 성능을 향상시키도록 신호들을 리타이밍할 수 있다.
이 클럭 신호들의 듀티 사이클은 변형될 수 있다. 예를 들어, 드라이버 풀-업 및 풀-다운 능력은 매칭이 되지 않을 수 있다. 즉, 드라이버는 버스 라인 상의 전압을 하이로 끌어올리는 것보다 더 빨리 로우로 끌어내릴 수 있다. 이것은 결국 클럭의 라이징 에지와 폴링 에지 사이에 스큐를 야기시킨다. 또한, 다른 신호로부터의 커플링(coupling)이 하나의 에지의 속도를 올리거나 또는 다른 에지의 속도를 내릴 수 있으며, 이는 클럭 에지 사이에 스큐를 다시 야기시킨다. 트레이스 커패시턴스(trace capacitance)는 입력버퍼 또는 다른 회로가 수신한 클럭 신호의 라이징 에지 및 폴링 에지를 느리게 할 수 있다. 이 수신 회로의 스위치 포인트가 중심에 맞추어 있지 않으면, 복원된 클럭 신호는 듀티 사이클 에러를 가질 수 있다.
이러한 듀티 사이클 에러는 클럭 신호에서 지터 성분에 더해진다. 이와 같이, 클럭 신호의 에지는 수신된 데이터에 중심이 맞추어 있지 않을 수 있다. 따라서, 클럭 듀티 사이클 에러는 데이터 전송을 열화시키고 데이터 전송 에러율을 증가시킬 수 있다.
일반적으로, 폐루프 클럭 회로 자체는 클럭 신호의 듀티 사이클을 향상시킬 수 없다. 그들은 일시적인 지터를 제거할 수 있지만, 듀티 사이클 왜곡시 정적 에러(static error)를 제거할 수는 없다. 따라서, 추가 회로가 이용될 수 있다.
따라서, 위상고정루프와 지연고정루프와 같은 폐루프 클럭 회로가 수신 또는 발생한 클럭 및 다른 주기 신호들에 대한 듀티 사이클 에러 보정을 제공하는 회로, 방법 및 장치가 요구되고 있다.
따라서, 본 발명의 실시예들은 폐루프 클럭 회로가 수신 또는 발생한 클럭 및 다른 주기 신호들에 대한 듀티 사이클 에러 보정을 제공하는 회로, 방법 및 장치를 제공한다. 본 발명의 일실시예는 지연고정루프가 수신 또는 발생한 클럭 신호의 듀티 사이클을 향상시키는 데 이용될 수 있는 듀티 사이클 보정을 제공한다.
본 발명의 실시예는 입력 클럭 신호를 수신하고 가변 지연 소자를 이용하여 향상된 듀티 사이클 출력 클럭 신호를 구성한다. 출력 클럭의 듀티 사이클을 검사하여 지연 소자가 과대 또는 과소 지연을 제공하고 있는지 판단한다. 지연 소자의 지연을 적절히 조절한다.
본 발명의 특정 실시예에 있어서, 기술의 조합을 이용하여 지연을 조절한다. 응답 시간을 향상시키기 위하여, 연속 근사 기술을 이용하여, 가변 지연 소자를 통하여 지연을 조절하도록 이용되는 카운트의 최상위 비트를 결정한다. 정확도를 향상시키기 위하여, 선형 기술을 이용하여, 카운트의 최하위 비트를 조절한다.
본 발명의 특정 실시예에 있어서, 카운트는 파워-온 또는 초기화 시간동안 설정될 수 있다. 온도 및 전압과 같은 동작 조건이 변화함에 따라, 카운트는 조절될 필요가 있을 수 있다. 그러나, 카운트의 풀 리캘리브레이션(full recalibration)을 위한 충분한 시간을 확보하는 것은 어렵다. 이러한 이유로, 카운트의 하나 또는 두 개의 하위 비트가 다양한 시간에 조절될 수 있다. 이 경우, 연속 근사 및 선형 회로는 칩 동작동안 재시작될 수 있다. 재시작동안, 클럭 신호는 방해받을 수 있다. 따라서, 이들 재시작을 위한 트리거는 READ 또는 REFRESH와 같은 커맨드의 발생일 수 있다. 독출동안 데이터는 메모리로부터 독출되고 클럭은 필요하지 않다. 마찬가지로, 리프레시 사이클동안 클럭 듀티 사이클에서의 편차는 허용될 수 있다. 이들 시간에서는, 클럭 신호가 필요하지 않거나 에러가 허용될 수 있으므로, 클럭 신호는 디바이스 성능에 부정적으로 영향을 미침이 없이 재시작에 의해 재조절될 수 있다. 이와 같은 재시작동안, 연속 근사 및 선형 회로 중 어느 하나 또는 둘 다는 재시작될 수 있다.
본 발명의 일실시예에 있어서, 입력 클럭 신호는 고정 지연 라인 및 가변 지연 라인에 의해 수신된다. 본 발명의 다양한 실시예에 있어서, 가변 지연 라인을 통한 지연은 고정된 지연 라인을 통한 지연보다 짧을 수도, 같을 수도, 길 수도 있다. 그런 다음, 래칭 회로는 고정 지연 라인 및 가변 지연 라인의 출력을 조합하고, 향상된 듀티 사이클을 갖는 출력 클럭 신호를 구성한다. 출력 클럭 신호는 적분될 수 있다. 적분기의 출력은 연속 근사 로직 회로 및 선형 로직 회로에 의해 수신될 수 있는데, 가변 지연 라인을 통한 지연을 조절하는 카운트를 생성한다.
본 발명의 다양한 실시예는 본 명세서에 개시된 이러한 특징 및 기타 특징 중의 하나 이상을 포함할 수 있다. 이하의 상세한 설명 및 첨부 도면을 참조함으로써 본 발명의 본질 및 이점을 더욱 명확하게 이해할 수 있게 될 것이다.
본 발명에 따르면, 폐루프 클럭 회로가 수신 또는 생성하는 클럭 및 다른 주기 신호에 대한 듀티 사이클 에러 보정을 제공하는 회로, 방법 및 장치를 제공할 수 있다.
도 1은 본 발명의 일실시예의 적용에 의해 향상되는 메모리 서브시스템을 도시한 도면이다.
도 2는 본 발명의 일실시예의 적용에 의해 향상되는 메모리 서브시스템의 일부를 도시한 도면이다.
도 3은 본 발명의 일실시예에 따른 듀티 사이클 보정 회로를 도시한 도면이다.
도 4A 내지 도 4C는 본 발명의 일실시예에 따른 듀티 사이클 보정 회로의 루프 주위의 신호 흐름을 도시한 도면이다.
도 5는 본 발명의 일실시예에 따른 향상된 듀티 사이클을 가지는 주기 신호 또는 클럭 신호를 구성하는 방법을 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 고정 지연 및 가변 지연을 도시한 도면이다.
도 7은 본 발명의 일실시예에 따른 향상된 듀티 사이클을 가지는 클럭 신호의 구성을 도시한 도면이다.
도 8은 본 발명의 일실시예에 따른 클럭 신호의 적분을 도시한 도면이다.
도 9는 본 발명의 일실시예에 따른 연속 근사 로직 회로를 도시한 도면이다.
도 10은 본 발명의 일실시예에 따른 연속 근사 레지스터 로직 회로를 동작시키는 방법을 도시한 도면이다.
도 1은 본 발명의 일실시예의 적용에 의해 향상되는 메모리 서브시스템을 도시하고 있다. 이 메모리 서브시스템은 DDR3 또는 다른 메모리 표준과 호환될 수 있다. 다른 첨부한 도면과 함께 본 도면은 예시적 목적을 위해 도시하고 있으며 본 발명 또는 청구항의 가능한 실시예를 제한하는 것은 아니다.
이 메모리 서브시스템에서, 디바이스(110)는 다수의 메모리(120)에 데이터를 저장하고 그로부터 데이터를 검색한다. 디바이스(110)는 데이터 라인(125)을 통하여 메모리(120)에 연결되는 메모리 인터페이스(115)를 포함한다. 메모리 인터페이스(115)는 클럭, 어드레스, 및 제어 신호를 라인(117)상의 메모리(120)에 제공한다. 라인(117)은 터미네이션(130)에 의해 종단된다. 라인(117)상에 제공된 클럭 신호는 싱글-엔디드(single-ended) 신호 또는 차동 신호일 수 있다. 본 발명의 다양한 실시예에에서, 그것들은 단방향 또는 양방향 신호일 수 있다.
이 예에서, 클럭 신호는 메모리 인터페이스(115)에 의해 메모리(120)에 제공된다. 클럭 라인은 플라이바이(flyby) 루트를 따른다. 즉, 클럭 라인은 하나의 메모리(120)로부터 다음으로 순차적으로 라우팅된다. 클럭 라인은 터미네이션(130)에 의해 종단된다. 터미네이션(130)은 저항 또는 다른 종단 소자를 포함할 수 있다.
또한, 이 회로는 디바이스(110)와 메모리(120) 사이에서 통신이 일어나는 메모리 서브시스템이다. 디바이스(110)는 프로세서, 그래픽 프로세서, 또는 다른 유형의 회로일 수 있다. 메모리(120)는 다이나믹 랜덤 액세스 메모리 또는 다른 유형의 메모리 장치일 수 있다. 인터페이스(115)와 메모리(120)는 DDR3와 같은 표준 또는 다른 표준 또는 특허등록된 메모리 사양과 호환될 수 있다.
다른 유형의 전자 시스템 및 회로는 본 발명의 실시예를 적용함으로써 향상될 수 있다. 또한, 이 메모리 서브시스템은 클럭 라인에 대하여 플라이바이 라우팅 기술을 채용한다. 본 발명의 다른 실시예에 있어서, 스타 라우팅과 같은 다른 회로 토폴로지가 이용될 수 있다.
또한, 이 플라이바이 토폴로지에서, 클럭은 각각의 메모리(120)에 의해 순차적으로 수신된다. 터미네이션(130)에 더 가까이 있는 메모리(120)가 클럭 신호를 마지막에 수신하는 반면, 터미네이션(130)으로부터 더 멀리 떨어진 메모리가 클럭 신호를 더 빨리 수신한다. 이러한 이유로, 듀티 사이클 성능은 터미네이션(130)에 가장 가까운 메모리(120)에서 악화될 수 있다. 성능을 향상시키기 위하여, 메모리 인터페이스(115) 및 메모리(120)는 본 발명의 실시예를 적용할 수 있다. 일예가 이하의 도면에 도시되어 있다.
도 2는 본 발명의 실시예를 적용함으로써 향상되는 메모리 서브시스템의 일부를 도시하고 있다. 이 도면은 메모리(220)와 통신하고 있는 디바이스(210)를 포함한다. 디바이스(210)는 데이터 입출력 회로(212)를 이용하여 데이터를 송수신한다. 메모리(220)는 데이터 입출력 회로(222)를 이용하여 데이터를 수신 및 제공한다. 데이터 입출력 회로(222)는 라인(223)으로 메모리 코어(228)로부터 데이터를 수신 및 제공한다.
본 발명의 일실시예에 의해 향상되는 일 시스템에 있어서, 디바이스(210)에서, 라인(211)상의 시스템 클럭은 지연고정루프(216)에 의해 리타이밍되고 라인(217)상으로 제공된다. 라인(217)상의 클럭 신호는 메모리(220)의 지연고정루프(226)에 의해 수신되고 메모리 클럭 라인(227)으로 메모리 코어(228)에 제공된다. 이러한 방식으로, 디바이스(210)는 라인(211)상에 제공된 시스템 클럭 신호를 지연고정루프(216)를 이용하여 리타이밍할 수 있다. 마찬가지로, 메모리(220)는 지연고정루프(226)를 이용하여 라인(217)으로 수신된 클럭 신호를 리타이밍할 수 있다. 이것은 결국 디바이스(210)와 메모리(220)간의 정확도 및 데이터 전송이 향상된다.
본 발명의 실시예예 의하여 향상되는 다른 시스템에 있어서, 지연고정루프(216, 226) 중 어느 하나 또는 둘 다는 위상고정루프, 클럭 발생기 또는 드라이버, 또는 다른 폐루프 또는 개루프 클럭 회로로 대체될 수 있다. 이와 같은 하나의 시스템에 있어서, 지연고정루프(216)는 위상고정루프로 대체된다. 이 시스템에서, 라인(211)으로 수신된 시스템 클럭은 위상고정루프에 의해 리타이밍되고, 지연고정루프(226)가 라인(217)으로 수신한다. 이와 같은 다른 시스템에 있어서, 라인(211)으로 수신된 시스템 클럭은 클럭 드라이버에 의해 구동되고, 지연고정루프(226)가 라인(217)으로 수신한다.
본 발명의 또 다른 실시예에 있어서, 별도의 지연고정루프, 위상고정루프, 또는 클럭 드라이버 또는 발생기는 클럭 신호를 라인(217)으로 제공할 수 있다. 이클럭 신호는 디바이스(210) 및 메모리(220)에서 지연고정루프, 위상고정루프, 또는 클럭 드라이버에 의해 리타이밍되거나 구동될 수 있다.
또한, 지연고정루프(216, 226)에 의해 수신 또는 발생되는 주기 신호 또는 클럭 신호는 변형되거나 왜곡된 듀티 사이클을 가질 수 있다. 이는 드라이버 미스매칭, 신호 커플링, 과도한 라인 커패시턴스 또는 다른 현상에 기인할 수 있다. 따라서, 본 발명의 실시예는 하나 이상의 이들 신호의 듀티 사이클을 향상시킬 수 있는 방법, 회로 및 장치를 제공한다. 이러한 회로의 일예가 이하의 도면에 도시되어 있다.
도 3에는 본 발명의 일실시예에 따른 듀티 사이클 보정 회로가 도시되어 있다. 입력 클럭은 라인(305)으로 수신된다. 라인(305)상의 입력 클럭은 지연고정루프에 의해 수신된 신호, 지연고정루프에 의해 제공된 신호, 또는 다른 신호일 수 있다. 라인(305)상의 입력 클럭은 크리스탈 또는 다른 주기적 또는 다른 유형의 소스에 의해 발생될 수 있다. 입력 클럭의 주파수는 500 MHz, 1 GHz, 2 GHz 또는 다른 주파수일 수 있다.
라인(305)상의 입력 클럭은 고정 지연(310) 및 가변 지연(320)에 의해 수신된다. 고정 지연(310)은 지연된 클럭을 라인(315)으로 래치(330)에 제공한다. 가변 지연(320)은 가변지연된 클럭을 라인(325)으로 래치(330)에 제공한다. 고정 및 가변 지연 소자는 커런트 스타브드 인버터(current starved inverter) 또는 다른 회로 기술을 이용하여 제조할 수 있다. 본 발명의 다양한 실시예예 있어서, 가변 지연(320)은 고정 지연(310)보다 더 짧거나, 같거나, 더 긴 지연을 제공할 수 있다. 본 발명의 다른 실시예에 있어서, 가변 지연(320)에 의해 제공되는 지연은 고정 지연(310)에 의해 제공되는 지연보다 더 짧을 수도 있고, 가변 지연(320)에 의해 제공되는 지연은 고정 지연(310)에 의해 제공되는 지연보다 더 길 수도 있다.
래치(330)는 라인(315)상의 고정지연클럭 및 라인(325)상의 가변지연클럭의 에지를 이용하여 라인(335)으로 클럭 출력 신호를 생성한다. 라인(335)상의 클럭 출력 신호는 지연고정루프로부터의 출력 클럭으로 제공될 수도 있고, 지연고정루프로의 입력으로 제공될 수도 있고, 다른 방식으로 이용될 수도 있다. 라인(335)상의 클럭 출력은 분상기(340; phase splitter)에 의해 라인(345)상의 분할 클럭으로 분할된다. 본 발명의 일실시예예 있어서, 분상기(340)는 라인(345)으로 두 가지 형태의 클럭 출력 신호를 제공하는 다수의 인버터이며, 여기서 2개의 분할된 클럭은 180°의 위상차를 갖는다.
적분기(350)는 라인(345)으로 분할 클럭을 수신하고 적분한다. 따라서, 라인(345)의 분할 클럭의 듀티 사이클이 신호가 하이가 되도록 한다면, 적분기(350)의 출력 또한 하이가 되는 경향이 있다.
적분기(350)의 출력은 라인(355)으로 결정 신호(decision signal)를 발생하고, 연속 근사 로직(360) 및 선형 로직(370)에 제공한다. 연속 근사 로직(360) 및 선형 로직(370)은 라인(385)상의 로직 클럭 신호에 의해 클럭킹된다. 라인(385)상의 로직 클럭 신호의 주파수는 라인(305)상의 입력 클럭의 주파수보다 훨씬 더 작을 수 있다. 이러한 방식으로, 라인(305)상의 입력 클럭 신호의 수 개의 사이클은 연속 근사 로직 회로(360) 및 선형 로직 회로(370)에 의해 이용되기 전에 적분될 수 있다.
연속 근사 로직 회로(360)는 라인(365)으로 연속 근사 카운트를 발생하고 가변 지연(320)에 제공한다. 선형 로직 회로(370)는 선형 카운트를 발생하고 라인(375)으로 가변지연(320)에 제공한다.
본 발명의 일실시예에 있어서, 연속 근사 로직(360)은 가변 지연(320)에 제공되는 카운트의 최상위 비트를 발생시키는 데 이용된다. 이러한 실시예에 있어서, 선형 로직(370)은 가변 지연(320)에 카운트의 최하위 비트를 제공하는 데 이용된다.
최상위 비트를 발생하는 연속 근사 로직을 이용하는 것은 가변 지연(320)이 가장 빠른 방식으로 최종값에 비교적 가깝게 설정되도록 한다. 그러나, 연속 근사 기술은 부정확한 경향이 있다. 따라서, 더 정확한 선형 로직(370)이 가변 지연(320)에 제공되는 카운트의 최하위 비트를 생성하도록 이용된다. 이러한 방식으로, 연속 근사 로직은 속도를 향상시키도록 이용되는 반면, 선형 로직(370)은 정확도를 향상시키도록 이용된다.
카운트는 파워-온, 초기화 구간 또는 다른 그러한 시간동안 캘리브레이션 루틴 동작 동안 생성될 수 있다. 또한, 디바이스에 대한 온도 및 공급 전압이 변함에 따라, 원하는 카운트가 변할 수 있다. 따라서, 카운트는 적절한 구간동안 업데이트될 수 있다. 듀티 사이클은 이러한 재시작동안 방해받을 수 있으므로, 카운트는 클럭을 필요로 하지 않는 시간동안 또는 듀티 사이클에서의 에러가 허용될 수 있는 때 업데이트될 수 있다. 이와 같은 시간은 READ 또는 RESTART 커맨드가 발생될 때 일어날 수 있다.
따라서, 제어 로직 회로(380)가 제공된다. 제어 로직 회로(380)는 라인(385)으로 RESTART IN 신호를 수신한다. 라인(385)상의 RESTART IN 신호는 READ 또는 RESTART 커맨드, 또는 파워-온 또는 초기화 커맨드 또는 이벤트의 발생에 의해 트리거될 수 있다. 제어 로직(380)은 연속 근사(360) 또는 선형 로직(370) 중 어느 하나 또는 둘 다에 RESTART OUT 신호를 라인(387)으로 제공할 수 있다. 예를 들어, 파워-온 또는 초기화동안 제어 로직은 RESTART OUT 신호를 연속 근사(360) 및 선형 로직(370)에 제공하여 초기 캘리브레이션 루틴을 시작할 수 있다. 동작동안, 커맨드는 연속 근사(360) 및 선형 로직(370) 중 어느 하나 또는 둘 다에 보내져서 그 회로들이 온도 및 전압 편차를 보상하도록 카운트를 재시작 및 업데이트할 것을 명령할 수 있다.
또한, 이 예에 있어서, 가변 지연은 향상된 듀티 사이클을 갖는 클럭 신호를 발생시키는 데 이용된다. 향상된 듀티 사이클을 갖는 클럭 신호는 적분되고, 그 결과는 가변 지연을 제어하도록 카운트를 발생시키는 데 이용된다. 또한, 카운트는 루프의 속도 및 정확도 둘 다를 향상시키도록 연속 근사 및 선형 기술의 조합을 이용하여 생성된다. 이들 활동도(activity)는 이하의 도면에 도시되어 있다.
도 4A 내지 도 4C는 본 발명의 일실시예에 따른 듀티 사이클 보정 회로에 대한 캘리브레이션 루틴동안의 신호 흐름을 도시하고 있다. 도 4A에서, RESTART IN 신호는 제어 로직(480)에 의해 라인(485)으로 수신된다. 제어 로직(480)은 캘리브레이션 루틴을 시작하도록 연속 근사 로직(360) 및 선형 로직(370) 회로 중 어느 하나 또는 둘 다에 RESTART OUT 신호를 제공한다. 입력 클럭은 고정지연소자(410) 및 가변지연소자(420)에 의해 수신되고 지연된다. 래치(430)는 출력 클럭을 재구성한다.
도 4B에서, 분상기(440)는 클럭 신호를 반대의 극성을 갖는 2개의 신호로 분할한다. 즉, 분상기(440)는 클럭 신호를 180도 만큼 떨어진 2개의 신호로 분할한다. 적분기(450)는 분할된 클럭 신호를 적분한다. 듀티 사이클이 50 퍼센트보다 더 클 때 하이 결정이 라인(455)으로 출력되는 반면, 듀티 사이클이 50 퍼센트보다 더 작을 때 라인(455)상의 결정 출력은 로우이지만, 본 발명의 다른 실시예에 있어서는 라인(455)상의 결정 신호에 대하여 다른 극성이 이용될 수도 있다.
도 4C에서, 연속 근사 로직은 결정 신호를 수신하고 연속 근사 카운트를 생성한다. 연속 근사 로직이 그 태스크(task)를 일단 완료하고 나면, 선형 로직은 결정 신호를 수신하고 선형 카운트를 발생한다. 그런 다음, 연속 근사 및 선형 카운트는 가변 지연(420)을 통하여 지연을 변화시키도록 이용된다.
본 발명의 특정 실시예에 있어서, 상기 캘리브레이션 루틴은 완료하는 데 대략 512 클럭 사이클이 걸린다. 따라서, 풀 캘리브레이션은 일반적으로 파워-온 및 초기화 시간동안만 일어난다. 그러나, 온도 및 전압과 같은 디바이스 동작 조건은 시간이 지남에 따라 변할 수 있다. 이러한 변화는 출력 클럭 신호의 듀티 사이클이 드리프트(drift)하게 할 수 있다.
따라서, 본 발명의 실시예는 가변 지연 라인에 제공된 카운트의 조절을 제공한다. 이러한 조절은 클럭 신호를 방해할 수 있으므로, 출력 클럭 신호가 필요하지않는 것을 알고 있는 때 또는 듀티 사이클의 에러가 허용될 수 있는 때 일어날 수 있다. 이것은 READ 또는 REFRESH 커맨드와 같은 커맨드의 발생시 일어날 수 있다. 예를 들어, 본 발명의 일실시예가 메모리 디바이스에 채용되어 있는 경우, 데이터가 메모리 디바이스로부터 독출되는 때 클럭 신호는 필요하지 않을 수 있다. 본 발명의 다양한 실시예에 있어서, 연속 근사 또는 선형 로직 중 어느 하나 또는 둘 다는 이들 조건하에서 재시작될 수 있다. 본 발명의 특정 실시예에 있어서, 메모리로부터 데이터가 독출될 때, 선형 로직 회로(470)에 의해 제공된 하나 또는 두 개의 최하위 비트는 리캘리브레이션(recalibration)될 수 있다. 적어도 하나의 비트가 리캘리브레이션되기에 충분히 오랫동안 데이터가 메모리로부터 독출된다면, 리캘리브레이션된 비트가 이용되고, 그렇지 않으면 그것은 폐기된다.
따라서, 제어 로직 회로(480)가 포함된다. 제어 로직 회로(480)는 라인(485)으로 RESTART IN 신호를 수신한다. 이 신호는 READ, REFRESH 또는 다른 신호와 같은 커맨드에 의해 트리거될 수 있다. 제어 로직 회로(480)는 라인(487)으로 RESTART OUT 신호를 제공할 수 있다. 이 신호는 연속 근사 로직(460) 및 선형 로직(470) 중 어느 하나 또는 둘 다에 제공될 수 있다.
상기 도면에 있어서, 가변 지연은 출력 클럭을 구성하는데 이용된다. 출력 클럭은 그 듀티 사이클이 50 퍼센트보다 큰지 또는 작은지를 판단하도록 분석된다. 이 정보는 카운트 신호를 발생하여 가변 지연을 제어하도록 연속 근사 로직 및 선형 로직에 의해 이용된다. 본 발명의 일실시예에 따른 이들 개념을 채용하는 방법은 이하의 도면에 도시되어 있다.
도 5는 본 발명의 일실시예에 따른 향상된 듀티 사이클을 갖는 주기 신호 또는 클럭 신호를 구성하는 방법을 도시하고 있다. 510단계에서, 클럭 신호가 수신된다. 520단계에서, 고정지연된 클럭 신호가 발생되는 한편, 가변지연된 클럭 신호는 530단계에서 발생된다. 540단계에서, 고정지연된 클럭 신호 및 가변지연된 클럭 신호를 이용하여 출력 클럭 파형이 구성된다. 550단계에서, 출력 파형이 적분된다. 적분된 출력 파형은 560단계에서 연속 근사 로직을 이용하여 가변 지연을 조절하도록 이용된다. 570단계에서는 선형 로직을 이용하여 가변 지연을 조절하도록 적분된 출력 파형이 이용된다.
또한, 고정 지연 소자 및 가변 지연 소자는 커런트 스타브드 인버터 또는 다른 회로 기술을 이용하여 형성될 수 있다. 가변 지연은 고정 지연에 의해 제공되는 지연보다 더 짧거나, 같거나, 또는 더 긴 지연을 제공할 수 있다. 고정 지연 및 가변 지연의 예는 이하의 도면에 나타나 있다.
도 6은 본 발명의 일실시예에 따른 고정 지연 및 가변 지연이 도시하고 있다. 입력 클럭은 라인(605)으로 고정 지연 소자(D1 610) 및 가변 지연 소자(D3 630)에 의해 수신된다. 지연 소자(D1 610)의 출력은 고정 지연 소자(D2 620)에 의해 수신되어, 라인(615)으로 고정지연된 클럭을 제공한다. 가변 지연 소자(D3 630)의 출력은 가변 지연 소자(D4 640)에 의해 수신되어, 라인(625)으로 가변 지연 클럭을 제공한다. 지연 소자(D3 630, D4 640)를 통한 지연은 라인(665)으로 수신된 카운트에 의해 제어된다. 본 발명의 다른 실시예에 있어서, 다른 개수의 지연 소자가 이용될 수 있다.
또한, 래치 회로(330)는 향상된 듀티 사이클을 갖는 클럭 신호를 구성하도록 이용될 수 있다. 하나의 이러한 회로의 동작의 예는 이하의 도면에 도시되어 있다.
도 7은 본 발명의 일실시예에 따른 향상된 듀티 사이클을 갖는 클럭 신호의 구성을 도시하고 있다. 이 예에 있어서, 입력 클럭(700)은 그 듀티 사이클이 50 퍼센트가 아니라 오히려 더 낮은 경우에 수신된다. 이 입력 클럭으로부터, 고정 지연 클럭 신호(710) 및 가변 지연 클럭 신호(720)가 발생된다. 고정지연된 클럭 신호(710)는 50퍼센트가 아닌 듀티 사이클을 갖는다. 마찬가지로, 가변지연된 클럭 신호(720)는 50 퍼센트의 듀티 사이클을 갖지 않는다.
클럭 출력(730)은 도시된 바와 같이 고정지연된 클럭(710)의 폴링 에지 및 가변지연된 클럭(720)의 라이징 에지를 이용하여 구성될 수 있다. 구체적으로, 가변지연된 클럭(720)의 라이징 에지는 화살표(A, C)로 나타난 바와 같이 이용된다. 고정지연된 클럭(710)의 폴링 에지는 화살표(B)로 나타난 바와 같이 이용된다. 이러한 방식으로, 향상된 듀티 사이클을 갖는 클럭 출력 신호(730)가 구성된다. 본 발명의 다른 실시예에 있어서, 지연된 클럭 신호의 다른 에지가 이용될 수 있다. 알 수 있는 바와 같이, 클럭 출력 신호(730)의 듀티 사이클은 가변지연된 클럭(720)의 지연이 정확하게 설정될 때 50 퍼센트이다. 즉, 가변 지연 클럭(720)의 지연에서의 부정확성은 클럭 출력 신호(730)의 듀티 사이클에서의 부정확성을 초래한다.
또한, 이 클럭 신호는 분할되고 적분될 수 있다. 이러한 적분의 예는 이하의 도면에 도시되어 있다.
도 8은 본 발명의 일실시예에 따른 클럭 신호의 적분이 도시되어 있다. 이 실시예에서, 간략화를 위하여 분할 클럭 신호(810)의 일측만이 도시되어 있다. 이 예에서, 분할 클럭 신호(810)의 듀티 사이클은 50 퍼센트보다 훨씬 작다. 따라서, 적분된 전압 레벨, 즉 결정 신호(820)는 50 퍼센트 마크(830)의 아래에 있다. 이 신호는 연속 근사 및 선형 로직 회로에 로직 레벨 신호를 제공하도록 이득이 증가될 수 있다. 이 결정 신호를 수신할 수 있는 연속 근사 로직 회로의 예가 이하의 도면에 도시되어 있다.
도 9는 본 발명의 실시예에 따른 연속 근사 로직 회로를 도시하고 있다. 이 도면은 두 개의 레지스터 뱅크, 즉, 레지스터(910-940) 뱅크 및 레지스터(950-980) 뱅크를 포함한다.
하부 레지스터(950-980) 뱅크는 라인(915)상의 펄스 신호 및 라인(985)상의 클럭 신호를 수신한다. 펄스 신호는 루프가 캘리브레이션될 때 파워-온 또는 초기화 조건동안 제공되는 단일의 펄스일 수 있다. 또한, 라인(985)상의 클럭 신호의 주파수는 입력 클럭 신호의 주파수보다 낮을 수 있다. 펄스 신호는 라인(915)으로 수신되고 레지스터(950-980)를 통하여 리플(ripple)된다. 라인(915)상의 펄스 신호는 펄스(915)가 레지스터(950-980)를 통하여 리플됨에 따라 연속으로 레지스터(910-940)를 클럭킹한다. 레지스터(910-940) 각각이 클럭킹됨에 따라, 라인(955)상의 결정 신호의 레벨은 대응하는 레지스터에 저장된다. 레지스터의 출력은 라인(965)으로 연속 근사 카운트를 제공한다. 이 예에 있어서, 연속 근사 레지스터 카운트의 4개의 비트가 라인(965)으로 제공되고 있지만, 본 발명의 다른 실시예에 있어서는 다른 개수의 비트가 제공될 수도 있다.
또한, 본 발명의 실시예는 가변 지연 소자를 통하여 지연을 제어하는 카운트의 최상위 비트를 발생하도록 연속 근사 기술을 적용한다. 이 예는 이하의 도면에 도시되어 있다.
도 10은 본 발명의 일실시예에 따른 연속 근사 레지스터 로직 회로를 동작시키는 방법을 도시하고 있다. 1010단계에서, 다음의 연속 근사 레지스터 비트가 설정된다. 이것은 결과적으로 1020단계에서 가변 지연을 변화시킨다. 이로부터, 1030단계에서, 출력 클럭이 발생된다. 1040단계에서, 출력 클럭이 결정 신호를 발생하도록 적분된다. 1050단계에서, 연속 근사 레지스터에 비트 값으로서 결정 신호가 저장된다.
본 발명의 실시예에 대한 이상의 설명은 예시 및 개시를 위한 목적으로 제공된 것으로, 본 발명을 개시 형태로 한정하려는 것은 아니며, 이상의 교시 내용의 관점에서 다수의 수정예 및 변형예가 가능하다. 본 명세서에 개시된 실시예는 본 발명의 원리 및 그 실질적인 응용을 최상으로 설명하기 위해 선택되어 기술된 것이며, 이로써 당업자로 하여금 본 발명을 고려되는 구체적인 용도에 부합하는 각종 실시예로 활용할 수 있도록 하고 또한 각종 수정예와 함께 활용할 수 있도록 한다. 그러므로, 본 발명은 이하의 청구범위의 요지 내의 등가물 및 수정예 모두를 포함하는 것으로 이해하여야 할 것이다.

Claims (20)

  1. 주기 신호를 수신하는 단계;
    상기 주기 신호를 고정 구간동안 지연시켜 제1 신호를 발생하는 단계;
    상기 주기 신호를 카운트에 의해 제어되는 가변 구간동안 지연시켜 제2 신호를 발생하는 단계;
    상기 제1 신호 및 상기 제2 신호를 이용하여 출력 신호를 구성하는 단계;
    상기 출력 신호를 적분하는 단계;
    상기 적분된 출력 신호를 가지고, 연속 근사를 이용하여 상기 카운트의 다수의 제1 비트를 발생하는 단계; 및
    상기 적분된 출력 신호를 가지고, 상기 카운트의 다수의 제2 비트를 선형적으로 발생하는 단계
    를 포함하는 주기 신호의 듀티 사이클을 향상시키는 방법.
  2. 제1항에 있어서,
    상기 주기 신호는 클럭 신호인 주기 신호의 듀티 사이클을 향상시키는 방법.
  3. 제1항에 있어서,
    상기 가변 구간은 상기 고정 지연보다 짧거나, 같거나, 길게 설정될 수 있는 주기 신호의 듀티 사이클을 향상시키는 방법.
  4. 제1항에 있어서,
    상기 제1 신호의 제1 에지들 및 상기 제2 신호의 제2 에지들은 출력 신호를 구성하도록 이용되는 주기 신호의 듀티 사이클을 향상시키는 방법.
  5. 제1항에 있어서,
    상기 카운트의 다수의 제1 비트는 상기 카운트의 최상위 비트를 포함하는 주기 신호의 듀티 사이클을 향상시키는 방법.
  6. 제1항에 있어서,
    상기 카운트의 다수의 제2 비트는 상기 카운트의 최하위 비트를 포함하는 주기 신호의 듀티 사이클을 향상시키는 방법.
  7. 고정 지연을 제공하는 고정 지연 소자;
    카운트에 의해 제어되는 가변 지연을 제공하는 가변 지연 소자;
    상기 고정 지연 소자의 출력 및 상기 가변 지연 소자의 출력에 연결되어, 향상된 듀티 사이클을 갖는 출력 신호를 제공하는 래치 회로;
    상기 래치 회로의 출력에 연결되어, 입력 신호를 적분하는 적분기;
    상기 적분기의 출력에 연결되어, 상기 카운트의 제1부분을 제공하는 연속 근사 로직 회로; 및
    상기 적분기의 출력에 연결되어, 상기 카운트의 제2부분을 제공하는 선형 로직 회로
    를 포함하는 주기 신호의 듀티 사이클을 향상시키는 회로.
  8. 제7항에 있어서,
    상기 고정 지연 소자 및 상기 가변 지연 소자는 상기 주기 신호를 수신하도록 연결되어 있는 주기 신호의 듀티 사이클을 향상시키는 회로.
  9. 제8항에 있어서,
    상기 주기 신호는 클럭 신호인 주기 신호의 듀티 사이클을 향상시키는 회로.
  10. 제7항에 있어서,
    사익 카운트의 제1부분은 상기 카운트의 최상위 비트를 포함하는 주기 신호의 듀티 사이클을 향상시키는 회로.
  11. 제10항에 있어서,
    상기 카운트의 제2부분은 상기 카운트의 최하위 비트를 포함하는 주기 신호의 듀티 사이클을 향상시키는 회로.
  12. 제7항에 있어서,
    상기 고정 지연 소자 및 상기 가변 지연 소자는 커런트 스타브드 인버터들(current-starved inverters)을 포함하는 주기 신호의 듀티 사이클을 향상시키는 회로.
  13. 제7항에 있어서,
    상기 래치 회로는 상기 고정 지연 소자의 출력의 제1에지들 및 상기 가변 지연 소자의 출력의 제2에지들을 이용하여 상기 출력 신호를 발생하는 주기 신호의 듀티 사이클을 향상시키는 회로.
  14. 제7항에 있어서,
    상기 회로는 다이나믹 랜덤 액세스 메모리상에 위치하는 주기 신호의 듀티 사이클을 향상시키는 회로.
  15. 입력 클럭 신호를 수신하는 단계;
    상기 입력 클럭 신호를 가변 구간동안 지연시키는 단계;
    상기 지연된 입력 클럭 신호를 이용하여 출력 클럭 신호를 발생하는 단계;
    상기 출력 클럭 신호의 듀티 사이클이 50 퍼센트보다 작은지 큰지를 판단하는 단계;
    상기 판단을 연속 근사에 이용하여 상기 가변 구간을 설정하는 카운트에 대한 비트를 발생하는 단계; 및
    상기 판단을 선형 근사에 이용하여 상기 카운트에 대한 비트를 발생하는 단계
    를 포함하는 향상된 듀티 사이클을 갖는 출력 클럭 신호를 생성하는 방법.
  16. 제15항에 있어서,
    상기 입력 클럭 신호는 지연고정루프로부터 수신되는 향상된 듀티 사이클을 갖는 출력 클럭 신호를 생성하는 방법.
  17. 제15항에 있어서,
    상기 출력 클럭 신호는 지연고정루프로 제공되는 향상된 듀티 사이클을 갖는 출력 클럭 신호를 생성하는 방법.
  18. 제15항에 있어서,
    상기 연속 근사는 상기 카운트의 최상위 비트를 발생하는 향상된 듀티 사이클을 갖는 출력 클럭 신호를 생성하는 방법.
  19. 제15항에 있어서,
    상기 선형 근사는 상기 카운트의 최하위 비트를 발생하는 향상된 듀티 사이클을 갖는 출력 클럭 신호를 생성하는 방법.
  20. 제15항에 있어서,
    상기 지연된 입력 클럭 신호의 제1 에지는 상기 출력 클럭 신호를 발생하도록 이용되는 향상된 듀티 사이클을 갖는 출력 클럭 신호를 생성하는 방법.
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