KR20110123385A - Semiconductor chip and semiconductor wafer and method for forming guard ring structure thereof - Google Patents

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Abstract

PURPOSE: A semiconductor chip, a semiconductor wafer, and a guard ring structure formation method thereof are provided to block a route connecting between a device formation region and scribe line region by cutting a chip boundary region, thereby providing immunity with respect to varying moisture and mixed degree when using the chip. CONSTITUTION: A gate structure(420) is laminated on an active layer(410). The active layer comprises active layer elements(411,412,413). The active layer and gate structure transfer an electric signal between a device formation region and scribe line region. A metal contact barrier(430) and metal layer(440) are laminated on the gate structure. The metal contact barrier comprises contact barrier elements(431,432,433).

Description

반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법 {SEMICONDUCTOR CHIP AND SEMICONDUCTOR WAFER AND METHOD FOR FORMING GUARD RING STRUCTURE THEREOF} Semiconductor chip and semiconductor wafer and method for forming guard ring structure {SEMICONDUCTOR CHIP AND SEMICONDUCTOR WAFER AND METHOD FOR FORMING GUARD RING STRUCTURE THEREOF}

본 발명의 실시예는 반도체 칩 및 반도체 웨이퍼에 관한 것으로, 특히 반도체 웨이퍼상의 칩들과 스크라이브 라인 영역 사이를 물리적으로 분리하는 가드링 구조에 관한 것이다.
Embodiments of the present invention relate to semiconductor chips and semiconductor wafers, and more particularly to a guard ring structure that physically separates between chips and scribe line regions on a semiconductor wafer.

통상 반도체 제조 공정에서 제조되는 반도체 웨이퍼는 복수의 반도체 칩들로 이루어진다. 상기 반도체 웨이퍼 상에서의 공정은 높은 정확도가 요구되기 때문에, 공정 진행 중 여러 가지 테스트를 받게 된다. 예를 들어, 반도체 칩내의 소자 및 회로 특성을 모니터링하기 위한 PCM 테스트가 실시되거나, 반도체 칩의 동작 특성을 모니터링하기 위한 프루브(Probe) 테스트가 실시된다. 이러한 테스트를 위해 일반적으로 반도체 칩(chip)들 사이의 영역인 스크라이브 라인(scribe line) 또는 스크라이브 레인(scribe lane)영역에 테스트 패턴(test pattern) 또는 BIST(Built-In Self Test) 회로가 형성된다. 상기 반도체 제조 공정 이후의 조립 과정에서 상기 반도체 웨이퍼는 상기 반도체 칩들로 절단된다. 이때 상기 스크라이브 라인 영역은 상기 반도체 웨이퍼를 개개의 칩들로 분리하기 위한 절단(sawing) 기준이 된다. 상기 조립 과정에서 상기 반도체 웨이퍼에 대한 절단 동작이 수행될 시 상기 반도체 칩들로 스트레스(stress) 및 습기 등이 침투되는 것을 방지하기 위해 각 칩들의 가장자리 4면에는 칩 경계(chip boundary)영역이 형성된다. In general, a semiconductor wafer manufactured in a semiconductor manufacturing process is composed of a plurality of semiconductor chips. Since the process on the semiconductor wafer requires high accuracy, various tests are performed during the process. For example, a PCM test is performed to monitor device and circuit characteristics in the semiconductor chip, or a probe test is performed to monitor operating characteristics of the semiconductor chip. For this test, a test pattern or a built-in self test (BIST) circuit is formed in a scribe line or scribe lane area, which is generally an area between semiconductor chips. . In the assembly process after the semiconductor manufacturing process, the semiconductor wafer is cut into the semiconductor chips. In this case, the scribe line region serves as a sawing standard for separating the semiconductor wafer into individual chips. A chip boundary region is formed on four edges of each chip to prevent stress and moisture from penetrating into the semiconductor chips when the cutting operation of the semiconductor wafer is performed in the assembling process. .

일반적인 반도체 웨이퍼 구조가 도 1a 및 도 1b에 도시되어 있다. 반도체 웨이퍼 10은 복수의 반도체 칩들(도면상에는 4개의 칩들)로 이루어진다. 상기 반도체 칩들 각각은 소자 형성 영역과, 칩 경계 영역으로 이루어진다. 예를 들어, 반도체 칩 10A는 소자 형성 영역 20A와, 상기 소자 형성 영역 20의 가장자리 4면을 둘러싸는 칩 경계 영역 30A를 포함한다. 나머지 반도체 칩들 10B,10C,10D 각각도 소자 형성 영역들 20B,20C,20D와, 칩 경계 영역들 30B,30C,30D를 포함한다. 상기 반도체 칩들 10A,10B,10C,10D의 사이에는 스크라이브 라인 영역 40이 형성된다. A typical semiconductor wafer structure is shown in FIGS. 1A and 1B. The semiconductor wafer 10 consists of a plurality of semiconductor chips (four chips in the figure). Each of the semiconductor chips includes an element formation region and a chip boundary region. For example, the semiconductor chip 10A includes an element formation region 20A and a chip boundary region 30A surrounding four edges of the element formation region 20. Each of the remaining semiconductor chips 10B, 10C, and 10D also includes device formation regions 20B, 20C, and 20D, and chip boundary regions 30B, 30C, and 30D. A scribe line region 40 is formed between the semiconductor chips 10A, 10B, 10C, and 10D.

상기 칩 경계 영역들 30A,30B,30C,30D 뿐만 아니라 스크라이브 라인 영역 40에는 소자 형성 영역들 20A,20B,20C,20D로 외부로부터의 스트레스 및 습기 등이 침투되는 것을 방지하기 위한 구조가 형성된다. 예컨대, 도 2 및 도 3에 도시된 바와 같이 액티브 레이어(active layer) 310, 제1 금속 콘택 배리어(metal contact barrier) 321, 제1 금속 레이어(metal layer) 322, 제2 금속 콘택 배리어 331, 제2 금속 레이어 332, 제3 금속 콘택 배리어 341, 제3 금속 레이어 342가 순차적으로 적층되어 가드링(guard ring) 구조를 형성한다. 상기 제1 금속 레이어 322, 상기 제1 금속 콘택 배리어 321, 상기 액티브 레이어 310에 대한 평면 구조가 도 4a 내지 도 4d에 도시되어 있다. In the scribe line region 40 as well as the chip boundary regions 30A, 30B, 30C, and 30D, structures are formed to prevent stress and moisture from penetrating into the device forming regions 20A, 20B, 20C, and 20D. For example, as shown in FIGS. 2 and 3, an active layer 310, a first metal contact barrier 321, a first metal layer 322, a second metal contact barrier 331, a first layer The second metal layer 332, the third metal contact barrier 341, and the third metal layer 342 are sequentially stacked to form a guard ring structure. 4A through 4D illustrate planar structures of the first metal layer 322, the first metal contact barrier 321, and the active layer 310.

한편, 앞서서 설명한 바와 같이 스크라이브 라인 영역 40에는 반도체 칩들 10A,10B,10C,10D의 특성을 모니터링하기 위한 테스트 패턴 또는 테스트 회로가 구현된다. 따라서 상기 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해 상기 반도체 칩들 10A,10B,10C,10D과 스크라이브 라인 영역 40 사이에 신호를 전달하는 가드링 구조가 요구된다.
As described above, a test pattern or a test circuit for monitoring the characteristics of the semiconductor chips 10A, 10B, 10C, and 10D is implemented in the scribe line region 40. Therefore, a guard ring structure for transmitting a signal between the semiconductor chips 10A, 10B, 10C, 10D and the scribe line region 40 is required for a test operation through the test pattern or the test circuit.

따라서, 본 발명의 실시예는 반도체 웨이퍼상의 칩들의 특성을 모니터링하기 위해 상기 칩들 사이에 위치하는 스크라이브 라인 영역에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해, 상기 반도체 칩들과 상기 스크라이브 라인 영역 사이의 신호를 전달하기 위한 요소를 포함하는 칩 경계 영역의 가드링 구조 및 그 구조를 형성하는 방법을 제안한다. 상기 가드링 구조는 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 온도, 습도에 대해 상기 반도체 칩들이 면역을 가질 수 있도록 상기 반도체 칩들과 상기 스크라이브 라인 영역을 물리적으로 분리하는 요소도 포함한다.
Accordingly, an embodiment of the present invention provides the semiconductor chips and the scribe line region for a test operation through a test pattern or a test circuit implemented in a scribe line region located between the chips to monitor the characteristics of the chips on the semiconductor wafer. We propose a guard ring structure of a chip boundary region including elements for transmitting signals therebetween and a method of forming the structure. The guard ring structure also includes an element that physically separates the semiconductor chips from the scribe line region so that the semiconductor chips are immune to mechanical stress, wafer temperature, and humidity during chip cutting. .

본 발명의 일 실시예에 따른 반도체 웨이퍼는, 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함한다. 상기 칩은, 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함한다. 상기 칩 경계 영역은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함한다. 상기 가드링 구조는, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 신호 전달 요소를 포함한다. 일 예로, 상기 가드링 구조는 액티브 레이어와, 상기 액티브 레이어 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함한다. 다른 예로, 상기 가드링 구조는, 액티브 레이어와, 상기 액티브 레이어 위에 적층되는 게이트 구조와, 상기 게이트 구조 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함한다. A semiconductor wafer according to an embodiment of the present invention includes at least one chip formed on a substrate and a scribe line region surrounding the chip. The chip includes an element formation region and a chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region. The chip boundary region includes a guard ring structure that physically separates the element formation region and the scribe line region. The guard ring structure includes a signal transmission element for electrical signal transmission between the element formation region and the scribe line region. For example, the guard ring structure includes an active layer and at least one pair of metal contact barriers and metal layers sequentially stacked on the active layer. In another example, the guard ring structure includes an active layer, a gate structure stacked on the active layer, and at least one pair of metal contact barriers and a metal layer sequentially stacked on the gate structure.

본 발명의 다른 실시예에 따른 반도체 웨이퍼는, 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함한다. 상기 칩은 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함한다. 상기 칩 경계 영역은 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함한다. 상기 가드링 구조는 액티브 레이어와, 상기 액티브 레이어 위에 적층되는 게이트 구조와, 상기 게이트 구조 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함한다. 상기 액티브 레이어와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달한다. 상기 액티브 레이어는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와, 상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함한다. A semiconductor wafer according to another embodiment of the present invention includes at least one chip formed on a substrate and a scribe line region surrounding the chip. The chip includes an element formation region and a chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region. The chip boundary region includes a guard ring structure that physically separates the element formation region and the scribe line region. The guard ring structure includes an active layer, a gate structure stacked on the active layer, and at least a pair of metal contact barriers and a metal layer sequentially stacked on the gate structure. The active layer and the gate structure transfer an electrical signal between the device formation region and the scribe line region. The active layer is positioned to be spaced apart from the first active layer element at both ends of the first active layer element and the first active layer element for the electrical signal transmission between the device formation region and the scribe line region, And a second active layer element physically separating the device formation region and the scribe line region.

본 발명의 다른 실시예에 따른 반도체 웨이퍼는, 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함한다. 상기 칩은 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함한다. 상기 칩 경계 영역은 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함한다. 상기 가드링 구조는 액티브 레이어와, 상기 액티브 레이어 위에 적층되는 게이트 구조와, 상기 게이트 구조 위에 순차적으로 적층되는 한 쌍의 제1 금속 콘택 배리어 및 금속 레이어와, 상기 제1 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 적층되는 한 쌍의 제2 금속 배리어 및 금속 레이어와, 상기 제2 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 적층되는 한 쌍의 제3 금속 배리어 및 금속 레이어를 포함한다. 상기 액티브 레이어와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달한다. 상기 액티브 레이어는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와, 상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함한다. A semiconductor wafer according to another embodiment of the present invention includes at least one chip formed on a substrate and a scribe line region surrounding the chip. The chip includes an element formation region and a chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region. The chip boundary region includes a guard ring structure that physically separates the element formation region and the scribe line region. The guard ring structure may include an active layer, a gate structure stacked on the active layer, a pair of first metal contact barriers and a metal layer sequentially stacked on the gate structure, and a portion of the first metal contact barrier and the metal layer. And a pair of second metal barriers and metal layers sequentially stacked, and a pair of third metal barriers and metal layers sequentially stacked over the second metal contact barriers and metal layers. The active layer and the gate structure transfer an electrical signal between the device formation region and the scribe line region. The active layer is positioned to be spaced apart from the first active layer element at both ends of the first active layer element and the first active layer element for the electrical signal transmission between the device formation region and the scribe line region, And a second active layer element physically separating the device formation region and the scribe line region.

본 발명의 일 실시예에 따르면, 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고, 상기 칩은, 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고, 상기 칩 경계 영역은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하는 반도체 웨이퍼에서 상기 가드링 구조를 형성하는 방법은, 기판상에 액티브 레이어를 형성하는 과정과, 상기 액티브 레이어 위에 게이트 구조를 형성하여 상기 액티브 레이어와 상기 게이트 구조가 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달할 수 있도록 하는 과정과, 상기 게이트 구조 위에 순차적으로 금속 콘택 배리어 및 금속 레이어를 형성하는 과정을 포함한다. According to an embodiment of the present invention, at least one chip formed on a substrate and a scribe line region surrounding the chip, the chip surrounding the element formation region, the element formation region, And a chip boundary region formed between an element formation region and the scribe line region, wherein the chip boundary region includes a guard ring structure for physically separating the element formation region and the scribe line region. The method of forming a ring structure may include forming an active layer on a substrate, and forming a gate structure on the active layer so that the active layer and the gate structure may provide an electrical signal between the device formation region and the scribe line region. And a metal to be sequentially transferred over the gate structure It includes the step of forming the barrier and metal layers chosen.

상기 액티브 레이어를 형성하는 과정은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소를 형성하는 과정과, 상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 형성하는 과정을 포함한다. 상기 제1 액티브 레이어 요소와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 스위치로서 동작한다. 상기 금속 콘택 배리어를 형성하는 과정은, 상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소를 형성하는 과정과, 상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 형성하는 과정을 포함한다.
The forming of the active layer may include forming a first active layer element for electrically transmitting a signal between the device forming region and the scribe line region, and forming the first active layer element at both ends of the first active layer element. Located apart from the layer element, and forming a second active layer element that physically separates the device formation region and the scribe line region. The first active layer element and the gate structure act as a switch for electrical signal transfer between the device formation region and the scribe line region. The forming of the metal contact barrier may include forming a first contact barrier element stacked on the first active layer element, and spaced apart from the first contact barrier element at both ends of the first contact barrier element. And forming a second contact barrier element stacked over the second active layer element.

본 발명의 실시예에 따른 칩 경계 영역의 가드링 구조는 액티브 레이어가 신호 전달 요소를 포함한다. 따라서, 스크라이브 라인 영역에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위한 상기 반도체 칩들과 스크라이브 라인 영역 사이의 신호 전달이 가능하다. In the guard ring structure of the chip boundary region according to the embodiment of the present invention, the active layer includes a signal transmission element. Therefore, signal transmission between the semiconductor chips and the scribe line region for a test operation through a test pattern or a test circuit implemented in the scribe line region is possible.

또한, 본 발명의 실시예에 따른 칩 경계 영역의 가드링 구조는 액티브 레이어와 이 액티브 레이어 위에 적층되는 한 쌍의 금속 콘택 배리어와 금속 레이어가 칩의 소자 형성 영역과 스크라이브 라인 영역을 물리적으로 분리하는 요소를 포함한다. 따라서, 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 혼도, 습도에 대해 면역을 가질 수 있다.
In addition, the guard ring structure of the chip boundary region according to an embodiment of the present invention is characterized in that the active layer and a pair of metal contact barriers and metal layers stacked on the active layer physically separate the element formation region and the scribe line region of the chip. Contains an element. Therefore, it is possible to be immune to mechanical stress generated during the wafer cutting process, confusion that changes during use of the chip, and humidity.

도 1a 및 도 1b는 일반적인 반도체 웨이퍼에 대한 평면도이다.
도 2는 도 1a 및 도 1b에 도시된 칩 경계 영역의 가드링 구조를 나타내는 사시도이다.
도 3은 도 1a 및 도 1b에 도시된 칩 경계 영역의 가드링 구조를 나타내는 단면도이다.
도 4a 내지 도 4d는 도 1a 및 도 1b에 도시된 칩 경계 영역의 가드링 구조를 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 사시도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 단면도이다.
도 8a 내지 도 8b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 평면도이다.
도 9a 내지 도 9b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 평면도이다.
도 10a는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어와 게이트 구조간의 연결을 나타내는 단면도이다.
도 10b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어와 게이트 구조간의 연결에 대한 등가회로도이다.
도 11은 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 사시도이다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어에 대한 등가회로도이다. 1A and 1B are plan views of a typical semiconductor wafer.
FIG. 2 is a perspective view illustrating the guard ring structure of the chip boundary region illustrated in FIGS. 1A and 1B.
3 is a cross-sectional view illustrating the guard ring structure of the chip boundary region illustrated in FIGS. 1A and 1B.
4A through 4D are plan views illustrating the guard ring structure of the chip boundary region illustrated in FIGS. 1A and 1B.
5 is a perspective view illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention.
6 and 7 are cross-sectional views illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention.
8A to 8B are plan views illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention.
9A to 9B are plan views illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention.
10A is a cross-sectional view illustrating a connection between an active layer and a gate structure of a guard ring structure of a chip boundary region according to an embodiment of the present invention.
10B is an equivalent circuit diagram of a connection between an active layer and a gate structure of a guard ring structure of a chip boundary region according to an embodiment of the present invention.
11 is a perspective view illustrating a guard ring structure of a chip boundary region according to another exemplary embodiment of the present invention.
12 and 13 are cross-sectional views illustrating a guard ring structure of a chip boundary region according to another exemplary embodiment of the present invention.
14 is an equivalent circuit diagram of an active layer of a guard ring structure of a chip boundary region according to another embodiment of the present invention.

이하 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in order to enable those skilled in the art to more easily implement the present invention.

일 Work 실시예Example

본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조는 도 1a 및 도 1b에 도시된 바와 같은 반도체 웨이퍼 10 상에 구현된다. 상기 반도체 웨이퍼 10은 기판상에 형성되는 적어도 하나의 칩 10A,10B,10C,10D와, 상기 칩 10A,10B,10C,10D를 둘러싸는 스크라이브 라인 영역 40을 포함한다. 예컨대, 칩 10A는 소자 형성 영역 20A와, 칩 경계 영역 30A를 포함한다. 칩 10B는 소자 형성 영역 20B와, 칩 경계 영역 30B를 포함하고, 칩 10C는 소자 형성 영역 20C와, 칩 경계 영역 30C를 포함하고, 칩 10D는 소자 형성 영역 20D와, 칩 경계 영역 30D를 포함한다. 상기 칩 경계 영역 30A는 상기 소자 형성 영역 20A를 둘러싸며, 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40의 사이에 형성된다. 상기 칩 경계 영역 30A는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역40을 물리적으로 분리하는 가드링 구조를 포함한다. The guard ring structure of the chip boundary region according to an embodiment of the present invention is implemented on the semiconductor wafer 10 as shown in FIGS. 1A and 1B. The semiconductor wafer 10 includes at least one chip 10A, 10B, 10C, 10D formed on a substrate, and a scribe line region 40 surrounding the chip 10A, 10B, 10C, 10D. For example, the chip 10A includes an element formation region 20A and a chip boundary region 30A. Chip 10B includes an element formation region 20B and a chip boundary region 30B, chip 10C includes an element formation region 20C and a chip boundary region 30C, and chip 10D includes an element formation region 20D and a chip boundary region 30D. . The chip boundary region 30A surrounds the element formation region 20A and is formed between the element formation region 20A and the scribe line region 40. The chip boundary region 30A includes a guard ring structure that physically separates the element formation region 20A and the scribe line region 40.

도 5는 본 발명의 실시예에 따른 가드링 구조를 나타내는 사시도이다. 상기 가드링 구조는 액티브 레이어 410을 포함한다. 게이트 구조 420은 상기 액티브 레이어 410 위에 적층된다. 상기 액티브 레이어 410 위에는 적어도 한 쌍의 금속 콘택 베리어와 금속 레이어가 적층된다. 여기서는 상기 액티브 레이터 410 위에 3쌍의 금속 콘택 배리어와 금속 레이어가 적층된 예로 설명하고 있지만, 금속 콘택 배리어와 금속 레이터 쌍의 수는 적절하게 선택될 수 있다. 첫번째 쌍의 금속 콘택 배리어 430 및 금속 레이어 440은 상기 게이트 구조 420 위에 순차적으로 적층된다. 두번째 쌍의 금속 콘택 배리어 331 및 금속 레이어 332는 상기 첫번째 쌍의 금속 콘택 배리어 430 및 금속 레이어 440 위에 순차적으로 적층된다. 세번째 쌍의 금속 배리어 341 및 금속 레이어 342는 상기 두번째 쌍의 금속 콘택 배리어 331 및 금속 레이어 332 위에 순차적으로 적층된다. 5 is a perspective view showing a guard ring structure according to an embodiment of the present invention. The guard ring structure includes an active layer 410. Gate structure 420 is stacked on the active layer 410. At least one pair of metal contact barriers and a metal layer are stacked on the active layer 410. Herein, an example in which three pairs of metal contact barriers and a metal layer are stacked on the activator 410 is described. The first pair of metal contact barriers 430 and metal layer 440 are sequentially stacked on the gate structure 420. The second pair of metal contact barriers 331 and metal layer 332 are sequentially stacked on the first pair of metal contact barriers 430 and metal layer 440. A third pair of metal barriers 341 and metal layer 342 are sequentially stacked over the second pair of metal contact barriers 331 and metal layer 332.

상기 액티브 레이어 410과 상기 게이트 구조 420은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적 신호를 전달한다. 상기 액티브 레이어 410은 액티브 레이어 요소들 411,412,413을 포함한다. 상기 액티브 레이어 요소 413은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호를 전달한다. 상기 액티브 레이어 요소 411은 상기 액티브 레이어 요소 413의 하단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 액티브 레이어 요소 412는 상기 액티브 레이어 요소 413의 상단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 이와 같이 상기 액티브 레이어 요소들 411,412는 상기 액티브 레이어 요소 413의 양단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 액티브 레이어 요소들 411,412는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40을 물리적으로 분리한다. 여기서 물리적인 분리하는 기능이란 향후 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 온도, 습도에 대해 상기 반도체 칩들이 면역을 가질 수 있도록 상기 반도체 칩들과 상기 스크라이브 라인 영역을 물리적으로 격리하는 것을 의미한다. The active layer 410 and the gate structure 420 transfer an electrical signal between the device formation region 20A and the scribe line region 40. The active layer 410 includes active layer elements 411, 412, 413. The active layer element 413 transfers an electrical signal between the device formation region 20A and the scribe line region 40. The active layer element 411 is spaced apart from the active layer element 413 at the bottom of the active layer element 413. The active layer element 412 is spaced apart from the active layer element 413 on top of the active layer element 413. As such, the active layer elements 411 and 412 are positioned at both ends of the active layer element 413 and spaced apart from the active layer element 413. The active layer elements 411 and 412 physically separate the device formation region 20A and the scribe line region 40. Here, the physical separation function is to physically isolate the semiconductor chips from the scribe line region so that the semiconductor chips can be immunized against mechanical stress, temperature, and humidity during use of the wafer cutting process. it means.

상기 액티브 레이어 요소 413과 상기 게이트 구조 420은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호 전달을 위한 스위치로서 동작한다. 전기적인 신호를 전달하는 기능이란 반도체 웨이퍼상의 칩들의 특성을 모니터링하기 위해 상기 칩들 사이에 위치하는 스크라이브 라인 영역 40에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해, 상기 칩들과 상기 스크라이브 라인 영역 40 사이에 주고받게 되는 신호를 의미한다. The active layer element 413 and the gate structure 420 operate as switches for electrical signal transfer between the device formation region 20A and the scribe line region 40. The function of transmitting electrical signals is the chip and the scribe line region for a test operation through a test pattern or a test circuit implemented in the scribe line region 40 located between the chips to monitor the characteristics of the chips on the semiconductor wafer. It means the signal sent and received between 40.

상기 금속 콘택 배리어 430은 콘택 배리어 요소들 431,432,433을 포함한다. 상기 콘택 배리어 요소 432는 상기 액티브 레이어 요소 413 위에 적층된다. 상기 콘택 배리어 요소들 431,433은 각각 상기 콘택 배리어 요소 432의 양단에 상기 콘택 배리어 요소 432와 이격되어 위치하며, 상기 액티브 레이어 요소들 411,412 위에 적층된다. The metal contact barrier 430 includes contact barrier elements 431, 432, 433. The contact barrier element 432 is stacked over the active layer element 413. The contact barrier elements 431 and 433 are respectively spaced apart from the contact barrier element 432 at both ends of the contact barrier element 432, and are stacked on the active layer elements 411 and 412.

상기 금속 레이어 440은 금속 레이어 요소들 441,442를 포함한다. 상기 금속 레이어 요소 442는 상기 콘택 배리어 요소 432 위에 적층된다. 상기 금속 레이어 요소 441은 상기 콘택 배리어 요소들 431,433 위에 적층된다. 상기 금속 레이어 요소 441은 상기 금속 배선 요소 442의 가장자리들의 일부를 감싼다. 상기 금속 레이어 요소 441은 상기 금속 레이어 요소 442와 이격되어 위치한다. The metal layer 440 includes metal layer elements 441, 442. The metal layer element 442 is stacked over the contact barrier element 432. The metal layer element 441 is stacked over the contact barrier elements 431, 433. The metal layer element 441 surrounds some of the edges of the metal wiring element 442. The metal layer element 441 is spaced apart from the metal layer element 442.

상기 금속 콘택 배리어 331은 상기 금속 레이어 440 위에 적층된다. 상기 금속 레이어 332는 상기 금속 콘택 배리어 331 위에 적층된다. 상기 금속 콘택 배리어 341은 상기 금속 레이어 332 위에 적층된다. 상기 금속 레이어 342는 상기 금속 콘택 배리어 341 위에 적층된다. The metal contact barrier 331 is stacked on the metal layer 440. The metal layer 332 is stacked over the metal contact barrier 331. The metal contact barrier 341 is stacked over the metal layer 332. The metal layer 342 is stacked over the metal contact barrier 341.

도 6 및 도 7은 본 발명의 일 실시예에 따른 가드링 구조를 나타내는 단면도이다. 상기 도 6은 도 5에 도시된 가드링 구조의 A-A' 단면을 나타내는 도면이고, 상기 도 7은 도 5에 도시된 가드링 구조의 B-B' 단면을 나타내는 도면이다. 여기에서는 본 발명의 실시예에 따른 가드링 구조가 칩 경계 영역 30A에 형성되는 경우로서 소자 형성 영역 20A과 스크라이브 라인 40 사이에 전기적인 신호의 전달이 가능한 예로서 설명할 것이다. 그러나, 소자 형성 영역 20B와 스크라이브 라인 40 사이에 전기적인 신호의 전달을 고려한다면 상기 칩 경계 영역 30A에 형성되는 가드링 구조는 칩 경계 영역 30B에도 동일하게 형성될 수 있다는 사실에 유의하여야 할 것이다. 6 and 7 are cross-sectional views showing a guard ring structure according to an embodiment of the present invention. 6 is a cross-sectional view taken along line AA ′ of the guard ring structure shown in FIG. 5, and FIG. 7 is a cross-sectional view taken along line B-B ′ of the guard ring structure shown in FIG. 5. Herein, a case in which the guard ring structure according to the embodiment of the present invention is formed in the chip boundary region 30A will be described as an example in which electrical signals can be transferred between the element formation region 20A and the scribe line 40. However, it should be noted that the guard ring structure formed in the chip boundary region 30A can be formed in the chip boundary region 30B in consideration of the transmission of the electrical signal between the element formation region 20B and the scribe line 40.

상기 도 6을 참조하면, 반도체 기판 위에 액티브 레이어 요소들 411,413이 적층된다. 상기 액티브 레이어 요소들 411,413 위에 게이트 구조 420과, 금속 콘택 배리어 430이 적층된다. 상기 게이트 구조 420과 상기 금속 콘택 배리어 430은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 430 위에 금속 레이어 440이 적층된다. 상기 금속 레이어 440 위에 금속 콘택 배리어 331이 적층된다. 상기 금속 레이어 440과 상기 금속 콘택 배리어 331은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 331 위에 금속 레이어 332가 적층된다. 상기 금속 레이어 332 위에 금속 콘택 배리어 341이 적층된다. 상기 금속 레이어 332와 상기 금속 콘택 배리어 341은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 341 위에 금속 레이어 342가 적층된다. 여기서는 3쌍의 금속 콘택 배리어 및 금속 레이어가 가드링 구조를 형성하는 예로서 설명하고 있지만, 그 수는 적절하게 선택될 수 있을 것이다. Referring to FIG. 6, active layer elements 411 and 413 are stacked on a semiconductor substrate. A gate structure 420 and a metal contact barrier 430 are stacked on the active layer elements 411 and 413. The gate structure 420 and the metal contact barrier 430 may be formed together with one interlayer insulating layer. A metal layer 440 is stacked on the metal contact barrier 430. A metal contact barrier 331 is stacked on the metal layer 440. The metal layer 440 and the metal contact barrier 331 may be formed together with one interlayer insulating layer. A metal layer 332 is stacked on the metal contact barrier 331. A metal contact barrier 341 is stacked on the metal layer 332. The metal layer 332 and the metal contact barrier 341 may be formed together with one interlayer insulating layer. A metal layer 342 is stacked on the metal contact barrier 341. Although three pairs of metal contact barriers and metal layers are described here as an example of forming a guard ring structure, the number may be appropriately selected.

상기 도 7을 참조하면, 반도체 기판 위에 액티브 레이어 요소 413이 적층된다. 상기 액티브 레이어 요소 413 위에 게이트 구조 420과, 금속 콘택 배리어 432가 적층된다. 상기 게이트 구조 420과 상기 금속 콘택 배리어 432는 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 432 위에 금속 레이어 요소들 441,442가 적층된다. 상기 금속 레이어 요소들 441,442 위에 금속 콘택 배리어 331이 적층된다. 상기 금속 레이어 요소들 441,442와 상기 금속 콘택 배리어 331은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 331 위에 금속 레이어 332가 적층된다. 상기 금속 레이어 332 위에 금속 콘택 배리어 341이 적층된다. 상기 금속 레이어 332와 상기 금속 콘택 배리어 341은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 341 위에 금속 레이어 342가 적층된다. 여기서는 3쌍의 금속 콘택 배리어 및 금속 레이어가 가드링 구조를 형성하는 예로서 설명하고 있지만, 그 수는 적절하게 선택될 수 있을 것이다. Referring to FIG. 7, an active layer element 413 is stacked on a semiconductor substrate. A gate structure 420 and a metal contact barrier 432 are stacked on the active layer element 413. The gate structure 420 and the metal contact barrier 432 may be formed together with one interlayer insulating layer. Metal layer elements 441 and 442 are stacked on the metal contact barrier 432. A metal contact barrier 331 is stacked over the metal layer elements 441,442. The metal layer elements 441 and 442 and the metal contact barrier 331 may be formed with one interlayer insulating layer. A metal layer 332 is stacked on the metal contact barrier 331. A metal contact barrier 341 is stacked on the metal layer 332. The metal layer 332 and the metal contact barrier 341 may be formed together with one interlayer insulating layer. A metal layer 342 is stacked on the metal contact barrier 341. Although three pairs of metal contact barriers and metal layers are described here as an example of forming a guard ring structure, the number may be appropriately selected.

도 8a 내지 도 8b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 평면도이다. 도 9a 내지 도 9b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 평면도이다. 8A to 8B are plan views illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention. 9A to 9B are plan views illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention.

상기 도 8a를 참조하면, 금속 레이어 440은 금속 레이어 요소 441,442를 포함한다. 상기 금속 레이어 요소 442은 사각형 형태를 갖는다. 상기 금속 레이어 요소 441은 상기 금속 레이어 요소 442의 가장자리들의 일부를 감싸도록 형성된다. 예컨대, 상기 금속 레이어 요소 441은 상기 금속 레이어 요소 442의 상단 모서리, 좌측단 모서리 및 하단 모서리를 감싸도록 "ㄷ" 형태를 갖는다. Referring to FIG. 8A, the metal layer 440 includes metal layer elements 441, 442. The metal layer element 442 has a rectangular shape. The metal layer element 441 is formed to surround some of the edges of the metal layer element 442. For example, the metal layer element 441 has a shape of “c” to surround the top edge, left edge and bottom edge of the metal layer element 442.

상기 도 8b를 참조하면, 금속 콘택 배리어 430은 콘택 배리어 요소들 431,432,433을 포함한다. 상기 콘택 배리어 요소 433은 상기 콘택 배리어 요소 432의 상단에 상기 콘택 배리어 요소 432와 이격되어 위치한다. 상기 콘택 배리어 요소 431은 상기 콘택 배리어 요소 432의 하단에 상기 콘택 배리어 요소 432와 이격되어 위치한다. 상기 도 9a에 도시된 바와 같이, 상기 콘택 배리어 요소 432는 상기 금속 레이어 요소 442의 하부에 형성되며, 상기 콘택 배리어 요소들 431,433은 상기 금속 레이어 요소 441의 하부에 형성된다. Referring to FIG. 8B, the metal contact barrier 430 includes contact barrier elements 431, 432, 433. The contact barrier element 433 is positioned at the top of the contact barrier element 432 and spaced apart from the contact barrier element 432. The contact barrier element 431 is spaced apart from the contact barrier element 432 at the bottom of the contact barrier element 432. As shown in FIG. 9A, the contact barrier element 432 is formed under the metal layer element 442, and the contact barrier elements 431 and 433 are formed under the metal layer element 441.

상기 도 8c를 참조하면, 게이트 구조 420은 "ㄱ" 형태를 갖는다. 상기 도 9b에 도시된 바와 같이, 상기 게이트 구조 420은 상기 콘택 배리어 요소 432의 하부와, 상기 콘택 배리어 요소들 433,432의 사이와, 상기 콘택 배리어 요소들 432,431의 사이에 형성된다. Referring to FIG. 8C, the gate structure 420 has a shape of "a". As shown in FIG. 9B, the gate structure 420 is formed below the contact barrier element 432, between the contact barrier elements 433 and 432, and between the contact barrier elements 432 and 431.

상기 도 8d를 참조하면, 액티브 레이어 410은 액티브 레이어 요소들 411,412,413을 포함한다. 상기 액티브 레이어 요소 411은 상기 액티브 레이어 요소 413의 하단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 액티브 레이어 요소 412는 상기 액티브 레이어 요소 413의 상단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 도 9c에 도시된 바와 같이, 상기 액티브 레이어 요소 413은 상기 액티브 레이어 요소들 411,412 보다 큰 폭을 갖도록 형성된다. 상기 게이트 구조 420은 상기 액티브 레이어 요소 413의 상부와, 상기 액티브 레이어 요소들 412,413의 사이와, 상기 액티브 레이어 요소들 411,413의 사이에 형성된다. Referring to FIG. 8D, the active layer 410 includes active layer elements 411, 412, and 413. The active layer element 411 is spaced apart from the active layer element 413 at the bottom of the active layer element 413. The active layer element 412 is spaced apart from the active layer element 413 on top of the active layer element 413. As shown in FIG. 9C, the active layer element 413 is formed to have a larger width than the active layer elements 411 and 412. The gate structure 420 is formed on top of the active layer element 413, between the active layer elements 412 and 413, and between the active layer elements 411 and 413.

도 10a는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어와 게이트 구조간의 연결을 나타내는 단면도이고, 도 10b는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어와 게이트 구조간의 연결에 대한 등가회로도이다. FIG. 10A is a cross-sectional view illustrating a connection between an active layer and a gate structure of a guard ring structure of a chip boundary region according to an embodiment of the present invention, and FIG. 10B is a view of the guard ring structure of a chip boundary region according to an embodiment of the present invention. Equivalent circuit diagram for the connection between the active layer and the gate structure.

상기 도 10a를 참조하면, 액티브 레이어 요소 413은 게이트 구조 420의 하부에 형성된다. 상기 액티브 레이어 요소 413은 기판 413A과, 소오스/드레인 영역 413B와, 층간 절연막 413C을 포함한다. 상기 게이트 구조 420은 콘트롤 게이트(control gate) 등을 포함하여 MOS(Metal Oxide Semiconductor) 트랜지스터의 게이트를 구성하는 요소들을 의미하는 개념이다. Referring to FIG. 10A, the active layer element 413 is formed under the gate structure 420. The active layer element 413 includes a substrate 413A, a source / drain region 413B, and an interlayer insulating film 413C. The gate structure 420 is a concept that refers to elements constituting the gate of a metal oxide semiconductor (MOS) transistor including a control gate and the like.

상기 도 10b를 참조하면, 상기 액티브 레이어 요소 413과 상기 게이트 구조 420은 MOS 트랜지스터와 같은 스위치로서 기능하여, 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호를 전달한다. 여기서, 전기적인 신호란 상기 스크라이브 라인 영역 40에 형성된 테스트 패턴 또는 테스트 회로를 통해 상기 소자 형성 영역 20A상에 형성된 소자 및 회로의 특성을 모니터링할 때 주고 받는 PCM 테스트, PT1 테스트 등과 관련된 신호를 의미한다. Referring to FIG. 10B, the active layer element 413 and the gate structure 420 function as a switch such as a MOS transistor to transfer an electrical signal between the device formation region 20A and the scribe line region 40. Here, the electrical signal refers to a signal related to the PCM test, the PT1 test, and the like that are transmitted and received when monitoring the characteristics of the device and the circuit formed on the device formation region 20A through a test pattern or a test circuit formed in the scribe line region 40. .

상기 MOS 트랜지스터는 PCM 테스트나 PT1 테스트시에 퓨즈(fuse)를 통해 스위칭 온(on)되어 있고, 패키지 공정 전의 퓨즈 커팅(fuse cutting)을 통해 스위칭 오프된다. 상기 테스트시에 상기 MOS 트랜지스터가 온되어 반도체 칩의 소자 형성 영역 20A과 스크라이브 라인 영역 40의 사이가 연결되지만, 상기 퓨즈 커팅을 통해 오프되면 상기 소자 형성 영역 20A과 상기 스크라이브 라인 영역 40의 사이를 연결하는 경로가 차단된다. 이에 따라 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 혼도, 습도에 대해 면역을 가질 수 있다.
The MOS transistor is switched on through a fuse during the PCM test or the PT1 test, and is switched off through fuse cutting before the package process. In the test, the MOS transistor is turned on to connect between the device formation region 20A and the scribe line region 40 of the semiconductor chip, but when turned off through the fuse cutting, the device formation region 20A and the scribe line region 40 are connected to each other. Route is blocked. Accordingly, it is possible to have immunity to mechanical stress generated during the wafer cutting process, confusion that changes during use of the chip, and humidity.

다른 Other 실시예Example

본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조는 도 1a 및 도 1b에 도시된 바와 같은 반도체 웨이퍼 10 상에 구현된다. 상기 반도체 웨이퍼 10은 기판상에 형성되는 적어도 하나의 칩 10A,10B,10C,10D와, 상기 칩 10A,10B,10C,10D를 둘러싸는 스크라이브 라인 영역 40을 포함한다. 예컨대, 칩 10A는 소자 형성 영역 20A와, 칩 경계 영역 30A를 포함한다. 칩 10B는 소자 형성 영역 20B와, 칩 경계 영역 30B를 포함하고, 칩 10C는 소자 형성 영역 20C와, 칩 경계 영역 30C를 포함하고, 칩 10D는 소자 형성 영역 20D와, 칩 경계 영역 30D를 포함한다. 상기 칩 경계 영역 30A는 상기 소자 형성 영역 20A를 둘러싸며, 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40의 사이에 형성된다. 상기 칩 경계 영역 30A는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역40을 물리적으로 분리하는 가드링 구조를 포함한다. The guard ring structure of the chip boundary region according to another embodiment of the present invention is implemented on the semiconductor wafer 10 as shown in FIGS. 1A and 1B. The semiconductor wafer 10 includes at least one chip 10A, 10B, 10C, 10D formed on a substrate, and a scribe line region 40 surrounding the chip 10A, 10B, 10C, 10D. For example, the chip 10A includes an element formation region 20A and a chip boundary region 30A. Chip 10B includes an element formation region 20B and a chip boundary region 30B, chip 10C includes an element formation region 20C and a chip boundary region 30C, and chip 10D includes an element formation region 20D and a chip boundary region 30D. . The chip boundary region 30A surrounds the element formation region 20A and is formed between the element formation region 20A and the scribe line region 40. The chip boundary region 30A includes a guard ring structure that physically separates the element formation region 20A and the scribe line region 40.

도 11은 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 사시도이다. 상기 가드링 구조는 액티브 레이어 410을 포함한다. 상기 액티브 레이어 410 위에는 적어도 한 쌍의 금속 콘택 베리어와 금속 레이어가 적층된다. 여기서는 상기 액티브 레이터 410 위에 3쌍의 금속 콘택 배리어와 금속 레이어가 적층된 예로 설명하고 있지만, 금속 콘택 배리어와 금속 레이터 쌍의 수는 적절하게 선택될 수 있다. 첫번째 쌍의 금속 콘택 배리어 430 및 금속 레이어 440은 상기 액티브 레이어 410 위에 순차적으로 적층된다. 두번째 쌍의 금속 콘택 배리어 331 및 금속 레이어 332는 상기 첫번째 쌍의 금속 콘택 배리어 430 및 금속 레이어 440 위에 순차적으로 적층된다. 세번째 쌍의 금속 배리어 341 및 금속 레이어 342는 상기 두번째 쌍의 금속 콘택 배리어 331 및 금속 레이어 332 위에 순차적으로 적층된다. 11 is a perspective view illustrating a guard ring structure of a chip boundary region according to another exemplary embodiment of the present invention. The guard ring structure includes an active layer 410. At least one pair of metal contact barriers and a metal layer are stacked on the active layer 410. Herein, an example in which three pairs of metal contact barriers and a metal layer are stacked on the activator 410 is described. The first pair of metal contact barriers 430 and metal layer 440 are sequentially stacked on the active layer 410. The second pair of metal contact barriers 331 and metal layer 332 are sequentially stacked on the first pair of metal contact barriers 430 and metal layer 440. A third pair of metal barriers 341 and metal layer 342 are sequentially stacked over the second pair of metal contact barriers 331 and metal layer 332.

상기 액티브 레이어 410은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적 신호를 전달한다. 상기 액티브 레이어 410은 액티브 레이어 요소들 411,412,413을 포함한다. 상기 액티브 레이어 요소 413은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호를 전달한다. 상기 액티브 레이어 요소 411은 상기 액티브 레이어 요소 413의 하단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 액티브 레이어 요소 412는 상기 액티브 레이어 요소 413의 상단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 이와 같이 상기 액티브 레이어 요소들 411,412는 상기 액티브 레이어 요소 413의 양단에 상기 액티브 레이어 요소 413와 이격되어 위치한다. 상기 액티브 레이어 요소들 411,412는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40을 물리적으로 분리한다. The active layer 410 transfers an electrical signal between the device formation region 20A and the scribe line region 40. The active layer 410 includes active layer elements 411, 412, 413. The active layer element 413 transfers an electrical signal between the device formation region 20A and the scribe line region 40. The active layer element 411 is spaced apart from the active layer element 413 at the bottom of the active layer element 413. The active layer element 412 is spaced apart from the active layer element 413 on top of the active layer element 413. As such, the active layer elements 411 and 412 are positioned at both ends of the active layer element 413 and spaced apart from the active layer element 413. The active layer elements 411 and 412 physically separate the device formation region 20A and the scribe line region 40.

상기 액티브 레이어 요소 413은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호 전달을 위한 저항 수동 소자로서 동작한다. The active layer element 413 acts as a resistive passive element for electrical signal transfer between the element formation region 20A and the scribe line region 40.

상기 금속 콘택 배리어 430은 콘택 배리어 요소들 431,432,433을 포함한다. 상기 콘택 배리어 요소 432는 상기 액티브 레이어 요소 413 위에 적층된다. 상기 콘택 배리어 요소들 431,433은 각각 상기 콘택 배리어 요소 432의 양단에 상기 콘택 배리어 요소 432와 이격되어 위치하며, 상기 액티브 레이어 요소들 411,412 위에 적층된다. The metal contact barrier 430 includes contact barrier elements 431, 432, 433. The contact barrier element 432 is stacked over the active layer element 413. The contact barrier elements 431 and 433 are respectively spaced apart from the contact barrier element 432 at both ends of the contact barrier element 432, and are stacked on the active layer elements 411 and 412.

상기 금속 레이어 440은 금속 레이어 요소들 441,442를 포함한다. 상기 금속 레이어 요소 442는 상기 콘택 배리어 요소 432 위에 적층된다. 상기 금속 레이어 요소 441은 상기 콘택 배리어 요소들 431,433 위에 적층된다. 상기 금속 레이어 요소 441은 상기 금속 배선 요소 442의 가장자리들의 일부를 감싼다. 상기 금속 레이어 요소 441은 상기 금속 레이어 요소 442와 이격되어 위치한다. The metal layer 440 includes metal layer elements 441, 442. The metal layer element 442 is stacked over the contact barrier element 432. The metal layer element 441 is stacked over the contact barrier elements 431, 433. The metal layer element 441 surrounds some of the edges of the metal wiring element 442. The metal layer element 441 is spaced apart from the metal layer element 442.

상기 금속 콘택 배리어 331은 상기 금속 레이어 440 위에 적층된다. 상기 금속 레이어 332는 상기 금속 콘택 배리어 331 위에 적층된다. 상기 금속 콘택 배리어 341은 상기 금속 레이어 332 위에 적층된다. 상기 금속 레이어 342는 상기 금속 콘택 배리어 341 위에 적층된다. The metal contact barrier 331 is stacked on the metal layer 440. The metal layer 332 is stacked over the metal contact barrier 331. The metal contact barrier 341 is stacked over the metal layer 332. The metal layer 342 is stacked over the metal contact barrier 341.

도 12 및 도 13은 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 단면도이다. 상기 도 12는 도 11에 도시된 가드링 구조의 A-A' 단면을 나타내는 도면이고, 상기 도 13은 도 11에 도시된 가드링 구조의 B-B' 단면을 나타내는 도면이다. 여기에서는 본 발명의 실시예에 따른 가드링 구조가 칩 경계 영역 30A에 형성되는 경우로서 소자 형성 영역 20A과 스크라이브 라인 40 사이에 전기적인 신호의 전달이 가능한 예로서 설명할 것이다. 그러나, 소자 형성 영역 20B와 스크라이브 라인 40 사이에 전기적인 신호의 전달을 고려한다면 상기 칩 경계 영역 30A에 형성되는 가드링 구조는 칩 경계 영역 30B에도 동일하게 형성될 수 있다는 사실에 유의하여야 할 것이다. 12 and 13 are cross-sectional views illustrating a guard ring structure of a chip boundary region according to another exemplary embodiment of the present invention. 12 is a cross-sectional view taken along line A-A 'of the guard ring structure shown in FIG. 11, and FIG. 13 is a cross-sectional view taken along line B-B' of the guard ring structure shown in FIG. Herein, a case in which the guard ring structure according to the embodiment of the present invention is formed in the chip boundary region 30A will be described as an example in which electrical signals can be transferred between the element formation region 20A and the scribe line 40. However, it should be noted that the guard ring structure formed in the chip boundary region 30A can be formed in the chip boundary region 30B in consideration of the transmission of the electrical signal between the element formation region 20B and the scribe line 40.

상기 도 12를 참조하면, 반도체 기판 위에 액티브 레이어 요소들 411,413이 적층된다. 상기 액티브 레이어 요소들 411,413 위에 금속 콘택 배리어 430이 적층된다. 상기 금속 콘택 배리어 430은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 430 위에 금속 레이어 440이 적층된다. 상기 금속 레이어 440 위에 금속 콘택 배리어 331이 적층된다. 상기 금속 레이어 440과 상기 금속 콘택 배리어 331은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 331 위에 금속 레이어 332가 적층된다. 상기 금속 레이어 332 위에 금속 콘택 배리어 341이 적층된다. 상기 금속 레이어 332와 상기 금속 콘택 배리어 341은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 341 위에 금속 레이어 342가 적층된다. 여기서는 3쌍의 금속 콘택 배리어 및 금속 레이어가 가드링 구조를 형성하는 예로서 설명하고 있지만, 그 수는 적절하게 선택될 수 있을 것이다. Referring to FIG. 12, active layer elements 411 and 413 are stacked on a semiconductor substrate. A metal contact barrier 430 is stacked over the active layer elements 411, 413. The metal contact barrier 430 may be formed with one interlayer insulating layer. A metal layer 440 is stacked on the metal contact barrier 430. A metal contact barrier 331 is stacked on the metal layer 440. The metal layer 440 and the metal contact barrier 331 may be formed together with one interlayer insulating layer. A metal layer 332 is stacked on the metal contact barrier 331. A metal contact barrier 341 is stacked on the metal layer 332. The metal layer 332 and the metal contact barrier 341 may be formed together with one interlayer insulating layer. A metal layer 342 is stacked on the metal contact barrier 341. Although three pairs of metal contact barriers and metal layers are described here as an example of forming a guard ring structure, the number may be appropriately selected.

상기 도 13을 참조하면, 반도체 기판 위에 액티브 레이어 요소 413이 적층된다. 상기 액티브 레이어 요소 413 위에 금속 콘택 배리어 432가 적층된다. 상기 금속 콘택 배리어 432는 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 432 위에 금속 레이어 요소들 441,442가 적층된다. 상기 금속 레이어 요소들 441,442 위에 금속 콘택 배리어 331이 적층된다. 상기 금속 레이어 요소들 441,442와 상기 금속 콘택 배리어 331은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 331 위에 금속 레이어 332가 적층된다. 상기 금속 레이어 332 위에 금속 콘택 배리어 341이 적층된다. 상기 금속 레이어 332와 상기 금속 콘택 배리어 341은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 341 위에 금속 레이어 342가 적층된다. 여기서는 3쌍의 금속 콘택 배리어 및 금속 레이어가 가드링 구조를 형성하는 예로서 설명하고 있지만, 그 수는 적절하게 선택될 수 있을 것이다. Referring to FIG. 13, an active layer element 413 is stacked on a semiconductor substrate. A metal contact barrier 432 is stacked over the active layer element 413. The metal contact barrier 432 may be formed with one interlayer insulating layer. Metal layer elements 441 and 442 are stacked on the metal contact barrier 432. A metal contact barrier 331 is stacked over the metal layer elements 441,442. The metal layer elements 441 and 442 and the metal contact barrier 331 may be formed with one interlayer insulating layer. A metal layer 332 is stacked on the metal contact barrier 331. A metal contact barrier 341 is stacked on the metal layer 332. The metal layer 332 and the metal contact barrier 341 may be formed together with one interlayer insulating layer. A metal layer 342 is stacked on the metal contact barrier 341. Although three pairs of metal contact barriers and metal layers are described here as an example of forming a guard ring structure, the number may be appropriately selected.

도 14는 본 발명의 다른 실시예에 따른 칩 경계 영역의 가드링 구조의 액티브 레이어에 대한 등가회로도이다. 상기 액티브 레이어 요소 413은 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호 전달을 위한 저항 수동 소자로서 동작한다. 14 is an equivalent circuit diagram of an active layer of a guard ring structure of a chip boundary region according to another embodiment of the present invention. The active layer element 413 acts as a resistive passive element for electrical signal transfer between the element formation region 20A and the scribe line region 40.

PCM 테스트나 PT1 테스트시에 상기 저항 수동 소자는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호 전달 경로로서 기능한다. 그러나, 퓨즈 커팅을 통해 칩 경계 영역이 절단되면 상기 소자 형성 영역 20A과 상기 스크라이브 라인 영역 40의 사이를 연결하는 경로가 차단된다. 이에 따라 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 온도, 습도에 대해 면역을 가질 수 있다.
In the PCM test or the PT1 test, the resistive passive element functions as an electrical signal transmission path between the element formation region 20A and the scribe line region 40. However, when the chip boundary region is cut through the fuse cutting, a path between the device forming region 20A and the scribe line region 40 is blocked. Accordingly, it is possible to have immunity against mechanical stress generated during wafer cutting process, temperature and humidity changing during chip use.

전술한 바와 같이, 본 발명의 실시예는 반도체 웨이퍼상의 칩들의 특성을 모니터링하기 위해 상기 칩들 사이에 위치하는 스크라이브 라인 영역에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해 상기 반도체 칩들과 스크라이브 라인 영역 사이의 신호를 전달하기 위한 칩 경계 영역의 가드링 구조를 제안한다. As described above, an embodiment of the present invention provides the semiconductor chips and the scribe line for a test operation through a test pattern or a test circuit implemented in the scribe line region located between the chips to monitor the characteristics of the chips on the semiconductor wafer. We propose a guard ring structure of chip boundary regions for transferring signals between regions.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 유의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 액티브 레이어와 이 액티브 레이어 위에 적층되는 한 쌍의 금속 콘택 배리어 및 금속 레이어가 도면들에 도시된 바와 같은 형태를 가지는 것으로 설명하였지만, 본 발명의 기술 사상은 액티브 레이어가 신호 전달 요소를 포함하도록 구성될 뿐만 아니라 이 액티브 레이어와 이 액티브 레이어 위에 적층되는 한 쌍의 금속 콘택 배리어와 금속 레이어가 칩의 소자 형성 영역과 스크라이브 라인 영역을 물리적으로 분리하는 요소를 포함하도록 구성되는 것에 있음에 유의하여야 한다. 또한, 전술한 실시예에서는 본 발명이 3쌍의 금속 콘택 배리어 및 금속 레이어를 포함하는 가드링 구조에 적용되는 예로 설명하였으나, 가드링 구조에 포함되는 금속 콘택 배리어 및 금속 레이어 쌍의 수는 적절하게 선택되어질 수 있을 것이다.
For example, in the above-described embodiment, the active layer and the pair of metal contact barriers and the metal layer stacked on the active layer have been described as having a shape as shown in the drawings. In addition to being configured to include a transfer element, the active layer and a pair of metal contact barriers and metal layers stacked over the active layer are configured to include elements that physically separate the device formation region and the scribe line region of the chip. It should be noted. In addition, in the above-described embodiment, the present invention has been described as an example that is applied to a guard ring structure including three pairs of metal contact barriers and metal layers, but the number of pairs of metal contact barriers and metal layers included in the guard ring structure is appropriate. It may be chosen.

10; 반도체 웨이퍼 10A,10B,10C,10D; 반도체 칩
20A,20B,20C,20D; 소자 형성 영역 30A,30B,30C,30D; 칩 경계 영역
40; 스크라이브 라인 영역 331,341,430; 금속 콘택 배리어
332,342,440; 금속 레이어 410; 액티브 레이어
420; 게이트 구조 10; Semiconductor wafers 10A, 10B, 10C, 10D; Semiconductor chip
20A, 20B, 20C, 20D; Element formation regions 30A, 30B, 30C, and 30D; Chip boundary area
40; Scribe line regions 331,341,430; Metal contact barrier
332,342,440; Metal layer 410; Active layer
420; Gate structure

Claims (27)

기판상에 형성되는 적어도 하나의 칩과,
상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고,
상기 칩은,
소자 형성 영역과,
상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고,
상기 칩 경계 영역은,
상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하며,
상기 가드링 구조는,
상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 신호 전달 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
At least one chip formed on the substrate,
A scribe line region surrounding the chip,
The chip,
An element formation region,
A chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region,
The chip boundary region is,
A guard ring structure that physically separates the device formation region and the scribe line region,
The guard ring structure,
And a signal transmission element for electrical signal transmission between the device formation region and the scribe line region.
제1항에 있어서, 상기 가드링 구조는,
액티브 레이어와,
상기 액티브 레이어 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 1, wherein the guard ring structure,
Active layer,
And at least one pair of metal contact barriers and metal layers sequentially stacked on the active layer.
제2항에 있어서, 상기 액티브 레이어는,
상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와,
상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 2, wherein the active layer,
A first active layer element for electrical signal transfer between the device formation region and the scribe line region;
And a second active layer element positioned at both ends of the first active layer element and spaced apart from the first active layer element, and physically separating the element formation region and the scribe line region.
제3항에 있어서, 상기 금속 콘택 배리어는,
상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소와,
상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 3, wherein the metal contact barrier,
A first contact barrier element stacked over the first active layer element;
And a second contact barrier element positioned at both ends of the first contact barrier element, the second contact barrier element being spaced apart from the first contact barrier element and stacked on the second active layer element.
제4항에 있어서, 상기 금속 레이어는,
상기 제1 콘택 배리어 요소 위에 적층되는 제1 금속 레이어 요소와,
상기 제1 금속 레이어 요소의 양단에 상기 제1 금속 레이어 요소와 이격되어 위치하며, 상기 제2 콘택 배리어 요소 위에 적층되는 제2 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 4, wherein the metal layer,
A first metal layer element laminated over said first contact barrier element,
And a second metal layer element positioned at both ends of the first metal layer element and spaced apart from the first metal layer element and stacked on the second contact barrier element.
제3항에 있어서, 상기 제1 액티브 레이어 요소는, 저항 수동 소자로서 기능하는 것을 특징으로 하는 반도체 웨이퍼.
4. The semiconductor wafer according to claim 3, wherein said first active layer element functions as a resistive passive element.
제1항에 있어서, 상기 가드링 구조는,
액티브 레이어와,
상기 액티브 레이어 위에 적층되는 게이트 구조와,
상기 게이트 구조 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 1, wherein the guard ring structure,
Active layer,
A gate structure stacked on the active layer;
And at least one pair of metal contact barriers and metal layers sequentially stacked on said gate structure.
제7항에 있어서, 상기 액티브 레이어는,
상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와,
상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 7, wherein the active layer,
A first active layer element for electrical signal transfer between the device formation region and the scribe line region;
And a second active layer element positioned at both ends of the first active layer element and spaced apart from the first active layer element, and physically separating the element formation region and the scribe line region.
제8항에 있어서, 상기 제1 액티브 레이어 요소와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 스위치로서 동작하는 것을 특징으로 하는 반도체 웨이퍼.
9. The semiconductor wafer of claim 8, wherein said first active layer element and said gate structure act as a switch for electrical signal transfer between said element formation region and said scribe line region.
제9항에 있어서, 상기 금속 콘택 배리어는,
상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소와,
상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 9, wherein the metal contact barrier,
A first contact barrier element stacked over the first active layer element;
And a second contact barrier element positioned at both ends of the first contact barrier element, the second contact barrier element being spaced apart from the first contact barrier element and stacked on the second active layer element.
제10항에 있어서, 상기 금속 레이어는,
상기 제1 콘택 배리어 요소 위에 적층되는 제1 금속 레이어 요소와,
상기 제1 금속 레이어 요소의 양단에 상기 제1 금속 레이어 요소와 이격되어 위치하며, 상기 제2 콘택 배리어 요소 위에 적층되는 제2 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 10, wherein the metal layer,
A first metal layer element laminated over said first contact barrier element,
And a second metal layer element positioned at both ends of the first metal layer element and spaced apart from the first metal layer element and stacked on the second contact barrier element.
기판상에 형성되는 적어도 하나의 칩과,
상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고,
상기 칩은,
소자 형성 영역과,
상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고,
상기 칩 경계 영역은,
상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하며,
상기 가드링 구조는,
액티브 레이어와,
상기 액티브 레이어 위에 적층되는 게이트 구조와,
상기 게이트 구조 위에 순차적으로 적층되는 적어도 한 쌍의 금속 콘택 배리어 및 금속 레이어를 포함하며,
상기 액티브 레이어와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달하는 것을 특징으로 하는 반도체 웨이퍼.
At least one chip formed on the substrate,
A scribe line region surrounding the chip,
The chip,
An element formation region,
A chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region,
The chip boundary region is,
A guard ring structure that physically separates the device formation region and the scribe line region,
The guard ring structure,
Active layer,
A gate structure stacked on the active layer;
At least a pair of metal contact barriers and metal layers sequentially stacked on the gate structure;
And the active layer and the gate structure transfer an electrical signal between the device formation region and the scribe line region.
제12항에 있어서, 상기 액티브 레이어는,
상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와,
상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 12, wherein the active layer,
A first active layer element for electrical signal transfer between the device formation region and the scribe line region;
And a second active layer element positioned at both ends of the first active layer element and spaced apart from the first active layer element, and physically separating the element formation region and the scribe line region.
제13항에 있어서, 상기 제1 액티브 레이어 요소와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 스위치로서 동작하는 것을 특징으로 하는 반도체 웨이퍼.
14. The semiconductor wafer of claim 13, wherein the first active layer element and the gate structure act as a switch for electrical signal transfer between the device formation region and the scribe line region.
제14항에 있어서, 상기 금속 콘택 배리어는,
상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소와,
상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 14, wherein the metal contact barrier,
A first contact barrier element stacked over the first active layer element;
And a second contact barrier element positioned at both ends of the first contact barrier element, the second contact barrier element being spaced apart from the first contact barrier element and stacked on the second active layer element.
제15항에 있어서, 상기 금속 레이어는,
상기 제1 콘택 배리어 요소 위에 적층되는 제1 금속 레이어 요소와,
상기 제1 금속 레이어 요소의 양단에 상기 제1 금속 레이어 요소와 이격되어 위치하며, 상기 제2 콘택 배리어 요소 위에 적층되는 제2 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 15, wherein the metal layer,
A first metal layer element laminated over said first contact barrier element,
And a second metal layer element positioned at both ends of the first metal layer element and spaced apart from the first metal layer element and stacked on the second contact barrier element.
기판상에 형성되는 적어도 하나의 칩과,
상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고,
상기 칩은,
소자 형성 영역과,
상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고,
상기 칩 경계 영역은,
상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하며,
상기 가드링 구조는,
액티브 레이어와,
상기 액티브 레이어 위에 적층되는 게이트 구조와,
상기 게이트 구조 위에 순차적으로 적층되는 제1 쌍의 금속 콘택 배리어 및 금속 레이어와,
상기 제1 쌍의 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 적층되는 제2 쌍의 금속 배리어 및 금속 레이어와,
상기 제2 쌍의 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 적층되는 제3 쌍의 금속 배리어 및 금속 레이어를 포함하며,
상기 액티브 레이어와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달하는 것을 특징으로 하는 반도체 웨이퍼.
At least one chip formed on the substrate,
A scribe line region surrounding the chip,
The chip,
An element formation region,
A chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region,
The chip boundary region is,
A guard ring structure that physically separates the device formation region and the scribe line region,
The guard ring structure,
Active layer,
A gate structure stacked on the active layer;
A first pair of metal contact barriers and metal layers sequentially stacked on the gate structure;
A second pair of metal barriers and metal layers sequentially stacked over the first pair of metal contact barriers and metal layers;
A third pair of metal barriers and metal layers sequentially stacked on the second pair of metal contact barriers and metal layers,
And the active layer and the gate structure transfer an electrical signal between the device formation region and the scribe line region.
제17항에 있어서, 상기 액티브 레이어는,
상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소와,
상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 17, wherein the active layer,
A first active layer element for electrical signal transfer between the device formation region and the scribe line region;
And a second active layer element positioned at both ends of the first active layer element and spaced apart from the first active layer element, and physically separating the element formation region and the scribe line region.
제18항에 있어서, 상기 제1 액티브 레이어 요소와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 스위치로서 동작하는 것을 특징으로 하는 반도체 웨이퍼.
19. The semiconductor wafer of claim 18, wherein the first active layer element and the gate structure act as a switch for electrical signal transfer between the device formation region and the scribe line region.
제19항에 있어서, 상기 제1 쌍의 금속 콘택 배리어는,
상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소와,
상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 19, wherein the first pair of metal contact barriers,
A first contact barrier element stacked over the first active layer element;
And a second contact barrier element positioned at both ends of the first contact barrier element, the second contact barrier element being spaced apart from the first contact barrier element and stacked on the second active layer element.
제20항에 있어서, 상기 제1 쌍의 금속 레이어는,
상기 제1 콘택 배리어 요소 위에 적층되는 제1 금속 레이어 요소와,
상기 제1 금속 레이어 요소의 양단에 상기 제1 금속 레이어 요소와 이격되어 위치하며, 상기 제2 콘택 배리어 요소 위에 적층되는 제2 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 20, wherein the first pair of metal layers,
A first metal layer element laminated over said first contact barrier element,
And a second metal layer element positioned at both ends of the first metal layer element and spaced apart from the first metal layer element and stacked on the second contact barrier element.
기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고, 상기 칩은, 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고, 상기 칩 경계 영역은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하는 반도체 웨이퍼에서 상기 가드링 구조를 형성하는 방법에 있어서,
기판상에 액티브 레이어를 형성하는 과정과,
상기 액티브 레이어 위에 게이트 구조를 형성하여 상기 액티브 레이어와 상기 게이트 구조가 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적 신호를 전달할 수 있도록 하는 과정과,
상기 게이트 구조 위에 순차적으로 제1 쌍의 금속 콘택 배리어 및 금속 레이어를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
At least one chip formed on a substrate, and a scribe line region surrounding the chip, wherein the chip surrounds an element formation region and the element formation region, and between the element formation region and the scribe line region. 10. A method of forming the guard ring structure in a semiconductor wafer comprising a chip boundary region formed in the semiconductor wafer, wherein the chip boundary region includes a guard ring structure that physically separates the element formation region and the scribe line region.
Forming an active layer on the substrate,
Forming a gate structure on the active layer to enable the active layer and the gate structure to transmit an electrical signal between the device formation region and the scribe line region;
And sequentially forming a first pair of metal contact barriers and metal layers on the gate structure.
제22항에 있어서, 상기 제1 쌍의 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 제2 쌍의 금속 배리어 및 금속 레이어를 형성하는 과정과,
상기 제2 쌍의 금속 콘택 배리어 및 금속 레이어 위에 순차적으로 제3 쌍의 금속 배리어 및 금속 레이어를 형성하는 과정을 더 포함함을 특징으로 하는 가드링 구조 형성 방법.
23. The method of claim 22, further comprising: sequentially forming a second pair of metal barriers and metal layers on the first pair of metal contact barriers and metal layers;
And forming a third pair of the metal barrier and the metal layer sequentially on the second pair of the metal contact barrier and the metal layer.
제22항에 있어서, 상기 액티브 레이어를 형성하는 과정은,
상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 제1 액티브 레이어 요소를 형성하는 과정과,
상기 제1 액티브 레이어 요소의 양단에 상기 제1 액티브 레이어 요소와 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 제2 액티브 레이어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
The method of claim 22, wherein the forming of the active layer is performed.
Forming a first active layer element for electrical signal transmission between the device formation region and the scribe line region;
And forming a second active layer element at both ends of the first active layer element spaced apart from the first active layer element and physically separating the device formation region and the scribe line region. Guard ring structure formation method.
제24항에 있어서, 상기 제1 액티브 레이어 요소와 상기 게이트 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 스위치로서 동작하는 것을 특징으로 하는 가드링 구조 형성 방법.
25. The method of claim 24, wherein the first active layer element and the gate structure act as a switch for electrical signal transfer between the device formation region and the scribe line region.
제25항에 있어서, 상기 제1 쌍의 금속 콘택 배리어를 형성하는 과정은,
상기 제1 액티브 레이어 요소 위에 적층되는 제1 콘택 배리어 요소를 형성하는 과정과,
상기 제1 콘택 배리어 요소의 양단에 상기 제1 콘택 배리어 요소와 이격되어 위치하며, 상기 제2 액티브 레이어 요소 위에 적층되는 제2 콘택 배리어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
The method of claim 25, wherein the forming of the first pair of metal contact barriers comprises:
Forming a first contact barrier element stacked over the first active layer element;
Forming a second contact barrier element at both ends of the first contact barrier element, the second contact barrier element being spaced apart from the first contact barrier element and stacked on the second active layer element. Way.
제26항에 있어서, 상기 제1 쌍의 금속 레이어를 형성하는 과정은,
상기 제1 콘택 배리어 요소 위에 적층되는 제1 금속 레이어 요소를 형성하는 과정과,
상기 제1 금속 레이어 요소의 양단에 상기 제1 금속 레이어 요소와 이격되어 위치하며, 상기 제2 콘택 배리어 요소 위에 적층되는 제2 금속 레이어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법. The method of claim 26, wherein the forming of the first pair of metal layers comprises:
Forming a first metal layer element stacked over the first contact barrier element;
Forming a second metal layer element at both ends of the first metal layer element spaced apart from the first metal layer element and stacked on the second contact barrier element. Way.
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