KR101097461B1 - Semiconductor chip and semiconductor wafer and method for forming guard ring structure thereof - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 웨이퍼는 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함한다. 상기 칩은 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함한다. 상기 칩 경계 영역은 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 이중 가드링 구조를 포함한다. 상기 이중 가드링 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 신호 전달 요소를 포함한다. A semiconductor wafer according to an embodiment of the present invention includes at least one chip formed on a substrate and a scribe line region surrounding the chip. The chip includes an element formation region and a chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region. The chip boundary region includes a double guard ring structure that physically separates the element formation region and the scribe line region. The double guard ring structure includes a signal transmission element for electrical signal transmission between the device formation region and the scribe line region.

Description

반도체 칩 및 반도체 웨이퍼와 그의 가드링 구조 형성 방법 {SEMICONDUCTOR CHIP AND SEMICONDUCTOR WAFER AND METHOD FOR FORMING GUARD RING STRUCTURE THEREOF} Semiconductor chip and semiconductor wafer and method for forming guard ring structure {SEMICONDUCTOR CHIP AND SEMICONDUCTOR WAFER AND METHOD FOR FORMING GUARD RING STRUCTURE THEREOF}

본 발명의 실시예는 반도체 칩 및 반도체 웨이퍼에 관한 것으로, 특히 반도체 웨이퍼상의 칩들과 스크라이브 라인 영역 사이를 물리적으로 분리하는 가드링 구조에 관한 것이다.
Embodiments of the present invention relate to semiconductor chips and semiconductor wafers, and more particularly to a guard ring structure that physically separates between chips and scribe line regions on a semiconductor wafer.

통상 반도체 제조 공정에서 제조되는 반도체 웨이퍼는 복수의 반도체 칩들로 이루어진다. 상기 반도체 웨이퍼 상에서의 공정은 높은 정확도가 요구되기 때문에, 공정 진행 중 여러 가지 테스트를 받게 된다. 예를 들어, 반도체 칩내의 소자 및 회로 특성을 모니터링하기 위한 PCM 테스트가 실시되거나, 반도체 칩의 동작 특성을 모니터링하기 위한 프루브(Probe) 테스트가 실시된다. 이러한 테스트를 위해 일반적으로 반도체 칩(chip)들 사이의 영역인 스크라이브 라인(scribe line) 또는 스크라이브 레인(scribe lane)영역에 테스트 패턴(test pattern) 또는 BIST(Built-In Self Test) 회로가 형성된다. 상기 반도체 제조 공정 이후의 조립 과정에서 상기 반도체 웨이퍼는 상기 반도체 칩들로 절단된다. 이때 상기 스크라이브 라인 영역은 상기 반도체 웨이퍼를 개개의 칩들로 분리하기 위한 절단(sawing) 기준이 된다. 상기 조립 과정에서 상기 반도체 웨이퍼에 대한 절단 동작이 수행될 시 상기 반도체 칩들로 스트레스(stress) 및 습기 등이 침투되는 것을 방지하기 위해 각 칩들의 가장자리 4면에는 칩 경계(chip boundary)영역이 형성된다. In general, a semiconductor wafer manufactured in a semiconductor manufacturing process is composed of a plurality of semiconductor chips. Since the process on the semiconductor wafer requires high accuracy, various tests are performed during the process. For example, a PCM test is performed to monitor device and circuit characteristics in the semiconductor chip, or a probe test is performed to monitor operating characteristics of the semiconductor chip. For this test, a test pattern or a built-in self test (BIST) circuit is formed in a scribe line or scribe lane area, which is generally an area between semiconductor chips. . In the assembly process after the semiconductor manufacturing process, the semiconductor wafer is cut into the semiconductor chips. In this case, the scribe line region serves as a sawing standard for separating the semiconductor wafer into individual chips. A chip boundary region is formed on four edges of each chip to prevent stress and moisture from penetrating into the semiconductor chips when the cutting operation of the semiconductor wafer is performed in the assembling process. .

일반적인 반도체 웨이퍼 구조가 도 1a 및 도 1b에 도시되어 있다. 반도체 웨이퍼 10은 복수의 반도체 칩들(도면상에는 4개의 칩들)로 이루어진다. 상기 반도체 칩들 각각은 소자 형성 영역과, 칩 경계 영역으로 이루어진다. 예를 들어, 반도체 칩 10A는 소자 형성 영역 20A와, 상기 소자 형성 영역 20의 가장자리 4면을 둘러싸는 칩 경계 영역 30A를 포함한다. 나머지 반도체 칩들 10B,10C,10D 각각도 소자 형성 영역들 20B,20C,20D와, 칩 경계 영역들 30B,30C,30D를 포함한다. 상기 반도체 칩들 10A,10B,10C,10D의 사이에는 스크라이브 라인 영역 40이 형성된다. A typical semiconductor wafer structure is shown in FIGS. 1A and 1B. The semiconductor wafer 10 consists of a plurality of semiconductor chips (four chips in the figure). Each of the semiconductor chips includes an element formation region and a chip boundary region. For example, the semiconductor chip 10A includes an element formation region 20A and a chip boundary region 30A surrounding four edges of the element formation region 20. Each of the remaining semiconductor chips 10B, 10C, and 10D also includes device formation regions 20B, 20C, and 20D, and chip boundary regions 30B, 30C, and 30D. A scribe line region 40 is formed between the semiconductor chips 10A, 10B, 10C, and 10D.

상기 칩 경계 영역들 30A,30B,30C,30D 뿐만 아니라 스크라이브 라인 영역 40에는 소자 형성 영역들 20A,20B,20C,20D로 외부로부터의 스트레스 및 습기 등이 침투되는 것을 방지하기 위한 구조가 형성된다. 예컨대, 도 2 및 도 3에 도시된 바와 같이 액티브 레이어(active layer) 310, 제1 금속 콘택 배리어(metal contact barrier) 321, 제1 금속층(metal layer) 322, 제2 금속 콘택 배리어 331, 제2 금속층 332, 제3 금속 콘택 배리어 341, 제3 금속층 342가 순차적으로 적층되어 가드링(guard ring) 구조를 형성한다. 상기 제1 금속층 322, 상기 제1 금속 콘택 배리어 321, 상기 액티브 레이어 310에 대한 평면 구조가 도 4a 내지 도 4d에 도시되어 있다. In the scribe line region 40 as well as the chip boundary regions 30A, 30B, 30C, and 30D, structures are formed to prevent stress and moisture from penetrating into the device forming regions 20A, 20B, 20C, and 20D. For example, as shown in FIGS. 2 and 3, an active layer 310, a first metal contact barrier 321, a first metal layer 322, a second metal contact barrier 331, and a second The metal layer 332, the third metal contact barrier 341, and the third metal layer 342 are sequentially stacked to form a guard ring structure. 4A through 4D illustrate planar structures of the first metal layer 322, the first metal contact barrier 321, and the active layer 310.

한편, 앞서서 설명한 바와 같이 스크라이브 라인 영역 40에는 반도체 칩들 10A,10B,10C,10D의 특성을 모니터링하기 위한 테스트 패턴 또는 테스트 회로가 구현된다. 따라서 상기 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해 상기 반도체 칩들 10A,10B,10C,10D과 스크라이브 라인 영역 40 사이에 신호를 전달하는 가드링 구조가 요구된다.
As described above, a test pattern or a test circuit for monitoring the characteristics of the semiconductor chips 10A, 10B, 10C, and 10D is implemented in the scribe line region 40. Therefore, a guard ring structure for transmitting a signal between the semiconductor chips 10A, 10B, 10C, 10D and the scribe line region 40 is required for a test operation through the test pattern or the test circuit.

따라서, 본 발명의 실시예는 반도체 웨이퍼상의 칩들의 특성을 모니터링하기 위해 상기 칩들 사이에 위치하는 스크라이브 라인 영역에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해, 상기 반도체 칩들과 상기 스크라이브 라인 영역 사이의 신호를 전달하기 위한 요소를 포함하는 칩 경계 영역의 가드링 구조 및 그 구조를 형성하는 방법을 제안한다. 상기 가드링 구조는 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 온도, 습도에 대해 상기 반도체 칩들이 면역을 가질 수 있도록 상기 반도체 칩들과 상기 스크라이브 라인 영역을 물리적으로 분리하는 요소도 포함할 수 있도록 한다.
Accordingly, an embodiment of the present invention provides the semiconductor chips and the scribe line region for a test operation through a test pattern or a test circuit implemented in a scribe line region located between the chips to monitor the characteristics of the chips on the semiconductor wafer. We propose a guard ring structure of a chip boundary region including elements for transmitting signals therebetween and a method of forming the structure. The guard ring structure may also include an element that physically separates the semiconductor chips from the scribe line region so that the semiconductor chips are immune to mechanical stress generated during a wafer cutting process, temperature and humidity changing during use of the chip. To help.

본 발명의 일 실시예에 따른 반도체 웨이퍼는 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함한다. 상기 칩은 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함한다. 상기 칩 경계 영역은 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 이중 가드링 구조를 포함한다. 상기 이중 가드링 구조는 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 신호 전달 요소를 포함한다. A semiconductor wafer according to an embodiment of the present invention includes at least one chip formed on a substrate and a scribe line region surrounding the chip. The chip includes an element formation region and a chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region. The chip boundary region includes a double guard ring structure that physically separates the element formation region and the scribe line region. The double guard ring structure includes a signal transmission element for electrical signal transmission between the device formation region and the scribe line region.

상기 이중 가드링 구조는 상기 소자 형성 영역을 상기 스크라이브 라인 영역으로부터 물리적으로 분리하며, 상기 소자 형성 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제1 가드링 구조와, 상기 스크라이브 라인 영역을 상기 소자 형성 영역으로부터 물리적으로 분리하며, 상기 스크라이브 라인 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제2 가드링 구조와, 상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 상호접속 요소를 포함한다. The double guard ring structure physically separates the device formation region from the scribe line region, and includes a first guard ring structure for transmitting electrical signals to and from the device formation region, and the scribe line region to the device. A second guard ring structure physically separated from the formation region, the second guard ring structure for transmitting an electrical signal to / from the scribe line region, and between the first guard ring structure and the second guard ring structure, An interconnect element for electrical signal transfer between the device formation region and the scribe line region.

본 발명의 다른 실시예에 따른 반도체 웨이퍼는 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함한다. 상기 칩은 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함한다. 상기 칩 경계 영역은 기판 위에 형성되며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 공통 가드링 구조와, 상기 공통 가드링 구조 위에 형성되며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역의 사이를 물리적으로 분리하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 전기적인 신호를 전달하는 2개의 이중 가드링 구조를 포함한다. A semiconductor wafer according to another embodiment of the present invention includes at least one chip formed on a substrate and a scribe line region surrounding the chip. The chip includes an element formation region and a chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region. The chip boundary region is formed on a substrate, and has a common guard ring structure that physically separates the element formation region and the scribe line region, and is formed on the common guard ring structure, between the element formation region and the scribe line region. It physically separates and includes two double guard ring structures for transferring an electrical signal between the device formation region and the scribe line region.

상기 이중 가드링 구조는 상기 소자 형성 영역을 상기 스크라이브 라인 영역으로부터 물리적으로 분리하며, 상기 소자 형성 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제1 가드링 구조와, 상기 스크라이브 라인 영역을 상기 소자 형성 영역으로부터 물리적으로 분리하며, 상기 스크라이브 라인 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제2 가드링 구조와, 상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 서로 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 상호접속 요소를 포함한다. The double guard ring structure physically separates the device formation region from the scribe line region, and includes a first guard ring structure for transmitting electrical signals to and from the device formation region, and the scribe line region to the device. A second guard ring structure that is physically separate from the formation region and is spaced apart from each other between the first guard ring structure and the second guard ring structure for transmitting electrical signals to and from the scribe line region. And an interconnect element for electrical signal transfer between the device formation region and the scribe line region.

본 발명의 일 실시예에 따른 반도체 웨이퍼의 가드링 구조 형성 방법은, 기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고, 상기 칩은, 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고, 상기 칩 경계 영역은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하는 반도체 웨이퍼에서, 기판 위에 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 공통 가드링 구조를 형성하는 과정과, 상기 공통 가드링 구조 위에 상기 소자 형성 영역과 상기 스크라이브 라인 영역의 사이를 물리적으로 분리하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 전기적인 신호를 전달하는 2개의 이중 가드링 구조를 형성하는 과정을 포함한다. A method of forming a guard ring structure of a semiconductor wafer according to an embodiment of the present invention includes at least one chip formed on a substrate, and a scribe line region surrounding the chip, wherein the chip comprises: an element formation region; A chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region, wherein the chip boundary region comprises a guard ring that physically separates the element formation region and the scribe line region. A semiconductor wafer including a structure, the method comprising: forming a common guard ring structure that physically separates the device formation region and the scribe line region on a substrate; and forming the common guard ring structure on the common guard ring structure. Physical separation between the device formation region and the scribe line Passing an electrical signal between the second station comprises the step of forming a guard ring of a double structure.

상기 이중 가드링 구조를 형성하는 과정은, 상기 소자 형성 영역을 상기 스크라이브 라인 영역으로부터 물리적으로 분리하며, 상기 소자 형성 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제1 가드링 구조를 형성하는 과정과, 상기 스크라이브 라인 영역을 상기 소자 형성 영역으로부터 물리적으로 분리하며, 상기 스크라이브 라인 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제2 가드링 구조를 형성하는 과정과, 상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 서로 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 상호접속 요소를 형성하는 과정을 포함한다.
The forming of the double guard ring structure may include forming a first guard ring structure for physically separating the element formation region from the scribe line region and for transmitting an electrical signal to / from the element formation region. And forming a second guard ring structure for physically separating the scribe line region from the device formation region, and for transmitting an electrical signal to / from the scribe line region, and the first guard ring structure; And spaced apart from each other between the second guard ring structures, forming an interconnect element for electrical signal transmission between the device formation region and the scribe line region.

본 발명의 실시예에 따른 칩 경계 영역의 가드링 구조는 인접하는 2개의 금속 레이어들과 그 사이에 형성된 금속 콘택 배리어가 이중 가드링 구조를 갖는다. 상기 금속 레이어들중 상부의 금속 레이어는 반도체 칩 또는 스크라이브 라인 영역 사이의 신호를 입출력하는 기능을 수행하며, 하부의 금속 레이어는 상기 입출력되는 신호들을 상기 스크라이브 라인 영역 또는 상기 반도체 칩으로 전달하는 연결 기능을 수행한다. 따라서, 스크라이브 라인 영역에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위한 상기 반도체 칩들과 스크라이브 라인 영역 사이의 신호 전달이 가능하다. In the guard ring structure of the chip boundary region according to the embodiment of the present invention, two adjacent metal layers and a metal contact barrier formed therebetween have a double guard ring structure. The upper metal layer of the metal layers performs a function of inputting / outputting signals between a semiconductor chip or a scribe line region, and the lower metal layer transfers the input / output signals to the scribe line region or the semiconductor chip. Do this. Therefore, signal transmission between the semiconductor chips and the scribe line region for a test operation through a test pattern or a test circuit implemented in the scribe line region is possible.

또한, 본 발명의 실시예에 따른 칩 경계 영역의 가드링 구조는 상기 반도체 칩과 상기 스크라이브 라인 영역 사이의 경로를 길게 함으로써 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 혼도, 습도에 대해 면역을 가질 수 있다.
In addition, the guard ring structure of the chip boundary region according to an embodiment of the present invention provides a path between the semiconductor chip and the scribe line region so that the mechanical stress generated during the wafer cutting process, the confusion that changes during the use of the chip, and the humidity may be reduced. Have immunity.

도 1a 및 도 1b는 일반적인 반도체 웨이퍼에 대한 평면도이다.
도 2는 도 1a 및 도 1b에 도시된 칩 경계 영역의 가드링 구조를 나타내는 사시도이다.
도 3은 도 1a 및 도 1b에 도시된 칩 경계 영역의 가드링 구조를 나타내는 단면도이다.
도 4a 내지 도 4d는 도 1a 및 도 1b에 도시된 칩 경계 영역의 가드링 구조를 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 사시도이다.
도 6은 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 단면도이다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 평면도이다. 1A and 1B are plan views of a typical semiconductor wafer.
FIG. 2 is a perspective view illustrating the guard ring structure of the chip boundary region illustrated in FIGS. 1A and 1B.
3 is a cross-sectional view illustrating the guard ring structure of the chip boundary region illustrated in FIGS. 1A and 1B.
4A through 4D are plan views illustrating the guard ring structure of the chip boundary region illustrated in FIGS. 1A and 1B.
5 is a perspective view illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention.
6 is a cross-sectional view illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention.
7 to 9 are plan views illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention.

이하 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in order to enable those skilled in the art to more easily implement the present invention.

본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조는 도 1a 및 도 1b에 도시된 바와 같은 반도체 웨이퍼 10 상에 구현된다. 상기 반도체 웨이퍼 10은 기판상에 형성되는 적어도 하나의 칩 10A,10B,10C,10D와, 상기 칩 10A,10B,10C,10D를 둘러싸는 스크라이브 라인 영역 40을 포함한다. 예컨대, 칩 10A는 소자 형성 영역 20A와, 칩 경계 영역 30A를 포함한다. 칩 10B는 소자 형성 영역 20B와, 칩 경계 영역 30B를 포함하고, 칩 10C는 소자 형성 영역 20C와, 칩 경계 영역 30C를 포함하고, 칩 10D는 소자 형성 영역 20D와, 칩 경계 영역 30D를 포함한다. 상기 칩 경계 영역 30A는 상기 소자 형성 영역 20A를 둘러싸며, 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40의 사이에 형성된다. 상기 칩 경계 영역 30A는 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역40을 물리적으로 분리하는 가드링 구조를 포함한다. The guard ring structure of the chip boundary region according to an embodiment of the present invention is implemented on the semiconductor wafer 10 as shown in FIGS. 1A and 1B. The semiconductor wafer 10 includes at least one chip 10A, 10B, 10C, 10D formed on a substrate, and a scribe line region 40 surrounding the chip 10A, 10B, 10C, 10D. For example, the chip 10A includes an element formation region 20A and a chip boundary region 30A. Chip 10B includes an element formation region 20B and a chip boundary region 30B, chip 10C includes an element formation region 20C and a chip boundary region 30C, and chip 10D includes an element formation region 20D and a chip boundary region 30D. . The chip boundary region 30A surrounds the element formation region 20A and is formed between the element formation region 20A and the scribe line region 40. The chip boundary region 30A includes a guard ring structure that physically separates the element formation region 20A and the scribe line region 40.

도 5는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 사시도이다. 상기 가드링 구조는 공통 가드링 구조와, 이중 가드링 구조를 포함한다. 상기 공통 가드링 구조는 기판 위에 형성되며, 소자 형성 영역 20A와 스크라이브 라인 영역 40을 물리적으로 분리하기 위한 기능을 위한 것이다. 여기서 물리적인 분리란 향후 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 온도, 습도에 대해 상기 반도체 칩들이 면역을 가질 수 있도록 상기 반도체 칩들과 상기 스크라이브 라인 영역을 물리적으로 격리하는 것을 의미한다. 5 is a perspective view illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention. The guard ring structure includes a common guard ring structure and a double guard ring structure. The common guard ring structure is formed on the substrate and is for a function of physically separating the element formation region 20A and the scribe line region 40. In this case, physical separation means physically isolating the semiconductor chips and the scribe line region so that the semiconductor chips are immune to mechanical stress, temperature, and humidity that change during the wafer cutting process. .

상기 공통 가드링 구조는 액티브 레이어 310, 금속 콘택 배리어 321, 금속 레이어 322 및 금속 콘택 배리어 331을 포함하는 구조를 의미한다. 상기 액티브 레이어 310은 기판 위에 형성된다. 금속 콘택 배리어 321은 상기 액티브 레이어 310 위에 형성된다. 금속 레이어 322는 상기 금속 콘택 배리어 321 위에 형성된다. 금속 콘택 배리어 331은 상기 금속 레이어 322 위에 형성된다. The common guard ring structure refers to a structure including an active layer 310, a metal contact barrier 321, a metal layer 322, and a metal contact barrier 331. The active layer 310 is formed on a substrate. A metal contact barrier 321 is formed on the active layer 310. Metal layer 322 is formed over the metal contact barrier 321. A metal contact barrier 331 is formed over the metal layer 322.

상기 이중 가드링 구조는 상기 공통 가드링 구조 위에 형성되며, 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40의 사이를 물리적으로 분리하기 위한 기능을 위한 것일 뿐만 아니라 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40의 사이에 전기적인 신호를 전달하기 위한 기능을 위한 것이다. 여기서 물리적인 분리하는 기능이란 앞서서 살펴본 바와 같이 향후 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 온도, 습도에 대해 상기 반도체 칩들이 면역을 가질 수 있도록 상기 반도체 칩들과 상기 스크라이브 라인 영역을 물리적으로 격리하는 것을 의미한다. 전기적인 신호를 전달하는 기능이란 반도체 웨이퍼상의 칩들의 특성을 모니터링하기 위해 상기 칩들 사이에 위치하는 스크라이브 라인 영역 40에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해, 상기 칩들과 상기 스크라이브 라인 영역 40 사이에 주고받게 되는 신호를 의미한다. The double guard ring structure is formed on the common guard ring structure, and is not only for a function of physically separating between the element formation region 20A and the scribe line region 40 but also the element formation region 20A and the scribe line region. It is for the function to transmit an electrical signal between 40. As described above, the physical separation function is performed by physically separating the semiconductor chips and the scribe line region so that the semiconductor chips can be immunity to the mechanical stress generated during the wafer cutting process, the temperature and humidity during use of the chip. Means to isolate. The function of transmitting electrical signals is the chip and the scribe line region for a test operation through a test pattern or a test circuit implemented in the scribe line region 40 located between the chips to monitor the characteristics of the chips on the semiconductor wafer. It means the signal sent and received between 40.

상기 이중 가드링 구조는 제1 가드링 구조와 제2 가드링 구조와 상호접속 요소를 포함한다. 상기 제1 가드링 구조는 상기 이중 가드링 구조의 좌측에 구현되는 구조를 의미한다. 상기 제2 가드링 구조는 상기 이중 가드링 구조의 우측에 구현되는 구조를 의미한다. 상기 상호접속 요소는 상기 이중 가드링 구조의 중앙에 위치하는 구조, 즉 상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 위치하는 구조를 의미한다. The double guard ring structure includes a first guard ring structure and a second guard ring structure and interconnection elements. The first guard ring structure means a structure implemented on the left side of the double guard ring structure. The second guard ring structure means a structure implemented on the right side of the double guard ring structure. The interconnection element means a structure located in the center of the double guard ring structure, that is, a structure located between the first guard ring structure and the second guard ring structure.

상기 제1 가드링 구조는 상기 소자 형성 영역 20A를 상기 스크라이브 라인 영역 40으로부터 물리적으로 분리하며, 상기 소자 형성 영역 20A으로부터/으로의 전기적인 신호를 전달하기 위한 것이다. 상기 제2 가드링 구조는 상기 스크라이브 라인 영역 40을 상기 소자 형성 영역 20A로부터 물리적으로 분리하며, 상기 스크라이브 라인 영역 40으로부터/으로의 전기적인 신호를 전달하기 위한 것이다. 상기 상호접속 요소는 상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 서로 이격되어 위치하며, 상기 소자 형성 영역 20A와 상기 스크라이브 라인 영역 40 사이의 전기적인 신호 전달을 위한 것이다. The first guard ring structure is to physically separate the element formation region 20A from the scribe line region 40 and to transfer electrical signals to and from the element formation region 20A. The second guard ring structure is to physically separate the scribe line region 40 from the element formation region 20A and to transmit electrical signals to and from the scribe line region 40. The interconnection element is spaced apart from each other between the first guard ring structure and the second guard ring structure and is for electrical signal transmission between the element formation region 20A and the scribe line region 40.

상기 제1 가드링 구조, 상기 제2 가드링 구조 및 상기 상호접속 요소는 각각 하부 금속 레이어와, 상기 하부 금속 레이어 위에 적층되는 금속 콘택 배리어와, 상기 금속 콘택 배리어 위에 적층되는 상부 금속 레이어를 포함한다. 상기 제1 가드링 구조는 하부 금속 레이어 510,511과, 금속 콘택 배리어 541,542,543과, 상부 금속 레이어 571,572,573을 포함한다. 상기 제2 가드링 구조는 하부 금속 레이어 530,531과, 금속 콘택 배리어 561,562,563과, 상부 금속 레이어 581,582,583을 포함한다. 상기 상호접속 요소는 하부 금속 레이어 520과, 금속 콘택 배리어 551,552와, 상부 금속 레이어 572,582를 포함한다. The first guard ring structure, the second guard ring structure and the interconnect element each comprise a bottom metal layer, a metal contact barrier stacked over the bottom metal layer, and an upper metal layer stacked over the metal contact barrier. . The first guard ring structure includes a lower metal layer 510, 511, a metal contact barrier 541, 542, 543, and an upper metal layer 571, 572, 573. The second guard ring structure includes lower metal layers 530,531, metal contact barriers 561,562,563, and upper metal layers 581,582,583. The interconnect element includes a bottom metal layer 520, a metal contact barrier 551, 552, and a top metal layer 572, 582.

도 6은 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 단면도이다. 여기에서는 본 발명의 실시예에 따른 가드링 구조가 칩 경계 영역 30A에 형성되는 경우로서 소자 형성 영역 20A과 스크라이브 라인 영역 40 사이에 전기적인 신호의 전달이 가능한 예로서 설명할 것이다. 그러나, 소자 형성 영역 20B와 스크라이브 라인 영역 40 사이에 전기적인 신호의 전달을 고려한다면 상기 칩 경계 영역 30A에 형성되는 가드링 구조는 칩 경계 영역 30B에도 동일하게 형성될 수 있다는 사실에 유의하여야 할 것이다. 6 is a cross-sectional view illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention. Here, a case in which the guard ring structure according to the embodiment of the present invention is formed in the chip boundary region 30A will be described as an example in which electrical signals can be transferred between the element formation region 20A and the scribe line region 40. However, it should be noted that the guard ring structure formed in the chip boundary region 30A may be formed in the chip boundary region 30B in consideration of the transmission of electrical signals between the element formation region 20B and the scribe line region 40. .

상기 도 6을 참조하면, 반도체 기판 위에 액티브 레이어 요소 310이 적층된다. 상기 액티브 레이어 요소 310 위에 금속 콘택 배리어 321이 적층된다. 상기 금속 콘택 배리어 321은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 321 위에 금속 레이어 322가 적층된다. 상기 금속 레이어 322 위에 금속 콘택 배리어 331이 적층된다. 상기 금속 레이어 322과 상기 금속 콘택 배리어 331은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 331 위에 금속 레이어들 510,520,530이 서로 이격되어 적층된다. 상기 금속 레이어 510 위에 금속 콘택 배리어 541이 적층된다. 상기 금속 레이어 520 위에 금속 콘택 배리어 551이 적층된다. 상기 금속 레이어 530 위에 금속 콘택 배리어 561이 적층된다. 상기 금속 레이어들 510,520,530과 상기 금속 콘택 배리어들 541,551,561은 하나의 층간 절연막과 함께 형성될 수 있다. 상기 금속 콘택 배리어 541 위에 금속 레이어 571이 적층된다. 상기 금속 콘택 배리어 551 위에 금속 레이어 572가 적층된다. 상기 금속 콘택 배리어 561 위에 금속 레이어 581이 적층된다. Referring to FIG. 6, an active layer element 310 is stacked on a semiconductor substrate. A metal contact barrier 321 is stacked over the active layer element 310. The metal contact barrier 321 may be formed with one interlayer insulating layer. A metal layer 322 is stacked on the metal contact barrier 321. A metal contact barrier 331 is stacked on the metal layer 322. The metal layer 322 and the metal contact barrier 331 may be formed together with one interlayer insulating layer. Metal layers 510, 520, and 530 are spaced apart from each other on the metal contact barrier 331. A metal contact barrier 541 is stacked on the metal layer 510. A metal contact barrier 551 is stacked on the metal layer 520. A metal contact barrier 561 is stacked on the metal layer 530. The metal layers 510, 520, 530 and the metal contact barriers 541, 551, 561 may be formed with one interlayer insulating layer. A metal layer 571 is stacked on the metal contact barrier 541. A metal layer 572 is deposited on the metal contact barrier 551. A metal layer 581 is stacked on the metal contact barrier 561.

도 7 내지 도 9는 본 발명의 일 실시예에 따른 칩 경계 영역의 가드링 구조를 나타내는 평면도이다. 상기 제1 가드링 구조의 하부 금속 레이어는 하부 금속 레이어 요소들 510,511을 포함한다. 하부 금속 레이어 요소 511은 상기 소자 형성 영역 20A와 상기 상호접속 요소 사이의 전기적인 신호 전달을 위한 것이다. 하부 금속 레이어 요소 510은 상기 하부 금속 레이어 요소 511과 이격되어 위치하며, 상기 하부 금속 레이어 요소 511의 가장자리 일부를 감싼다. 예컨대, 상기 하부 금속 레이어 요소 510은 상기 하부 금속 레이어 요소 511의 상단, 하단 및 좌측단의 가장자리를 감싸도록 "ㄷ" 형태를 갖는다. 상기 하부 금속 레이어 요소 511은 상기 소자 형성 영역과 상기 상호접속 요소를 물리적으로 분리한다. 7 to 9 are plan views illustrating a guard ring structure of a chip boundary region according to an exemplary embodiment of the present invention. The bottom metal layer of the first guard ring structure includes bottom metal layer elements 510, 511. Lower metal layer element 511 is for electrical signal transfer between the device formation region 20A and the interconnect element. The lower metal layer element 510 is spaced apart from the lower metal layer element 511 and surrounds a portion of an edge of the lower metal layer element 511. For example, the lower metal layer element 510 has a "c" shape to surround the top, bottom and left edges of the lower metal layer element 511. The lower metal layer element 511 physically separates the device formation region and the interconnection element.

상기 제1 가드링 구조의 금속 콘택 배리어는 금속 콘택 배리어 요소들 541,542,543을 포함한다. 상기 금속 콘택 배리어 요소 542는 상기 하부 금속 레이어 요소 511 위에 적층된다. 상기 금속 콘택 배리어 요소들 541,543은 상기 하부 금속 레이어 요소 510 위에 적층된다. 상기 금속 콘택 배리어 요소들 541,543은 상기 금속 콘택 배리어 요소의 양단에 위치한다. The metal contact barrier of the first guard ring structure includes metal contact barrier elements 541, 542, 543. The metal contact barrier element 542 is stacked over the bottom metal layer element 511. The metal contact barrier elements 541, 543 are stacked over the bottom metal layer element 510. The metal contact barrier elements 541, 543 are located at both ends of the metal contact barrier element.

상기 제1 가드링 구조의 상부 금속 레이어는 상부 금속 레이어 요소들 571,572,573을 포함한다. 상기 상부 금속 레이어 요소 572는 상기 금속 콘택 배리어 요소 542의 위에 적층되며, 상기 소자 형성 영역 20A와 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 상호접속 요소측에 연결된다. 상기 상부 금속 레이어 요소 572는 "┫" 형태를 갖는다. 상부 금속 레이어 요소들 571,573은 상기 금속 콘택 배리어 요소들 541,543 각각의 위에 적층된다. The upper metal layer of the first guard ring structure includes upper metal layer elements 571, 572, 573. The upper metal layer element 572 is stacked over the metal contact barrier element 542 and is connected to the interconnect element side for electrical signal transfer between the element formation region 20A and the interconnect element. The upper metal layer element 572 has a "shape" shape. Upper metal layer elements 571, 573 are stacked over each of the metal contact barrier elements 541, 543.

상기 제2 가드링 구조의 하부 금속 레이어는 하부 금속 레이어 요소들 530,531을 포함한다. 상기 하부 금속 레이어 요소 531은 상기 스크라이브 라인 영역 40과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위한 것이다. 상기 하부 금속 레이어 요소 530은 상기 하부 금속 레이어 요소 531과 이격되어 위치하며, 상기 제1 하부 금속 레이어 요소의 가장자리 일부를 감싼다. 예컨대, 상기 하부 금속 레이어 요소 530은 상기 하부 금속 레이어 요소 531의 상단, 하단 및 우측단의 가장자리를 감싸는 형태를 갖는다. 상기 하부 금속 레이어 요소 530은 상기 스크라이브 라인 영역 40과 상기 상호접속 요소를 물리적으로 분리한다. The bottom metal layer of the second guard ring structure includes bottom metal layer elements 530, 531. The lower metal layer element 531 is for electrical signal transfer between the scribe line region 40 and the interconnect element. The lower metal layer element 530 is spaced apart from the lower metal layer element 531 and surrounds a portion of an edge of the first lower metal layer element. For example, the lower metal layer element 530 has a shape surrounding the top, bottom and right edges of the lower metal layer element 531. The lower metal layer element 530 physically separates the scribe line region 40 from the interconnect element.

상기 제2 가드링 구조의 금속 콘택 배리어는 금속 콘택 배리어 요소들 561,562,563을 포함한다. 상기 금속 콘택 배리어 요소 562는 상기 하부 금속 레이어 요소 531 위에 적층된다. 상기 금속 콘택 배리어 요소들 561,563은 상기 하부 금속 레이어 요소 530 위에 적층된다. 상기 금속 콘택 배리어 요소들 561,563은 상기 금속 콘택 배리어 요소 562의 양단에 위치한다. The metal contact barrier of the second guard ring structure includes metal contact barrier elements 561, 562, 563. The metal contact barrier element 562 is stacked over the bottom metal layer element 531. The metal contact barrier elements 561, 563 are stacked over the bottom metal layer element 530. The metal contact barrier elements 561, 563 are located at both ends of the metal contact barrier element 562.

상기 제2 가드링 구조의 상부 금속 레이어는 상부 금속 레이어 요소들 581,582,583을 포함한다. 상기 상부 금속 레이어 요소 582는 상기 금속 콘택 배리어 요소 562의 위에 적층되며, 상기 스크라이브 라인 영역 40과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 상호접속 요소측에 연결된다. 상기 상부 금속 레이어 요소 582는 "┣" 형태를 갖는다. 상기 상부 금속 레이어 요소들 518,583은 상기 금속 콘택 배리어 요소들 561,563 각각의 위에 적층된다. The upper metal layer of the second guard ring structure includes upper metal layer elements 581, 582, 583. The upper metal layer element 582 is stacked over the metal contact barrier element 562 and is connected to the interconnect element side for electrical signal transfer between the scribe line region 40 and the interconnect element. The upper metal layer element 582 has a "┣" shape. The upper metal layer elements 518,583 are stacked over each of the metal contact barrier elements 561,563.

상기 상호접속 요소의 하부 금속 레이어 520은 상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 서로 이격되어 위치한다. 상기 상호접속 요소의 금속 콘택 배리어는 상기 하부 금속 레이어 요소 520 위에 적층되는 금속 콘택 배리어 요소들 551,552를 포함한다. 상기 상호접속 요소의 상부 금속 레이어는 상부 금속 레이어 요소들 572,582를 포함한다. 상기 상부 금속 레이어 요소 572는 상기 소자 형성 영역 20A와 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 금속 콘택 배리어 요소 551의 위에 적층된다. 상기 상부 금속 레이어 요소 582는 상기 스크라이브 라인 영역 40과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 금속 콘택 배리어 요소 552의 위에 적층된다. The lower metal layer 520 of the interconnection element is spaced apart from each other between the first guard ring structure and the second guard ring structure. The metal contact barrier of the interconnect element includes metal contact barrier elements 551, 552 stacked over the bottom metal layer element 520. The upper metal layer of the interconnect element includes upper metal layer elements 572,582. The upper metal layer element 572 is stacked over the metal contact barrier element 551 for electrical signal transfer between the element formation region 20A and the interconnect element. The upper metal layer element 582 is stacked over the metal contact barrier element 552 for electrical signal transfer between the scribe line region 40 and the interconnect element.

상기 도 9를 참조하면, SP1의 길이를 길게 할수록 상기 금속 콘택 배리어 요소들 551,552 사이의 길이지고, 상기 상호접속 요소의 상부 금속 레이어 520의 길이가 길어지게 된다. 이에 따라 반도체 칩과 스크라이브 라인 영역 사이의 경로, 즉 외부로부터 유입되는 스트레스, 습기 등이 반도체 칩까지 전달되는 경로가 길어지므로 그 스트레스나 습기의 입력 정도를 감소시킬 수 있다. 또한 SP2의 길이를 길게 할수록 마찬가지의 효과를 얻을 수 있다. 왜냐하면, SP2의 길이가 길수록 반도체 칩과 상호접속 요소 사이의 경로가 길어지기 때문이다.
Referring to FIG. 9, as the length of SP1 increases, the length between the metal contact barrier elements 551 and 552 becomes longer, and the length of the upper metal layer 520 of the interconnection element becomes longer. Accordingly, the path between the semiconductor chip and the scribe line region, that is, the path through which the stress, moisture, and the like introduced from the outside to the semiconductor chip is lengthened, and thus the degree of stress or moisture input can be reduced. In addition, the longer the SP2 length, the same effect can be obtained. This is because the longer the SP2, the longer the path between the semiconductor chip and the interconnect element.

전술한 바와 같이, 본 발명의 실시예는 반도체 웨이퍼상의 칩들의 특성을 모니터링하기 위해 상기 칩들 사이에 위치하는 스크라이브 라인 영역에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위해 상기 반도체 칩들과 스크라이브 라인 영역 사이의 신호를 전달하기 위한 칩 경계 영역의 가드링 구조를 제안한다. 이러한 가드링 구조는 인접하는 2개의 금속 레이어들과 그 사이에 형성된 금속 콘택 배리어가 이중 가드링 구조를 갖는다. 상기 금속 레이어들중 상부의 금속 레이어는 반도체 칩 또는 스크라이브 라인 영역 사이의 신호를 입출력하는 기능을 수행하며, 하부의 금속 레이어는 상기 입출력되는 신호들을 상기 스크라이브 라인 영역 또는 상기 반도체 칩으로 전달하는 연결 기능을 수행한다. 따라서, 스크라이브 라인 영역에 구현되는 테스트 패턴 또는 테스트 회로를 통한 테스트 동작을 위한 상기 반도체 칩들과 스크라이브 라인 영역 사이의 신호 전달이 가능하다. As described above, an embodiment of the present invention provides the semiconductor chips and the scribe line for a test operation through a test pattern or a test circuit implemented in the scribe line region located between the chips to monitor the characteristics of the chips on the semiconductor wafer. We propose a guard ring structure of chip boundary regions for transferring signals between regions. This guard ring structure is such that two adjacent metal layers and a metal contact barrier formed therebetween have a double guard ring structure. The upper metal layer of the metal layers performs a function of inputting / outputting signals between a semiconductor chip or a scribe line region, and the lower metal layer transfers the input / output signals to the scribe line region or the semiconductor chip. Do this. Therefore, signal transmission between the semiconductor chips and the scribe line region for a test operation through a test pattern or a test circuit implemented in the scribe line region is possible.

또한, 본 발명의 실시예에 따른 칩 경계 영역의 가드링 구조는 상기 반도체 칩과 상기 스크라이브 라인 영역 사이의 경로를 길게 함으로써 웨이퍼 절단 공정시 발생하는 기계적인 스트레스, 칩 사용중 변화하는 혼도, 습도에 대해 면역을 가질 수 있다. In addition, the guard ring structure of the chip boundary region according to an embodiment of the present invention provides a path between the semiconductor chip and the scribe line region so that the mechanical stress generated during the wafer cutting process, the confusion that changes during the use of the chip, and the humidity may be reduced. Have immunity.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 유의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 본 발명이 3쌍의 금속 콘택 배리어 및 금속 레이어를 포함하는 가드링 구조에 적용되는 예로 설명하였으나, 가드링 구조에 포함되는 금속 콘택 배리어 및 금속 레이어 쌍의 수는 적절하게 선택되어질 수 있을 것이다. 그리고, 전술한 실시예에서는 본 발명이 3쌍의 금속 콘택 배리어 및 금속 레이어를 포함하는 가드링 구조중에서 최상부 금속 레이어와, 그 하부에 형성된 금속 콘택 배리어 및 금속 레이어가 반도체 칩들과 스크라이브 라인 영역 사이의 신호를 전달하는 기능을 수행하는 것으로 설명하였으나, 인접하는 다른 금속 레이어 쌍과 이들 사이에 형성되는 금속 콘택 레이어에 의해서도 상기 기능이 동일하게 구현될 수 있을 것이다.
For example, in the above-described embodiment, the present invention has been described as an example that is applied to a guard ring structure including three pairs of metal contact barriers and metal layers, but the number of metal contact barriers and metal layer pairs included in the guard ring structure may be appropriately applied. It may be chosen. In the above-described embodiment, in the guard ring structure including the three pairs of metal contact barriers and the metal layer, the uppermost metal layer and the metal contact barrier and the metal layer formed thereon are formed between the semiconductor chips and the scribe line region. Although it has been described as performing a function of transmitting a signal, the same function may be implemented by another pair of adjacent metal layers and a metal contact layer formed therebetween.

10; 반도체 웨이퍼 10A,10B,10C,10D; 반도체 칩
20A,20B,20C,20D; 소자 형성 영역 30A,30B,30C,30D; 칩 경계 영역
40; 스크라이브 라인 영역 310; 액티브 레이어
321,331; 금속 콘택 배리어 322; 금속 레이어
510,511,571,572,573; 제1 가드링 구조의 금속 레이어
541,542,543; 제1 가드링 구조의 금속 콘택 배리어
520; 상호접속 요소의 금속 레이어
551,552; 상호접속 요소의 금속 콘택 배리어
530,531,581,582,583; 제2 가드링 구조의 금속 레이어
561,562,563; 제2 가드링 구조의 금속 콘택 배리어 10; Semiconductor wafers 10A, 10B, 10C, 10D; Semiconductor chip
20A, 20B, 20C, 20D; Element formation regions 30A, 30B, 30C, and 30D; Chip boundary area
40; Scribe line region 310; Active layer
321,331; Metal contact barrier 322; Metal layer
510,511,571,572,573; Metal layer of the first guard ring structure
541,542,543; Metal contact barrier with first guard ring structure
520; Metal layer of interconnection element
551,552; Metal Contact Barriers for Interconnect Elements
530,531,581,582,583; Metal layer of the second guard ring structure
561,562,563; Metal contact barrier with second guard ring structure

Claims (45)

기판상에 형성되는 적어도 하나의 칩과,
상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고,
상기 칩은,
소자 형성 영역과,
상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고,
상기 칩 경계 영역은,
상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 이중 가드링 구조를 포함하며,
상기 이중 가드링 구조는,
상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 신호 전달 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
At least one chip formed on the substrate,
A scribe line region surrounding the chip,
The chip,
An element formation region,
A chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region,
The chip boundary region is,
A double guard ring structure physically separating the device formation region and the scribe line region,
The double guard ring structure,
And a signal transmission element for electrical signal transmission between the device formation region and the scribe line region.
제1항에 있어서, 상기 이중 가드링 구조는,
상기 소자 형성 영역을 상기 스크라이브 라인 영역으로부터 물리적으로 분리하며, 상기 소자 형성 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제1 가드링 구조와,
상기 스크라이브 라인 영역을 상기 소자 형성 영역으로부터 물리적으로 분리하며, 상기 스크라이브 라인 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제2 가드링 구조와,
상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 상호접속 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 1, wherein the double guard ring structure,
A first guard ring structure for physically separating the element formation region from the scribe line region and for transmitting an electrical signal to / from the element formation region;
A second guard ring structure for physically separating the scribe line region from the device formation region and for transmitting an electrical signal to / from the scribe line region;
And an interconnection element positioned between the first guard ring structure and the second guard ring structure, for interconnecting the electrical signal between the device formation region and the scribe line region.
제2항에 있어서, 상기 제1 가드링 구조, 상기 제2 가드링 구조 및 상기 상호접속 요소는 각각,
하부 금속 레이어와,
상기 하부 금속 레이어 위에 적층되는 금속 콘택 배리어와,
상기 금속 콘택 배리어 위에 적층되는 상부 금속 레이어을 포함함을 특징으로 하는 반도체 웨이퍼.
3. The method of claim 2, wherein the first guard ring structure, the second guard ring structure and the interconnection element are each:
With the bottom metal layer,
A metal contact barrier stacked on the lower metal layer;
And a top metal layer stacked over the metal contact barrier.
제3항에 있어서, 상기 제1 가드링 구조의 하부 금속 레이어는,
상기 소자 형성 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위한 제1 하부 금속 레이어 요소와,
상기 제1 하부 금속 레이어 요소와 이격되어 위치하며, 상기 제1 하부 금속 레이어 요소의 가장자리 일부를 감싸며, 상기 소자 형성 영역과 상기 상호접속 요소를 물리적으로 분리하는 제2 하부 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 3, wherein the lower metal layer of the first guard ring structure,
A first lower metal layer element for electrical signal transmission between the element formation region and the interconnect element;
A second lower metal layer element positioned spaced apart from the first lower metal layer element, surrounding a portion of an edge of the first lower metal layer element, and physically separating the element formation region and the interconnection element. A semiconductor wafer characterized by the above-mentioned.
제4항에 있어서, 상기 제1 가드링 구조의 금속 콘택 배리어는,
상기 제1 하부 금속 레이어 요소 위에 적층되는 제1 금속 콘택 배리어 요소와,
상기 제2 하부 금속 레이어 요소 위에 적층되는 제2 금속 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 4, wherein the metal contact barrier of the first guard ring structure,
A first metal contact barrier element stacked over the first lower metal layer element;
And a second metal contact barrier element stacked over the second lower metal layer element.
제5항에 있어서, 상기 제1 가드링 구조의 제2 금속 콘택 배리어 요소는, 상기 제1 금속 콘택 배리어 요소의 양단에 위치하는 2개의 금속 콘택 배리어 요소들을 포함함을 특징으로 하는 반도체 웨이퍼.
6. The semiconductor wafer of claim 5, wherein the second metal contact barrier element of the first guard ring structure comprises two metal contact barrier elements positioned at both ends of the first metal contact barrier element.
제6항에 있어서, 상기 제1 가드링 구조의 상부 금속 레이어는,
상기 제1 금속 콘택 배리어 요소의 위에 적층되며, 상기 소자 형성 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 상호접속 요소측에 연결되는 제1 상부 금속 레이어 요소와,
상기 제2 금속 콘택 배리어 요소의 2개의 금속 콘택 배리어 요소들 각각의 위에 적층되는 제2 상부 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 6, wherein the upper metal layer of the first guard ring structure,
A first upper metal layer element stacked over the first metal contact barrier element and connected to the interconnect element side for electrical signal transmission between the element formation region and the interconnect element;
And a second upper metal layer element stacked over each of the two metal contact barrier elements of the second metal contact barrier element.
제3항에 있어서, 상기 제2 가드링 구조의 하부 금속 레이어는,
상기 스크라이브 라인 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위한 제1 하부 금속 레이어 요소와,
상기 제1 하부 금속 레이어 요소와 이격되어 위치하며, 상기 제1 하부 금속 레이어 요소의 가장자리 일부를 감싸며, 상기 스크라이브 라인 영역과 상기 상호접속 요소를 물리적으로 분리하는 제2 하부 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 3, wherein the lower metal layer of the second guard ring structure,
A first lower metal layer element for electrical signal transfer between the scribe line region and the interconnect element;
A second lower metal layer element positioned spaced apart from the first lower metal layer element, surrounding a portion of an edge of the first lower metal layer element, and physically separating the scribe line region from the interconnect element. A semiconductor wafer characterized by the above-mentioned.
제8항에 있어서, 상기 제2 가드링 구조의 금속 콘택 배리어는,
상기 제1 하부 금속 레이어 요소 위에 적층되는 제1 금속 콘택 배리어 요소와,
상기 제2 하부 금속 레이어 요소 위에 적층되는 제2 금속 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼. The method of claim 8, wherein the metal contact barrier of the second guard ring structure,
A first metal contact barrier element stacked over the first lower metal layer element;
And a second metal contact barrier element stacked over the second lower metal layer element. 제9항에 있어서, 상기 제2 가드링 구조의 제2 금속 콘택 배리어 요소는, 상기 제1 금속 콘택 배리어 요소의 양단에 위치하는 2개의 금속 콘택 배리어 요소들을 포함함을 특징으로 하는 반도체 웨이퍼.
10. The semiconductor wafer of claim 9, wherein the second metal contact barrier element of the second guard ring structure includes two metal contact barrier elements positioned at both ends of the first metal contact barrier element.
제10항에 있어서, 상기 제2 가드링 구조의 상부 금속 레이어는,
상기 제1 금속 콘택 배리어 요소의 위에 적층되며, 상기 스크라이브 라인 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 상호접속 요소측에 연결되는 제1 상부 금속 레이어 요소와,
상기 제2 금속 콘택 배리어 요소의 2개의 금속 콘택 배리어 요소들 각각의 위에 적층되는 제2 상부 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 10, wherein the upper metal layer of the second guard ring structure,
A first upper metal layer element stacked over the first metal contact barrier element and connected to the interconnect element side for electrical signal transfer between the scribe line region and the interconnect element;
And a second upper metal layer element stacked over each of the two metal contact barrier elements of the second metal contact barrier element.
제3항에 있어서, 상기 상호접속 요소의 하부 금속 레이어는, 상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 서로 이격되어 위치하는 것을 특징으로 하는 반도체 웨이퍼.

4. The semiconductor wafer of claim 3, wherein the bottom metal layer of the interconnect element is spaced apart from each other between the first guard ring structure and the second guard ring structure.

제12항에 있어서, 상기 상호접속 요소의 금속 콘택 배리어는, 상기 하부 금속 레이어 요소 위에 적층되는 제1 금속 콘택 배리어 요소 및 제2 금속 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
13. The semiconductor wafer of claim 12, wherein the metal contact barrier of the interconnect element comprises a first metal contact barrier element and a second metal contact barrier element stacked over the bottom metal layer element.
제13항에 있어서, 상기 상호접속 요소의 상부 금속 레이어는,
상기 소자 형성 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 제1 금속 콘택 배리어 요소의 위에 적층되는 제1 상부 금속 레이어 요소와,
상기 스크라이브 라인 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 제2 금속 콘택 배리어 요소의 위에 적층되는 제2 상부 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 13, wherein the upper metal layer of the interconnect element,
A first upper metal layer element stacked over the first metal contact barrier element for electrical signal transfer between the element formation region and the interconnect element;
And a second upper metal layer element stacked over the second metal contact barrier element for electrical signal transfer between the scribe line region and the interconnect element.
기판상에 형성되는 적어도 하나의 칩과,
상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고,
상기 칩은,
소자 형성 영역과,
상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고,
상기 칩 경계 영역은,
기판 위에 형성되며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 공통 가드링 구조와,
상기 공통 가드링 구조 위에 형성되며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역의 사이를 물리적으로 분리하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 전기적인 신호를 전달하는 2개의 이중 가드링 구조를 포함함을 특징으로 하는 반도체 웨이퍼.
At least one chip formed on the substrate,
A scribe line region surrounding the chip,
The chip,
An element formation region,
A chip boundary region surrounding the element formation region and formed between the element formation region and the scribe line region,
The chip boundary region is,
A common guard ring structure formed on the substrate and physically separating the element formation region and the scribe line region;
Two double guard ring structures formed on the common guard ring structure and physically separating between the element formation region and the scribe line region and transferring electrical signals between the element formation region and the scribe line region. A semiconductor wafer comprising a.
제15항에 있어서, 상기 가드링 구조들은 적어도 한 쌍의 금속 콘택 배리어와 금속 레이어를 포함함을 특징으로 하는 반도체 웨이퍼.
The semiconductor wafer of claim 15, wherein the guard ring structures comprise at least a pair of metal contact barriers and a metal layer.
제15항에 있어서, 상기 이중 가드링 구조는,
상기 소자 형성 영역을 상기 스크라이브 라인 영역으로부터 물리적으로 분리하며, 상기 소자 형성 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제1 가드링 구조와,
상기 스크라이브 라인 영역을 상기 소자 형성 영역으로부터 물리적으로 분리하며, 상기 스크라이브 라인 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제2 가드링 구조와,
상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 서로 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 상호접속 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 15, wherein the double guard ring structure,
A first guard ring structure for physically separating the element formation region from the scribe line region and for transmitting an electrical signal to / from the element formation region;
A second guard ring structure for physically separating the scribe line region from the device formation region and for transmitting an electrical signal to / from the scribe line region;
A semiconductor element positioned apart from each other between the first guard ring structure and the second guard ring structure and including an interconnection element for electrical signal transmission between the element formation region and the scribe line region; wafer.
제17항에 있어서, 상기 제1 가드링 구조, 상기 제2 가드링 구조 및 상기 상호접속 요소는 각각,
하부 금속 레이어와,
상기 하부 금속 레이어 위에 적층되는 금속 콘택 배리어와,
상기 금속 콘택 배리어 위에 적층되는 상부 금속 레이어를 포함함을 특징으로 하는 반도체 웨이퍼.
18. The method of claim 17, wherein the first guard ring structure, the second guard ring structure and the interconnect element are each:
With the bottom metal layer,
A metal contact barrier stacked on the lower metal layer;
And a top metal layer stacked over the metal contact barrier.
제18항에 있어서, 상기 제1 가드링 구조의 하부 금속 레이어는,
상기 소자 형성 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위한 제1 하부 금속 레이어 요소와,
상기 제1 하부 금속 레이어 요소와 이격되어 위치하며, 상기 제1 하부 금속 레이어 요소의 가장자리 일부를 감싸며, 상기 소자 형성 영역과 상기 상호접속 요소를 물리적으로 분리하는 제2 하부 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 18, wherein the lower metal layer of the first guard ring structure,
A first lower metal layer element for electrical signal transmission between the element formation region and the interconnect element;
A second lower metal layer element positioned spaced apart from the first lower metal layer element, surrounding a portion of an edge of the first lower metal layer element, and physically separating the element formation region and the interconnection element. A semiconductor wafer characterized by the above-mentioned.
제19항에 있어서, 상기 제1 가드링 구조의 금속 콘택 배리어는,
상기 제1 하부 금속 레이어 요소 위에 적층되는 제1 금속 콘택 배리어 요소와,
상기 제2 하부 금속 레이어 요소 위에 적층되는 제2 금속 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 19, wherein the metal contact barrier of the first guard ring structure,
A first metal contact barrier element stacked over the first lower metal layer element;
And a second metal contact barrier element stacked over the second lower metal layer element.
제20항에 있어서, 상기 제1 가드링 구조의 제2 금속 콘택 배리어 요소는, 상기 제1 금속 콘택 배리어 요소의 양단에 위치하는 2개의 금속 콘택 배리어 요소들을 포함함을 특징으로 하는 반도체 웨이퍼.
21. The semiconductor wafer of claim 20, wherein the second metal contact barrier element of the first guard ring structure comprises two metal contact barrier elements positioned at both ends of the first metal contact barrier element.
제21항에 있어서, 상기 제1 가드링 구조의 상부 금속 레이어는,
상기 제1 금속 콘택 배리어 요소의 위에 적층되며, 상기 소자 형성 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 상호접속 요소측에 연결되는 제1 상부 금속 레이어 요소와,
상기 제2 금속 콘택 배리어 요소의 2개의 금속 콘택 배리어 요소들 각각의 위에 적층되는 제2 상부 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 21, wherein the upper metal layer of the first guard ring structure,
A first upper metal layer element stacked over the first metal contact barrier element and connected to the interconnect element side for electrical signal transmission between the element formation region and the interconnect element;
And a second upper metal layer element stacked over each of the two metal contact barrier elements of the second metal contact barrier element.
제18항에 있어서, 상기 제2 가드링 구조의 하부 금속 레이어는,
상기 스크라이브 라인 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위한 제1 하부 금속 레이어 요소와,
상기 제1 하부 금속 레이어 요소와 이격되어 위치하며, 상기 제1 하부 금속 레이어 요소의 가장자리 일부를 감싸며, 상기 스크라이브 라인 영역과 상기 상호접속 요소를 물리적으로 분리하는 제2 하부 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 18, wherein the lower metal layer of the second guard ring structure,
A first lower metal layer element for electrical signal transfer between the scribe line region and the interconnect element;
A second lower metal layer element positioned spaced apart from the first lower metal layer element, surrounding a portion of an edge of the first lower metal layer element, and physically separating the scribe line region from the interconnect element. A semiconductor wafer characterized by the above-mentioned.
제23항에 있어서, 상기 제2 가드링 구조의 금속 콘택 배리어는,
상기 제1 하부 금속 레이어 요소 위에 적층되는 제1 금속 콘택 배리어 요소와,
상기 제2 하부 금속 레이어 요소 위에 적층되는 제2 금속 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.

The method of claim 23, wherein the metal contact barrier of the second guard ring structure,
A first metal contact barrier element stacked over the first lower metal layer element;
And a second metal contact barrier element stacked over the second lower metal layer element.

제24항에 있어서, 상기 제2 가드링 구조의 제2 금속 콘택 배리어 요소는, 상기 제1 금속 콘택 배리어 요소의 양단에 위치하는 2개의 금속 콘택 배리어 요소들을 포함함을 특징으로 하는 반도체 웨이퍼.
25. The semiconductor wafer of claim 24, wherein the second metal contact barrier element of the second guard ring structure includes two metal contact barrier elements positioned at both ends of the first metal contact barrier element.
제25항에 있어서, 상기 제2 가드링 구조의 상부 금속 레이어는,
상기 제1 금속 콘택 배리어 요소의 위에 적층되며, 상기 스크라이브 라인 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 상호접속 요소측에 연결되는 제1 상부 금속 레이어 요소와,
상기 제2 금속 콘택 배리어 요소의 2개의 금속 콘택 배리어 요소들 각각의 위에 적층되는 제2 상부 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 25, wherein the upper metal layer of the second guard ring structure,
A first upper metal layer element stacked over the first metal contact barrier element and connected to the interconnect element side for electrical signal transfer between the scribe line region and the interconnect element;
And a second upper metal layer element stacked over each of the two metal contact barrier elements of the second metal contact barrier element.
제18항에 있어서, 상기 상호접속 요소의 하부 금속 레이어는, 상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 서로 이격되어 위치하는 것을 특징으로 하는 반도체 웨이퍼.

19. The semiconductor wafer of claim 18, wherein the bottom metal layer of the interconnect element is spaced apart from each other between the first guard ring structure and the second guard ring structure.

제27항에 있어서, 상기 상호접속 요소의 금속 콘택 배리어는, 상기 하부 금속 레이어 요소 위에 적층되는 제1 금속 콘택 배리어 요소 및 제2 금속 콘택 배리어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
28. The semiconductor wafer of claim 27, wherein the metal contact barrier of the interconnect element comprises a first metal contact barrier element and a second metal contact barrier element stacked over the lower metal layer element.
제28항에 있어서, 상기 상호접속 요소의 상부 금속 레이어는,
상기 소자 형성 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 제1 금속 콘택 배리어 요소의 위에 적층되는 제1 상부 금속 레이어 요소와,
상기 스크라이브 라인 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 제2 금속 콘택 배리어 요소의 위에 적층되는 제2 상부 금속 레이어 요소를 포함함을 특징으로 하는 반도체 웨이퍼.
29. The method of claim 28, wherein the upper metal layer of the interconnect element is
A first upper metal layer element stacked over the first metal contact barrier element for electrical signal transfer between the element formation region and the interconnect element;
And a second upper metal layer element stacked over the second metal contact barrier element for electrical signal transfer between the scribe line region and the interconnect element.
제16항에 있어서, 상기 공통 가드링 구조는,
상기 기판 위에 적층되는 액티브 레이어와,
상기 액티브 레이어 위에 적층되는 제1 금속 콘택 배리어와,
상기 제1 금속 콘택 배리어 위에 적층되는 금속 레이어와,
상기 금속 레이어 위에 적층되는 제2 금속 콘택 배리어를 포함함을 특징으로 하는 반도체 웨이퍼.
The method of claim 16, wherein the common guard ring structure,
An active layer laminated on the substrate;
A first metal contact barrier stacked on the active layer;
A metal layer stacked on the first metal contact barrier;
And a second metal contact barrier stacked over the metal layer.
기판상에 형성되는 적어도 하나의 칩과, 상기 칩을 둘러싸는 스크라이브 라인 영역을 포함하고, 상기 칩은, 소자 형성 영역과, 상기 소자 형성 영역을 둘러싸며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 형성되는 칩 경계 영역을 포함하고, 상기 칩 경계 영역은, 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 가드링 구조를 포함하는 반도체 웨이퍼에서 상기 가드링 구조를 형성하는 방법에 있어서,
기판 위에 상기 소자 형성 영역과 상기 스크라이브 라인 영역을 물리적으로 분리하는 공통 가드링 구조를 형성하는 과정과,
상기 공통 가드링 구조 위에 상기 소자 형성 영역과 상기 스크라이브 라인 영역의 사이를 물리적으로 분리하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이에 전기적인 신호를 전달하는 2개의 이중 가드링 구조를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
At least one chip formed on a substrate, and a scribe line region surrounding the chip, wherein the chip surrounds an element formation region and the element formation region, and between the element formation region and the scribe line region. 10. A method of forming the guard ring structure in a semiconductor wafer comprising a chip boundary region formed in the semiconductor wafer, wherein the chip boundary region includes a guard ring structure that physically separates the element formation region and the scribe line region.
Forming a common guard ring structure on the substrate to physically separate the device formation region and the scribe line region;
Forming two double guard ring structures on the common guard ring structure to physically separate between the device formation region and the scribe line region and to transfer an electrical signal between the device formation region and the scribe line region Guard ring structure formation method comprising the.
제31항에 있어서, 상기 이중 가드링 구조를 형성하는 과정은,
상기 소자 형성 영역을 상기 스크라이브 라인 영역으로부터 물리적으로 분리하며, 상기 소자 형성 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제1 가드링 구조를 형성하는 과정과,
상기 스크라이브 라인 영역을 상기 소자 형성 영역으로부터 물리적으로 분리하며, 상기 스크라이브 라인 영역으로부터/으로의 전기적인 신호를 전달하기 위한 제2 가드링 구조를 형성하는 과정과,
상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 서로 이격되어 위치하며, 상기 소자 형성 영역과 상기 스크라이브 라인 영역 사이의 전기적인 신호 전달을 위한 상호접속 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
The process of claim 31, wherein the forming of the double guard ring structure is performed.
Physically separating the element formation region from the scribe line region and forming a first guard ring structure for transmitting an electrical signal to / from the element formation region;
Physically separating the scribe line region from the device formation region and forming a second guard ring structure for transmitting an electrical signal to / from the scribe line region;
And spaced apart from each other between the first guard ring structure and the second guard ring structure, forming an interconnection element for electrical signal transmission between the device formation region and the scribe line region. A guard ring structure formation method characterized by the above-mentioned.
제32항에 있어서, 상기 제1 가드링 구조, 상기 제2 가드링 구조 및 상기 상호접속 요소를 형성하는 과정은 각각,
하부 금속 레이어를 형성하는 과정과,
상기 하부 금속 레이어 위에 금속 콘택 배리어를 형성하는 과정과,
상기 금속 콘택 배리어 위에 상부 금속 레이어를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
33. The method of claim 32, wherein forming the first guard ring structure, the second guard ring structure, and the interconnection element, respectively,
Forming a lower metal layer,
Forming a metal contact barrier on the lower metal layer;
And forming an upper metal layer on the metal contact barrier.
제33항에 있어서, 상기 제1 가드링 구조의 하부 금속 레이어를 형성하는 과정은,
상기 소자 형성 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위한 제1 하부 금속 레이어 요소를 형성하는 과정과,
상기 제1 하부 금속 레이어 요소와 이격되어 위치하며, 상기 제1 하부 금속 레이어 요소의 가장자리 일부를 감싸며, 상기 소자 형성 영역과 상기 상호접속 요소를 물리적으로 분리하는 제2 하부 금속 레이어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
The method of claim 33, wherein the forming of the lower metal layer of the first guard ring structure is performed.
Forming a first lower metal layer element for electrical signal transmission between the device formation region and the interconnection element;
Forming a second lower metal layer element spaced apart from the first lower metal layer element, surrounding a portion of an edge of the first lower metal layer element, and physically separating the element formation region and the interconnection element; Guard ring structure formation method comprising the.
제34항에 있어서, 상기 제1 가드링 구조의 금속 콘택 배리어를 형성하는 과정은,
상기 제1 하부 금속 레이어 요소 위에 제1 금속 콘택 배리어 요소를 형성하는 과정과,
상기 제2 하부 금속 레이어 요소 위에 제2 금속 콘택 배리어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
The process of claim 34, wherein the forming of the metal contact barrier of the first guard ring structure comprises:
Forming a first metal contact barrier element over the first lower metal layer element;
Forming a second metal contact barrier element over the second lower metal layer element.
제35항에 있어서, 상기 제1 가드링 구조의 제2 금속 콘택 배리어 요소를 형성하는 과정은, 상기 제1 금속 콘택 배리어 요소의 양단에 위치하는 2개의 금속 콘택 배리어 요소들을 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법. 36. The method of claim 35, wherein forming a second metal contact barrier element of the first guard ring structure includes forming two metal contact barrier elements located at both ends of the first metal contact barrier element. Guard ring structure formation method characterized in that. 제36항에 있어서, 상기 제1 가드링 구조의 상부 금속 레이어를 형성하는 과정은,
상기 제1 금속 콘택 배리어 요소의 위에 상기 소자 형성 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 상호접속 요소측에 연결되는 제1 상부 금속 레이어 요소를 형성하는 과정과,
상기 제2 금속 콘택 배리어 요소의 2개의 금속 콘택 배리어 요소들 각각의 위에 제2 상부 금속 레이어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
The process of claim 36, wherein the forming of the upper metal layer of the first guard ring structure comprises:
Forming a first upper metal layer element on the first metal contact barrier element, the first upper metal layer element connected to the interconnect element side for electrical signal transmission between the element formation region and the interconnect element;
Forming a second upper metal layer element on each of the two metal contact barrier elements of the second metal contact barrier element.
제33항에 있어서, 상기 제2 가드링 구조의 하부 금속 레이어를 형성하는 과정은,
상기 스크라이브 라인 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위한 제1 하부 금속 레이어 요소를 형성하는 과정과,
상기 제1 하부 금속 레이어 요소와 이격되어 위치하며, 상기 제1 하부 금속 레이어 요소의 가장자리 일부를 감싸며, 상기 스크라이브 라인 영역과 상기 상호접속 요소를 물리적으로 분리하는 제2 하부 금속 레이어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
The method of claim 33, wherein the forming of the lower metal layer of the second guard ring structure is performed.
Forming a first lower metal layer element for electrical signal transfer between the scribe line region and the interconnect element;
Forming a second lower metal layer element spaced apart from the first lower metal layer element, surrounding a portion of an edge of the first lower metal layer element, and physically separating the scribe line region from the interconnect element Guard ring structure formation method comprising the.
제38항에 있어서, 상기 제2 가드링 구조의 금속 콘택 배리어를 형성하는 과정은,
상기 제1 하부 금속 레이어 요소 위에 제1 금속 콘택 배리어 요소를 형성하는 과정과,
상기 제2 하부 금속 레이어 요소 위에 제2 금속 콘택 배리어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
The process of claim 38, wherein the forming of the metal contact barrier of the second guard ring structure comprises:
Forming a first metal contact barrier element over the first lower metal layer element;
Forming a second metal contact barrier element over the second lower metal layer element.
제39항에 있어서, 상기 제2 가드링 구조의 제2 금속 콘택 배리어 요소를 형성하는 과정은, 상기 제1 금속 콘택 배리어 요소의 양단에 위치하는 2개의 금속 콘택 배리어 요소들을 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
40. The method of claim 39, wherein forming a second metal contact barrier element of the second guard ring structure comprises forming two metal contact barrier elements located at both ends of the first metal contact barrier element. Guard ring structure formation method characterized in that.
제40항에 있어서, 상기 제2 가드링 구조의 상부 금속 레이어를 형성하는 과정은,
상기 제1 금속 콘택 배리어 요소의 위에 상기 스크라이브 라인 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 상호접속 요소측에 연결되는 제1 상부 금속 레이어 요소를 형성하는 과정과,
상기 제2 금속 콘택 배리어 요소의 2개의 금속 콘택 배리어 요소들 각각의 위에 제2 상부 금속 레이어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
The process of claim 40, wherein the forming of the upper metal layer of the second guard ring structure is performed.
Forming a first upper metal layer element on the first metal contact barrier element, the first upper metal layer element connected to the interconnect element side for electrical signal transmission between the scribe line region and the interconnect element;
Forming a second upper metal layer element on each of the two metal contact barrier elements of the second metal contact barrier element.
제33항에 있어서, 상기 상호접속 요소의 하부 금속 레이어는, 상기 제1 가드링 구조와 상기 제2 가드링 구조의 사이에 서로 이격되어 위치하는 것을 특징으로 하는 가드링 구조 형성 방법.
34. The method of claim 33, wherein the bottom metal layer of the interconnect element is spaced apart from each other between the first guard ring structure and the second guard ring structure.
제42항에 있어서, 상기 상호접속 요소의 금속 콘택 배리어를 형성하는 과정은, 상기 하부 금속 레이어 요소 위에 제1 금속 콘택 배리어 요소 및 제2 금속 콘택 배리어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
43. The method of claim 42, wherein forming a metal contact barrier of the interconnect element comprises forming a first metal contact barrier element and a second metal contact barrier element over the lower metal layer element. Method of forming guard ring structure.
제43항에 있어서, 상기 상호접속 요소의 상부 금속 레이어를 형성하는 과정은,
상기 소자 형성 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 제1 금속 콘택 배리어 요소의 위에 제1 상부 금속 레이어 요소를 형성하는 과정과,
상기 스크라이브 라인 영역과 상기 상호접속 요소 사이의 전기적인 신호 전달을 위해 상기 제2 금속 콘택 배리어 요소의 위에 제2 상부 금속 레이어 요소를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법.
44. The process of claim 43, wherein forming the upper metal layer of the interconnect element is:
Forming a first upper metal layer element on top of the first metal contact barrier element for electrical signal transfer between the device formation region and the interconnect element;
Forming a second upper metal layer element on top of the second metal contact barrier element for electrical signal transfer between the scribe line region and the interconnect element.
제31항에 있어서, 상기 공통 가드링 구조를 형성하는 과정은,
상기 기판 위에 액티브 레이어를 형성하는 과정과,
상기 액티브 레이어 위에 제1 금속 콘택 배리어를 형성하는 과정과,
상기 제1 금속 콘택 배리어 위에 금속 레이어를 형성하는 과정과,
상기 금속 레이어 위에 제2 금속 콘택 배리어를 형성하는 과정을 포함함을 특징으로 하는 가드링 구조 형성 방법. The process of claim 31, wherein the forming of the common guard ring structure comprises:
Forming an active layer on the substrate;
Forming a first metal contact barrier on the active layer;
Forming a metal layer on the first metal contact barrier;
And forming a second metal contact barrier on the metal layer.
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