JP2007165589A - Program logic device and semiconductor package - Google Patents

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Tetsujiro Kondo
哲二郎 近藤
Tsutomu Watanabe
勉 渡辺
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

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  • Logic Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To stack program logic devices in the vertical direction so as to be programmable. <P>SOLUTION: A through-electrode 32b penetrates an Si substrate 31b<SB>1</SB>and an upper layer 31b<SB>2</SB>. The upper end of the through-electrode 32b is connected to the other program logic devices of the upper side through a micro bump 21a. The lower end of the through-electrode 32b is connected to the other program logic device of the lower side through a micro bump 21b. The through-electrode 32b is connected to a logic element 34b which performs a predetermined signal processing through a metal wiring 33b. The logic element 34b is connected to the through-electrode 32b so as to be programmable. The above is applicable to the programmable logic device constituting the semiconductor package. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、プログラムロジックデバイスおよび半導体パッケージに関し、特に、より小型化できるようにするプログラムロジックデバイスおよび半導体パッケージに関する。   The present invention relates to a program logic device and a semiconductor package, and more particularly to a program logic device and a semiconductor package that can be further miniaturized.

複雑な信号処理を行う装置では、近年、プログラム可能な論理回路であるプログラムロジックデバイス（以下、PLD（Programmable Logic Device）ともいう）が、盛んに利用されるようになってきている。また、FPGA（Field Programmable Gate Alley）やComplex PLDなどの大規模なPLDの開発も活発化してきている（例えば、特許文献１参照）。   In apparatuses that perform complex signal processing, in recent years, a program logic device (hereinafter also referred to as a PLD (Programmable Logic Device)) that is a programmable logic circuit has been actively used. In addition, development of large-scale PLDs such as FPGA (Field Programmable Gate Alley) and Complex PLD has been activated (see, for example, Patent Document 1).

特開平１０−２３３６７６号公報Japanese Patent Laid-Open No. 10-233676

これらのPLDは専用の論理で構成され、基板上に平面的に配置され、配線パターンで接続されていた。その結果、開発費が大きくなるばかりでなく、全体の形状が大きくなり、遅延時間も長くなる傾向があった。   These PLDs consisted of dedicated logic, were arranged in a plane on the substrate, and were connected by a wiring pattern. As a result, not only the development cost increases, but the overall shape tends to increase and the delay time tends to increase.

本発明は、このような状況に鑑みてなされたものであり、開発費を低減し、形状を小型化し、遅延時間を短くするようにするものである。   The present invention has been made in view of such circumstances, and is intended to reduce development costs, reduce the size, and shorten the delay time.

本発明の一側面のプログラムロジックデバイスは、所定の信号処理を行う論理素子と、前記論理素子が形成される基板と、前記基板を貫通する貫通電極と、前記貫通電極と前記論理素子とをプログラム可能に接続する接続素子とを備える。   A program logic device according to one aspect of the present invention is configured to program a logic element that performs predetermined signal processing, a substrate on which the logic element is formed, a through electrode that penetrates the substrate, the through electrode, and the logic element. And a connecting element that can be connected.

本発明の一側面においては、所定の信号処理を行う論理素子が、基板を貫通する貫通電極と、プログラム可能に接続されている。   In one aspect of the present invention, a logic element that performs predetermined signal processing is connected to a through electrode penetrating the substrate in a programmable manner.

本発明によれば、プログラムロジックデバイスの開発費を低減し、小型化し、遅延時間を短くすることができる。   According to the present invention, the development cost of the program logic device can be reduced, the size can be reduced, and the delay time can be shortened.

以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書又は図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書又は図面に記載されていることを確認するためのものである。従って、明細書又は図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。   Embodiments of the present invention will be described below. Correspondences between the constituent elements of the present invention and the embodiments described in the specification or the drawings are exemplified as follows. This description is intended to confirm that the embodiments supporting the present invention are described in the specification or the drawings. Therefore, even if there is an embodiment which is described in the specification or the drawings but is not described here as an embodiment corresponding to the constituent elements of the present invention, that is not the case. It does not mean that the form does not correspond to the constituent requirements. Conversely, even if an embodiment is described here as corresponding to a configuration requirement, that means that the embodiment does not correspond to a configuration requirement other than the configuration requirement. It's not something to do.

本発明の一側面のプログラムロジックデバイス（例えば、図３のPLD１１ｂ）は、所定の信号処理を行う論理素子（例えば、図３のLE３４ｂ）と、前記論理素子が形成される基板（例えば、図３の基板３１ｂ）と、前記基板を貫通する貫通電極（例えば、図３の貫通電極３２ｂ）と、前記貫通電極と前記論理素子とをプログラム可能に接続する接続素子（例えば、図１１のセレクタ６５）とを備える。   A program logic device (for example, PLD 11b in FIG. 3) according to one aspect of the present invention includes a logic element (for example, LE 34b in FIG. 3) that performs predetermined signal processing, and a substrate on which the logic element is formed (for example, FIG. 3). Substrate 31b), a through electrode (for example, the through electrode 32b in FIG. 3) penetrating the substrate, and a connection element (for example, selector 65 in FIG. 11) for connecting the through electrode and the logic element in a programmable manner. With.

以下、図を参照して、本発明の実施の形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明を適用した半導体パッケージの一実施の形態の構成例を示している。   FIG. 1 shows a configuration example of an embodiment of a semiconductor package to which the present invention is applied.

図１の半導体パッケージ１は、３つのPLD（Programmable Logic Device）１１a乃至１１ｃ、並びに多数のマイクロバンプ２１aおよび２１ｂにより構成されている。   The semiconductor package 1 shown in FIG. 1 includes three PLDs (Programmable Logic Devices) 11a to 11c and a large number of micro bumps 21a and 21b.

チップとしてのPLD１１a乃至１１ｃは、上下方向に積層されている。そして、上位層のPLD１１aと中間層のPLD１１ｂとは、多数のマイクロバンプ２１aで接続されており、中間層のPLD１１ｂと下位層のPLD１１ｃとは、多数のマイクロバンプ２１ｂで接続されている。なお、以下においてPLD１１a乃至１１ｃそれぞれを特に区別する必要のない場合には、単にPLD１１と称する。また、マイクロバンプ２１aと２１ｂについても同様に、それぞれを特に区別する必要のない場合には、単にマイクロバンプ２１と称する。   The PLDs 11a to 11c as chips are stacked in the vertical direction. The upper layer PLD 11a and the intermediate layer PLD 11b are connected by a large number of micro bumps 21a, and the intermediate layer PLD 11b and the lower layer PLD 11c are connected by a large number of micro bumps 21b. In the following description, the PLDs 11a to 11c are simply referred to as PLDs 11 when it is not necessary to distinguish them. Similarly, the microbumps 21a and 21b are simply referred to as microbumps 21 when it is not necessary to distinguish between them.

PLD１１は、AND，OR、またはNOTなどの論理演算を実行する論理素子（以下、LE（Logic Element）ともいう）を複数備え、その複数の論理素子をどのように接続（結線）するかをプログラム可能な集積回路である。   The PLD 11 includes a plurality of logic elements (hereinafter also referred to as LE (Logic Element)) that execute logical operations such as AND, OR, or NOT, and a program for how to connect (connect) the plurality of logic elements. Possible integrated circuit.

PLD１１が、他のPLD１１とマイクロバンプ２１を介して電気信号をやりとりすることにより、半導体パッケージ１としての所定の処理が実行される。   When the PLD 11 exchanges electrical signals with other PLDs 11 through the micro bumps 21, predetermined processing as the semiconductor package 1 is executed.

図２は、上位層のPLD１１aを水平方向からみた断面図である。なお、図２は、１つのマイクロバンプ２１aに対応する領域のみを示している。   FIG. 2 is a cross-sectional view of the upper layer PLD 11a as seen from the horizontal direction. FIG. 2 shows only a region corresponding to one micro bump 21a.

PLD１１aは、Si（シリコン）基板３１a1と上部層３１a2とよりなる基板３１a、貫通電極３２a、メタル配線３３a、およびLE３４aにより構成されている。PLD１１aのさらに上側には他のPLD（チップ）が存在しないため、貫通電極３２aは、図２において、Si基板３１a1を貫通しているものの（Si貫通電極となっているものの）上部層３１a2の途中までにしか形成されておらず、厳密には基板３１aを貫通していないが、便宜上、このような基板３１aの内部に侵入するように孔状に形成されている電極も貫通電極と称する。 The PLD 11a includes a substrate 31a composed of a Si (silicon) substrate 31a 1 and an upper layer 31a 2 , a through electrode 32a, a metal wiring 33a, and an LE 34a. Since no other PLD (chip) exists above the PLD 11a, the through electrode 32a penetrates the Si substrate 31a 1 in FIG. 2 (although it is a Si through electrode), the upper layer 31a 2 However, for the sake of convenience, an electrode formed in a hole shape so as to enter the inside of the substrate 31a is also referred to as a through electrode. .

PLD１１aでは、基板３１aにLE３４aが形成されている。具体的には、Si基板３１a1をベースとして、その上に、メタル配線３３aおよびLE３４aなどからなる信号処理回路が形成されている。 In the PLD 11a, an LE 34a is formed on the substrate 31a. Specifically, a signal processing circuit including a metal wiring 33a and an LE 34a is formed on the Si substrate 31a 1 as a base.

LE３４aが接続されているメタル配線３３aは、Si基板３１a1を貫通するとともに、上部層３１a2の途中まで形成された貫通電極３２aにより、マイクロバンプ２１aと接続されている。従って、LE３４aから出力された信号を中間層のPLD１１ｂ（図１）に出力したり、PLD１１ｂからの信号を基板３１aに形成されているLE３４aに入力することが可能である。 The metal wiring 33a to which the LE 34a is connected penetrates the Si substrate 31a 1 and is connected to the micro bump 21a by a through electrode 32a formed partway through the upper layer 31a 2 . Therefore, it is possible to output the signal output from the LE 34a to the PLD 11b (FIG. 1) of the intermediate layer, or input the signal from the PLD 11b to the LE 34a formed on the substrate 31a.

なお、貫通電極３２aを、LE３４aからの出力信号を伝送する伝送路として使用するか、またはLE３４aに入力させる入力信号の伝送路として使用するかは、プログラマブルに決定することができる。換言すれば、貫通電極３２aを、LE３４aの入力と結線するか、またはLE３４aの出力と結線するかをプログラマブルに決定することができる。   Whether the through electrode 32a is used as a transmission path for transmitting an output signal from the LE 34a or as a transmission path for an input signal input to the LE 34a can be determined in a programmable manner. In other words, it is possible to programmably determine whether the through electrode 32a is connected to the input of the LE 34a or the output of the LE 34a.

図３は、中間層のPLD１１ｂを水平方向から見た断面図である。なお、図３も、１つのマイクロバンプ２１aに対応する領域のみを示している。   FIG. 3 is a cross-sectional view of the intermediate layer PLD 11b as seen from the horizontal direction. FIG. 3 also shows only the region corresponding to one micro bump 21a.

PLD１１ｂも、基本的には、PLD１１aと同様に構成されている。即ち、PLD１１ｂは、Si基板３１ｂ1と上部層３１ｂ2よりなる基板３１ｂにLE３４ｂが形成されている。具体的には、基板３１ｂを貫通するように貫通電極３２ｂが形成されている。即ち、貫通電極３２ｂは、Si基板３１ｂ1を貫通する貫通電極とされているだけでなく、上部層３１ｂ2も貫通して形成されている。 The PLD 11b is basically configured similarly to the PLD 11a. That is, in the PLD 11b, the LE 34b is formed on the substrate 31b composed of the Si substrate 31b 1 and the upper layer 31b 2 . Specifically, the through electrode 32b is formed so as to penetrate the substrate 31b. That is, the through electrode 32b is formed not only as a through electrode that penetrates the Si substrate 31b 1 but also through the upper layer 31b 2 .

貫通電極３２ｂの一方の端部は、PLD１１a側のマイクロバンプ２１aと接続され、他方の端部は、PLD１１ｃ側のマイクロバンプ２１ｂに接続されている。また、貫通電極３２ｂは、メタル配線３３ｂを介してLE３４ｂとも接続している。従って、LE３４ｂから出力された信号を、上位層のPLD１１a（図１）または下位層のPLD１１ｃ（図１）に出力したり、PLD１１aまたはPLD１１ｃからの信号をLE３４ｂに入力することが可能である。   One end of the through electrode 32b is connected to the micro bump 21a on the PLD 11a side, and the other end is connected to the micro bump 21b on the PLD 11c side. The through electrode 32b is also connected to the LE 34b through the metal wiring 33b. Accordingly, the signal output from the LE 34b can be output to the upper layer PLD 11a (FIG. 1) or the lower layer PLD 11c (FIG. 1), or the signal from the PLD 11a or PLD 11c can be input to the LE 34b.

なお、貫通電極３２ｂを、LE３４ｂからの出力信号を伝送する伝送路として使用するか、またはLE３４ｂに入力させる入力信号の伝送路として使用するかは、プログラマブルに決定することができる。   Whether the through electrode 32b is used as a transmission path for transmitting an output signal from the LE 34b or as a transmission path for an input signal input to the LE 34b can be determined in a programmable manner.

なお、上述した貫通電極３２aおよび３２ｂにより伝送される信号は、所定のデータを表す信号であっても良いし、制御信号であっても良い。   The signals transmitted by the through electrodes 32a and 32b described above may be signals representing predetermined data or control signals.

図４は、下位層のPLD１１ｃを水平方向から見た断面図である。なお、図４も、１つのマイクロバンプ２１ｂに対応する領域のみを示している。   FIG. 4 is a cross-sectional view of the lower layer PLD 11c as seen from the horizontal direction. FIG. 4 also shows only the region corresponding to one micro bump 21b.

PLD１１ｃは、Si（シリコン）基板３１ｃ1と上部層３１ｃ2とよりなる基板３１ｃ、貫通電極３２ｃ、メタル配線３３ｃ、およびLE３４ｃにより構成されている。 PLD11c is, Si (silicon) substrate 31c 1 and the upper layer 31c 2 and become more substrate 31c, the through electrode 32c, and is configured by a metal wire 33c, and LE34c.

貫通電極３２ｃは、上部層３１ｃ2の上端面から途中まで形成されており、Si基板３１ｃ1を貫通していない。これは、PLD１１ｃがパッケージ１の下位層であり、下方に接続するPLD（チップ）が存在しないためである。 Through electrodes 32c are formed to the middle from the upper end surface of the upper layer 31c 2, it does not penetrate the Si substrate 31c 1. This is because the PLD 11c is a lower layer of the package 1 and there is no PLD (chip) connected below.

基板３１ｃにはLE３４ｃとメタル配線３３ｃが形成されており、LE３４ｃに接続されているメタル配線３３ｃは、貫通電極３２ｃにより、PLD１１ｂ側のマイクロバンプ２１ｂと接続されている。従って、LE３４ｃから出力された信号を、中間層のPLD１１ｂに出力したり、PLD１１ｂからの信号をLE３４ｃに入力することが可能である。   LE 34c and metal wiring 33c are formed on the substrate 31c, and the metal wiring 33c connected to the LE 34c is connected to the micro bump 21b on the PLD 11b side by the through electrode 32c. Therefore, the signal output from the LE 34c can be output to the PLD 11b of the intermediate layer, or the signal from the PLD 11b can be input to the LE 34c.

なお、貫通電極３２ｃを、LE３４ｃからの出力信号を伝送する伝送路として使用するか、またはLE３４ｃに入力させる入力信号の伝送路として使用するかは、プログラマブルに決定することができる。   Note that whether the through electrode 32c is used as a transmission path for transmitting an output signal from the LE 34c or an input signal transmission path to be input to the LE 34c can be determined in a programmable manner.

図５は、LE３４a乃至３４ｃとして使用されるLE３４の構成例を示している。   FIG. 5 shows a configuration example of the LE 34 used as the LEs 34a to 34c.

LE３４は、IN１，IN２、およびIN３の３つの信号入力端子と、OUT１，OUT２、およびOUT３の３つの信号出力端子を備えている。LE３４は、AND，OR、またはNOTなどの論理演算を用いて組合せ回路または順序回路を構成し、入力された３つの信号に対して、所定の信号処理を実行する。そして、LE３４は、その実行結果としての出力信号を出力端子OUT１，OUT２、およびOUT３から出力する。   The LE 34 includes three signal input terminals IN1, IN2, and IN3 and three signal output terminals OUT1, OUT2, and OUT3. The LE 34 forms a combinational circuit or a sequential circuit using logical operations such as AND, OR, or NOT, and executes predetermined signal processing on the three input signals. The LE 34 outputs an output signal as the execution result from the output terminals OUT1, OUT2, and OUT3.

図６は、中間層のPLD１１ｂのその他の構成の断面図を示している。なお、図６において、図２乃至図４と対応する部分には同一の符号を付してある。   FIG. 6 shows a cross-sectional view of another configuration of the intermediate layer PLD 11b. In FIG. 6, parts corresponding to those in FIGS. 2 to 4 are denoted by the same reference numerals.

図６のPLD１１ｂは、２つのメタル配線３３ｂ1および３３ｂ2を有しており、LE３４ｂ1と接続されているメタル配線３３ｂ1は、貫通電極３２ｂ1およびマイクロバンプ２１aを介して、上位層のPLD１１aと接続されており、LE３４ｂ2と接続されているメタル配線３３ｂ2は、貫通電極３２ｂ2およびマイクロバンプ２１ｂを介して、下位層のPLD１１ｃと接続されている。 PLD11b of Figure 6 has two metal wires 33b 1 and 33b 2, metal wires 33b 1 which is connected to the LE34b 1 via the through electrodes 32 b 1 and micro bumps 21a, PLD11a upper layer The metal wiring 33b 2 connected to the LE 34b 2 is connected to the lower layer PLD 11c via the through electrode 32b 2 and the micro bump 21b.

図７は、図６の貫通電極３２ｂ1とLE３４ｂ1の配線接続例を示している。 FIG. 7 shows a wiring connection example of the through electrode 32b 1 and the LE 34b 1 of FIG.

メタル配線群W１乃至W3は、それぞれ、複数のメタル配線からなり、PLD１１ｂ内の複数のLEどうしを接続している。   Each of the metal wiring groups W1 to W3 includes a plurality of metal wirings, and connects a plurality of LEs in the PLD 11b.

LE３４ｂ1においては、メタル配線群W１を伝送されてきた信号が入力端子IN３に入力され、メタル配線群W２を伝送されてきた信号が入力端子IN１に入力され、メタル配線群W3を伝送されてきた信号が入力端子IN２に入力されるようになされている。 In LE34b 1, the signal transmitted over the metal wiring group W1 is input to the input terminal IN3, the signal transmitted over the metal wiring group W2 is input to the input terminal IN1, transmitted over the metal wiring group W3 A signal is input to the input terminal IN2.

一方、LE３４ｂ1の出力端子OUT１から出力される信号は、メタル配線群W２に供給され、LE３４ｂ1の出力端子OUT２から出力される信号は、メタル配線群W３に供給されるようになされている。 On the other hand, the signal output from the output terminal OUT1 of the LE 34b 1 is supplied to the metal wiring group W2, and the signal output from the output terminal OUT2 of the LE 34b 1 is supplied to the metal wiring group W3.

LE３４ｂ1の出力端子OUT３から出力される信号は、メタル配線３３ｂ1を介して貫通電極３２ｂ1に供給され、マイクロバンプ２１a（図６）に伝送される。従って、図７の例では、貫通電極３２ｂ1が、LE３４ｂ1からの出力信号を伝送する伝送路として使用されている。 A signal output from the output terminal OUT3 of the LE 34b 1 is supplied to the through electrode 32b 1 via the metal wiring 33b 1 and transmitted to the micro bump 21a (FIG. 6). Accordingly, in the example of FIG. 7, the through electrode 32b 1 is used as a transmission path for transmitting an output signal from the LE 34b 1 .

図８は、図６の貫通電極３２ｂ2とLE３４ｂ2の配線接続例を示している。 FIG. 8 shows an example of wiring connection between the through electrodes 32b 2 and LE 34b 2 of FIG.

メタル配線群W５乃至W7は、それぞれ、複数のメタル配線からなり、PLD１１ｂ内の複数のLEどうしを接続している。   Each of the metal wiring groups W5 to W7 includes a plurality of metal wirings, and connects a plurality of LEs in the PLD 11b.

LE３４ｂ2においては、メタル配線群W５を伝送されてきた信号が入力端子IN３に入力され、メタル配線群W６を伝送されてきた信号が入力端子IN１に入力され、メタル配線群W７を伝送されてきた信号が入力端子IN２に入力されるようになされている。 In LE34b 2, the signal transmitted over the metal wiring group W5 is input to the input terminal IN3, the signal transmitted over the metal wiring group W6 is input to the input terminal IN1, transmitted over the metal wiring group W7 A signal is input to the input terminal IN2.

一方、LE３４ｂ2の出力端子OUT１から出力される信号は、メタル配線群W６に供給され、LE３４ｂ2の出力端子OUT２から出力される信号は、メタル配線群W７に供給されるようになされている。 On the other hand, a signal output from the output terminal OUT1 of the LE 34b 2 is supplied to the metal wiring group W6, and a signal output from the output terminal OUT2 of the LE 34b 2 is supplied to the metal wiring group W7.

LE３４ｂ2の出力端子OUT３から出力される信号は、メタル配線３３ｂ2を介して貫通電極３２ｂ2に供給され、マイクロバンプ２１ｂ（図６）に伝送される。従って、図８の例では、貫通電極３２ｂ2が、LE３４ｂ2からの出力信号を伝送する伝送路として使用されている。 A signal output from the output terminal OUT3 of the LE 34b 2 is supplied to the through electrode 32b 2 via the metal wiring 33b 2 and transmitted to the micro bump 21b (FIG. 6). Therefore, in the example of FIG. 8, the through electrode 32b 2 is used as a transmission path for transmitting an output signal from the LE 34b 2 .

図９は、中間層のPLD１１ｂのさらにその他の構成の断面図を示している。なお、図９において、図６と対応する部分については同一の符号を付してあり、その説明は適宜省略する。   FIG. 9 shows a cross-sectional view of still another configuration of the intermediate layer PLD 11b. 9, parts corresponding to those in FIG. 6 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.

上述した図６においては、貫通電極３２ｂ1および貫通電極３２ｂ2に対して、LE３４ｂ1とLE３４ｂ2とが同じ側（図中右側）に配置されていたのに対し、図９では、貫通電極３２ｂ1および貫通電極３２ｂ2を中心として、LE３４ｂ1とLE３４ｂ2とが対向して配置されている。LE３４ｂ1とLE３４ｂ2の配置の違い以外は、図６と図９のPLD１１ｂは共通である。 In FIG. 6 described above, LE 34b 1 and LE 34b 2 are arranged on the same side (right side in the figure) with respect to the through electrode 32b 1 and the through electrode 32b 2 , whereas in FIG. 9, the through electrode 32b LE 34b 1 and LE 34b 2 are arranged opposite to each other with 1 and through electrode 32b 2 as the center. LE34b 1 except the difference of the arrangement of the LE34b 2, PLD11b in FIGS. 6 and 9 are common.

図１０は、図９のLE３４ｂ1およびLE３４ｂ2の配線接続例の平面から見た構成を示している。なお、図１０において、図７および図８と対応する部分については同一の符号を付してあり、その説明は適宜省略する。 FIG. 10 shows a configuration viewed from the plane of the wiring connection example of LE 34b 1 and LE 34b 2 in FIG. 10, parts corresponding to those in FIGS. 7 and 8 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.

LE３４ｂ1とLE３４ｂ2とは、貫通電極３２ｂ1および貫通電極３２ｂ2を挟んで対向して配置されている。LE３４ｂ1とLE３４ｂ2の配置の違い以外は、図７または図８に示した配線接続例と同様である。即ち、メタル配線群W１，W２、およびW３を伝送されてきた信号が、LE３４ｂ1の入力端子IN３，IN１、およびIN２にそれぞれ入力されている。また、メタル配線群W５，W6、およびW7を伝送されてきた信号が、LE３４ｂ2の入力端子IN３，IN１、およびIN２にそれぞれ入力されている。LE３４ｂ1の出力端子OUT１,OUT２、およびOUT３から出力される信号は、メタル配線群W２, W３、および貫通電極３２ｂ1に供給されるようになされている。また、LE３４ｂ2の出力端子OUT１,OUT２、およびOUT３から出力される信号は、メタル配線群W６,W７、および貫通電極３２ｂ2に供給されるようになされている。 LE 34b 1 and LE 34b 2 are arranged to face each other with the through electrode 32b 1 and the through electrode 32b 2 interposed therebetween. LE34b 1 except the difference of the arrangement of the LE34b 2, is similar to the wiring connection example shown in FIG. 7 or 8. That is, the signal transmitted over the metal wiring group W1, W2, and W3, are inputted to input terminals IN3, IN1, and IN2 of LE34b 1. The signal transmitted over the metal wiring group W5, W6, and W7, are inputted to input terminals IN3, IN1, and IN2 of LE34b 2. Signals output from the output terminals OUT1, OUT2, and OUT3 of the LE 34b 1 are supplied to the metal wiring groups W2, W3 and the through electrode 32b 1 . The signals output from the output terminals OUT1, OUT2, and OUT3 of the LE 34b 2 are supplied to the metal wiring groups W6, W7 and the through electrode 32b 2 .

図１１は、PLD１１内に形成された貫通電極とLEの詳細な接続例を示している。図１１の例では、貫通電極がLEからの出力信号を伝送する伝送路として使用されている。   FIG. 11 shows a detailed connection example between the through electrode formed in the PLD 11 and the LE. In the example of FIG. 11, the through electrode is used as a transmission path for transmitting an output signal from the LE.

各LEは、貫通電極に対してプログラム可能に接続されている。図１１の実施の形態では、１つの貫通電極６７に対して４個のLE６１乃至６４が接続されている。LE６１乃至６４それぞれは、異なる論理演算を行い、演算結果としての信号を出力する。LE６１乃至６４それぞれが出力する出力信号は、セレクタ６５に供給される。   Each LE is connected to the through electrode in a programmable manner. In the embodiment of FIG. 11, four LEs 61 to 64 are connected to one through electrode 67. Each of LEs 61 to 64 performs a different logical operation and outputs a signal as the operation result. Output signals output from the LEs 61 to 64 are supplied to the selector 65.

LE６１乃至６４を貫通電極６７に接続する接続素子として機能するセレクタ６５は、LE６６からの出力信号（制御信号）に基づいて、LE６１乃至６４から出力される４つの出力信号から、１つの出力信号を選択し、選択した出力信号を貫通電極６７に出力する。   The selector 65 functioning as a connecting element that connects the LEs 61 to 64 to the through electrode 67 receives one output signal from the four output signals output from the LEs 61 to 64 based on the output signal (control signal) from the LE 66. The selected output signal is output to the through electrode 67.

セレクタ６５から出力された出力信号は、貫通電極６７を介して、他の層のPLD１１へと伝送される。   The output signal output from the selector 65 is transmitted to the PLD 11 in another layer via the through electrode 67.

従って、PLD１１では、LE６６を外部から制御することで貫通電極６７とLE（LE６１乃至６４）との接続をプログラマブルに制御することができる。   Therefore, in the PLD 11, the connection between the through electrode 67 and the LE (LE 61 to 64) can be controlled in a programmable manner by controlling the LE 66 from the outside.

図１２は、貫通電極がLEに入力させる入力信号の伝送路として使用される場合における貫通電極とLEの詳細な接続例を示している。   FIG. 12 shows a detailed connection example between the through electrode and the LE when the through electrode is used as a transmission path for an input signal to be input to the LE.

貫通電極７１は、セレクタ７２と接続されており、他の層のPLD１１からの信号が、貫通電極７１を介してセレクタ７２に入力される。LE７４乃至７７を貫通電極７１に接続する接続素子として機能するセレクタ７２は、LE７３からの出力信号（制御信号）に基づいてLE７４乃至LE７７の中からいずれか１つを選択し、貫通電極７１から入力される信号を、選択したLEに出力する。   The through electrode 71 is connected to the selector 72, and a signal from the PLD 11 of another layer is input to the selector 72 through the through electrode 71. A selector 72 that functions as a connecting element that connects LE 74 to 77 to the through electrode 71 selects one of LE 74 to LE 77 based on an output signal (control signal) from LE 73 and inputs from the through electrode 71. Output the selected signal to the selected LE.

LE７４乃至７７それぞれは、入力される信号に基づいて異なる論理演算を行い、演算結果としての信号を出力する。   Each of LEs 74 to 77 performs a different logical operation based on the input signal and outputs a signal as the operation result.

従って、PLD１１では、貫通電極７１とLE（LE７４乃至７７）との接続をプログラマブルに制御することができる。   Therefore, in the PLD 11, the connection between the through electrode 71 and the LE (LE 74 to 77) can be controlled in a programmable manner.

なお、セレクタ６５，７２の選択を製造時に物理的、または電気的に固定した状態にしてもよい。これによっても同一の基本的構造のPLDから異なる機能のPLDを実現することができる。   Note that the selectors 65 and 72 may be physically or electrically fixed at the time of manufacture. This also makes it possible to realize PLDs having different functions from PLDs having the same basic structure.

上述した例では、半導体パッケージ１が３つのPLD１１a乃至１１ｃにより構成される場合について説明したが、図１のPLD１１aとPLD１１ｃとを上下に積層させて、２つのPLDで半導体パッケージ１を構成するようにしても良いし、図１３に示すように、複数のPLD１１ｂを中間層として積層させることにより、４以上のPLDで半導体パッケージ１を構成するようにしても良い。   In the example described above, the case where the semiconductor package 1 is configured by the three PLDs 11a to 11c has been described. However, the PLD 11a and the PLD 11c illustrated in FIG. Alternatively, as shown in FIG. 13, the semiconductor package 1 may be configured by four or more PLDs by laminating a plurality of PLDs 11b as intermediate layers.

以上のように、各PLD１１内のLEと貫通電極との接続をプログラマブルに変更可能にすることで、基本的に同一構造のPLD１１を、チップごとに異なる処理を行うチップとして機能させることができる。これにより、異なる処理を行う異なる構造のチップを別々に製作する場合に比べて、開発費用の削減、チップ間のばらつきを抑えることができる。   As described above, by making it possible to programmably change the connection between the LE and the through electrode in each PLD 11, the PLD 11 having the same structure can basically function as a chip that performs different processing for each chip. Thereby, compared with the case where chips having different structures for different processes are manufactured separately, development costs can be reduced and variations between chips can be suppressed.

上述した実施の形態によれば、貫通電極を備えたPLDを積層させ、PLDどうしを多点で接続することができるので、PLD間の配線距離を最短距離にすることができ、これにより、PLD間の配線遅延を短縮することができる。また、形状を小型化することができる。   According to the above-described embodiment, PLDs with through electrodes can be stacked and PLDs can be connected at multiple points, so that the wiring distance between PLDs can be made the shortest distance. It is possible to shorten the wiring delay. Further, the shape can be reduced.

さらに、例えば、ワイヤ・ボンディングを用いて複数のチップを積層する場合には、チップ間を接続するワイヤの本数やワイヤを配置するエリアの面積などに制約があり、積層可能なチップ数に限界があったが、貫通電極を採用すれば、複数のPLDを貫く伝送路も形成することがでるため、積層可能なチップの数に上限がない。   Furthermore, for example, when stacking multiple chips using wire bonding, there are restrictions on the number of wires connecting the chips and the area of the area where the wires are placed, and there is a limit to the number of chips that can be stacked. However, if a through electrode is used, a transmission path that penetrates a plurality of PLDs can be formed, so there is no upper limit to the number of chips that can be stacked.

なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。   The embodiment of the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present invention.

本発明を適用した半導体パッケージの一実施の形態の構成例を示す図である。It is a figure which shows the structural example of one Embodiment of the semiconductor package to which this invention is applied. 最上層のPLDの構成を示す断面図である。It is sectional drawing which shows the structure of PLD of the uppermost layer. 中間層のPLDの構成を示す断面図である。It is sectional drawing which shows the structure of PLD of an intermediate | middle layer. 最下層のPLDの構成を示す断面図である。It is sectional drawing which shows the structure of PLD of the lowest layer. LEの平面的構成を示す平面図である。It is a top view which shows the planar structure of LE. 中間層のPLDの構成を示す断面図である。It is sectional drawing which shows the structure of PLD of an intermediate | middle layer. 貫通電極とLEの配線接続例を示す図である。It is a figure which shows the wiring connection example of a penetration electrode and LE. 貫通電極とLEの配線接続例を示す図である。It is a figure which shows the wiring connection example of a penetration electrode and LE. 中間層のPLDの構成を示す断面図である。It is sectional drawing which shows the structure of PLD of an intermediate | middle layer. 貫通電極とLEの配線接続例を示す図である。It is a figure which shows the wiring connection example of a penetration electrode and LE. 貫通電極とLEの詳細な接続例を示す図である。It is a figure which shows the detailed connection example of a penetration electrode and LE. 貫通電極とLEの詳細な接続例を示す図である。It is a figure which shows the detailed connection example of a penetration electrode and LE. 中間層に複数のPLDを積層させる場合の構成を示す断面図である。It is sectional drawing which shows the structure in the case of laminating | stacking several PLD in an intermediate | middle layer.

符号の説明Explanation of symbols

１ 半導体パッケージ， １１a乃至１１ｃ PLD， ２１a，２１ｂ マイクロバンプ， ３１a乃至３１ｃ 基板， ３２a乃至３２ｃ 貫通電極， ３４（３４a乃至３４ｃ），６１乃至６４ LE， ６５ セレクタ， ６６ LE， ６７，７１ 貫通電極， ７２ セレクタ， ７３乃至７７ LE   1 semiconductor package, 11a to 11c PLD, 21a, 21b micro bump, 31a to 31c substrate, 32a to 32c through electrode, 34 (34a to 34c), 61 to 64 LE, 65 selector, 66 LE, 67, 71 through electrode, 72 selector, 73 to 77 LE

Claims (2)

所定の信号処理を行う論理素子と、
前記論理素子が形成される基板と、
前記基板を貫通する貫通電極と、
前記貫通電極と前記論理素子とをプログラム可能に接続する接続素子と
を備えるプログラムロジックデバイス。 A logic element for performing predetermined signal processing;
A substrate on which the logic element is formed;
A through electrode penetrating the substrate;
A program logic device comprising: a connection element that connects the through electrode and the logic element in a programmable manner. 複数の請求項１に記載のプログラムロジックデバイスが積層されている半導体パッケージ。   A semiconductor package in which a plurality of program logic devices according to claim 1 are stacked.
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