KR101222474B1 - Semiconductor package and manufacturing method thereof - Google Patents

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Abstract

PURPOSE: A semiconductor package and a manufacturing method thereof are provided to change the active surface of a semiconductor chip into a face-up form by using a second solder ball, thereby extending input and output pins. CONSTITUTION: A conductive pattern(110a) is formed on a package substrate(110). A cavity(111) is formed at the center of the lower face of the package substrate. A first solder ball(112) is formed on the lower side of the package substrate except for the cavity. A semiconductor chip(120) is arranged in the cavity. A non-active layer(120b) of the semiconductor chip adheres to a non-active layer(111a) of the package substrate. An active surface(120a) of the semiconductor chip is electrically connected to a mounting board(3) through a second solder ball(121).

Description

반도체 패키지 및 그 반도체 패키지 제조방법{Semiconductor Package and Manufacturing Method thereof}Semiconductor package and manufacturing method thereof

본 발명은 반도체 패키지에 관한 것으로서, 좀더 상세하게는 반도체 칩이 제2 솔더 볼을 통해 실장 보드에 접속되는 형태로 변경함으로써 물리적인 솔더 볼의 증가 없이 외부로 노출되는 솔더 볼을 증가시켜 실질적인 입출력 핀을 확장할 수 있는 반도체 패키지 및 그 반도체 패키지 제조방법에 관한 것이다.
The present invention relates to a semiconductor package. More specifically, the semiconductor chip is changed into a shape in which the semiconductor chip is connected to the mounting board through the second solder ball, thereby increasing the solder ball exposed to the outside without increasing the physical solder ball, thereby increasing the actual input / output pins. It relates to a semiconductor package and a method for manufacturing the semiconductor package that can be extended.

최근 전자소자의 발달과 사용자의 요구에 따라 전자제품은 더욱더 소형화, 경량화 및 다기능화를 요구받고 있으며, 이러한 요구에 따라 반도체 소자를 탑재하는 패키지 기술은 최소의 공간에 가능한 많은 수의 반도체 칩을 실장할 수 있는 멀티 칩 패키지(multi chip package) 및 CSP(Chip Scale Package)가 주류를 이루고 있다. 이러한 패키지 기술의 하나가 시스템-인-패키지(System In Package, SiP) 기술이다.Recently, according to the development of electronic devices and the demands of users, electronic products are increasingly required to be smaller, lighter, and more versatile, and according to these requirements, the package technology for mounting semiconductor devices mounts as many semiconductor chips as possible in the minimum space. Multi chip packages and chip scale packages (CSPs) are mainstream. One such packaging technology is System In Package (SiP) technology.

시스템-인-패키지(SiP)는 별개의 반도체 칩으로 되어 있는 복수의 회로를 하나의 패키지로 실장하는 소형화 기술을 말하는 것으로, 한 개의 패키지에 이종 또는 복수의 반도체 칩을 배열 또는 적층하여 그 자체가 하나의 완벽한 시스템으로서 작동하는 제품 기술을 말한다. 시스템-인-패키지에서는 다양한 기능을 하는 개별 소자들이 하나의 패키지 안에 내장되어 있어 전자 제품의 소형화가 가능하기 때문에 전자제품의 소형화 및 복합화가 급진전 되면서 더욱 급부상하고 있는 패키지 기술이다. System-in-Package (SiP) refers to a miniaturization technology in which a plurality of circuits composed of separate semiconductor chips are mounted in one package. Product technology that works as a complete system. In the system-in-package, individual devices having various functions are embedded in a single package, which enables the miniaturization of electronic products. As a result, the miniaturization and complexity of electronic products are rapidly increasing.

도 1은 종래 캐비티 다운 시스템-인-패키지를 보인 종단면이고, 도 2는 종래 캐비티 다운 시스템-인-패키지를 설명하기 위해 인쇄회로기판 하부에서 바라본 도면이다.1 is a longitudinal cross-sectional view showing a conventional cavity down system-in-package, and FIG. 2 is a bottom view of the printed circuit board to explain the conventional cavity down system-in-package.

도 1 및 도 2를 참조하면, 종래 캐비티 다운 시스템-인-패키지(10)는 상면에 다수의 도전 패턴(미 도시)이 형성되고, 하면 중간부에 캐비티(cavity)(11a)가 형성된 인쇄회로기판(Printed Circuit Board, PCB)(11); 상기 인쇄회로기판(11)의 상기 캐비티(cavity)(11a) 안에 실장된 반도체 칩(12); 상기 인쇄회로기판(11)의 상면에 형성되어 제1 비아(18)를 통해 실장 보드(3)와 전기적으로 접속되고 제2 비아(19)를 통해 상기 반도체 칩(12)과 전기적으로 접속되는 수동소자(13)와 수정발진기(14) 등의 전자제품; 그리고 상기 인쇄회로기판(11)의 상면 전체를 외부환경으로부터 보호하기 위하여 상기 인쇄회로기판(11)을 덮는 몰딩 부(15);를 구비한다.1 and 2, in the conventional cavity down system-in-package 10, a plurality of conductive patterns (not shown) are formed on an upper surface thereof, and a printed circuit in which a cavity 11a is formed in the middle of a lower surface thereof. A printed circuit board (PCB) 11; A semiconductor chip 12 mounted in the cavity 11a of the printed circuit board 11; A passive layer formed on an upper surface of the printed circuit board 11 and electrically connected to the mounting board 3 through a first via 18 and electrically connected to the semiconductor chip 12 through a second via 19. Electronic products such as the element 13 and the crystal oscillator 14; And a molding part 15 covering the printed circuit board 11 to protect the entire upper surface of the printed circuit board 11 from an external environment.

상기 인쇄회로기판(11)은 캐비티(11a)를 제외한 영역에 제1 솔더 볼(16)을 통해 실장 보드(3)의 상면에 실장된다. 상기 제1 솔더 볼(16)은 실장 보드(3)의 도전 패턴(3a)과 연결된다.The printed circuit board 11 is mounted on the upper surface of the mounting board 3 through the first solder balls 16 in the region excluding the cavity 11a. The first solder ball 16 is connected to the conductive pattern 3a of the mounting board 3.

상기 반도체 칩(12)은 그 상면에 활성 면(12a)이 형성되고, 하면에 비활성 면(12b)이 형성된다. 상기 반도체 칩(12)은 그 비활성 면(12b)이 실장 보드(board)(3)의 상면을 향하도록 배치되고, 상기 제2 솔더 볼(17)을 통해서 상기 인쇄회로기판(11)에 전기적으로 접촉되도록 구성된다.The semiconductor chip 12 has an active surface 12a formed on an upper surface thereof, and an inactive surface 12b formed on a lower surface thereof. The semiconductor chip 12 is disposed such that its inactive surface 12b faces the upper surface of the mounting board 3 and is electrically connected to the printed circuit board 11 through the second solder ball 17. Configured to be contacted.

종래 캐비티 다운 시스템-인-패키지(10)에서는 반도체 칩(12)이 캐비티(11a) 안에 실장되고, 상기 제2 솔더 볼(17)을 통해 상기 인쇄회로기판(11)에 접속되므로 제2 솔더 볼(17)이 외부로 전혀 노출되지 않는다.In the conventional cavity down system-in-package 10, since the semiconductor chip 12 is mounted in the cavity 11a and connected to the printed circuit board 11 through the second solder ball 17, the second solder ball 17 is not exposed to the outside at all.

시스템 인 패키지는 복수의 회로를 하나의 패키지로 실장하는 소형화 기술이므로, 다수의 반도체 칩(12), 즉 다수의 전자요소들을 인쇄회로기판(11)의 표면에 모두 실장하기 위해 다수의 도전 패턴(회로배선) 및 접속구조를 최적화하여 설계하여야 한다.Since the system-in-package is a miniaturization technology for mounting a plurality of circuits into one package, a plurality of conductive patterns (ie, a plurality of semiconductor chips 12, that is, a plurality of electronic elements) are mounted on the surface of the printed circuit board 11. Circuit wiring) and connection structure should be optimized.

그러나, 종래 캐비티 다운 시스템-인-패키지는 페이스 다운(face down) 형태로 반도체 칩(12)이 제2 솔더 볼(17)을 통해 인쇄회로기판(11)에 실장되고 제2 솔더 볼(17)이 외부로 노출되지 않는 구조를 갖게 됨에 따라 제2 솔더 볼(17)을 입출력 핀으로 사용할 수 없게 되어 초소형 및 고성능의 패키지를 설계하는 데에 큰 제약이 있다.However, in the conventional cavity down system-in-package, the semiconductor chip 12 is mounted on the printed circuit board 11 through the second solder balls 17 in the form of face down and the second solder balls 17. As the structure is not exposed to the outside, the second solder balls 17 cannot be used as input / output pins, and thus there is a big limitation in designing a compact and high performance package.

본 발명의 과제는 전술한 문제점을 해결하기 위한 것으로, 반도체 칩의 활성 면이 제2 솔더 볼을 통해 실장 보드에 접속되는 페이스 업(face up) 형태로 변경함으로써 솔더 볼의 증가 없이 외부로 노출되는 솔더 볼을 증가시켜 실질적인 입출력 핀을 확장하여 입출력 신호를 신속히 처리하고 성능을 대폭 향상시킬 수 있는 반도체 패키지 및 그 반도체 패키지 제조방법을 제공함에 그 목적이 있다.
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-described problems, and is exposed to the outside without an increase in solder balls by changing the active surface of the semiconductor chip into a face up form connected to the mounting board through the second solder balls. It is an object of the present invention to provide a semiconductor package and a method of manufacturing the semiconductor package that can increase the solder ball to expand the actual input and output pins to quickly process the input and output signals and significantly improve performance.

전술한 목적을 달성하기 위하여 본 발명의 반도체 패키지는 상면에 도전 패턴들이 형성된 실장 보드에 패키지 기판이 실장되고, 상기 패키지 기판에 반도체 칩이 실장되는 반도체 패키지에 있어서, 상기 패키지 기판 상면에 도전 패턴들이 형성되고, 상기 패키지 기판의 하면 중심부에 캐비티(cavity)가 형성되며, 상기 캐비티를 제외한 상기 패키지 기판의 하면에 상기 실장 보드와 전기적으로 접속되기 위한 제1 솔더 볼이 형성되며, 상기 반도체 칩은 상기 캐비티 안에 배치되고, 상기 반도체 칩의 비활성 면이 상기 패키지 기판의 비활성 면에 접착되며 상기 반도체 칩의 활성 면이 제2 솔더 볼을 통해서 상기 실장 보드와 전기적으로 접속된다.In order to achieve the above object, in the semiconductor package of the present invention, a package substrate is mounted on a mounting board having conductive patterns formed thereon, and a semiconductor chip is mounted on the package substrate. A cavity is formed in a central portion of a lower surface of the package substrate, and a first solder ball is formed on the lower surface of the package substrate except for the cavity to be electrically connected to the mounting board. Disposed in the cavity, the inactive side of the semiconductor chip is adhered to the inactive side of the package substrate and the active side of the semiconductor chip is electrically connected to the mounting board through a second solder ball.

상기 반도체 칩의 상기 활성 면이 상기 제2 솔더 볼을 통해 상기 실장 보드에 실장되는 페이스 업(face up) 형태로 형성되어 입출력 핀의 개수가 확장된다.The active surface of the semiconductor chip is formed in a face up shape to be mounted on the mounting board through the second solder balls, thereby increasing the number of input / output pins.

상기 패키지 기판에는 상기 제1 솔더 볼을 연결하는 복수의 비아가 형성되고, 상기 패키지 기판의 상면에는 상기 실장 보드와 전기적으로 접속되는 수동소자 및 수정발진기가 실장될 수 있다.A plurality of vias connecting the first solder balls may be formed on the package substrate, and a passive element and a crystal oscillator electrically connected to the mounting board may be mounted on an upper surface of the package substrate.

상기 패키지 기판에는 상기 패키지 기판 상부를 덮는 몰딩 부가 형성된다.The package substrate is provided with a molding part covering an upper portion of the package substrate.

상기 제1 솔더 볼 및 상기 제2 솔더 볼은 동일 평면상에서 서로 동일한 높이로 상기 실장 보드의 도전 패턴에 접속된다.
The first solder ball and the second solder ball are connected to the conductive pattern of the mounting board at the same height on the same plane.

한편, 본 발명의 반도체 패키지 제조방법은 실장 보드 상면에 패키지 기판을 실장하고, 상기 패키지 기판에 반도체 칩을 실장하는 반도체 패키지 제조방법에 있어서, 상기 패키지 기판의 하면 중심부에 캐비티(cavity)를 형성하고, 상기 캐비티를 제외한 상기 패키지 기판의 하면에 상기 실장 보드와 전기적으로 접속하기 위한 제1 솔더 볼을 형성하며, 상기 반도체 칩의 비활성 면을 상기 패키지 기판의 비활성 면(캐비티 상면)에 접착하고, 제2 솔더 볼을 통해서 상기 반도체 칩의 활성 면을 상기 실장 보드와 전기적으로 접속하여 실질적인 입출력 핀의 개수를 확장시킬 수 있다.
In the semiconductor package manufacturing method of the present invention, a package substrate is mounted on an upper surface of a mounting board, and a semiconductor package is manufactured by mounting a semiconductor chip on the package substrate. Forming a first solder ball on the lower surface of the package substrate except for the cavity to electrically connect with the mounting board, and attaching an inactive surface of the semiconductor chip to an inactive surface (upper cavity surface) of the package substrate; 2 solder balls may electrically connect the active surface of the semiconductor chip to the mounting board to extend the number of input and output pins substantially.

이상에서 설명한 바와 같이, 본 발명은 패키지 기판의 하면에 형성된 캐비티 안에 반도체 칩이 배치되고, 반도체 칩의 활성 면이 제2 솔더 볼을 통해 실장 보드에 실장되는 페이스 업(face up) 형태로 변경됨으로써, 물리적인 솔더 볼의 증가 없이 외부로 노출되는 솔더 볼을 증가시켜 실질적인 입출력 핀을 확장하여 초고속 입출력 신호 처리가 가능하며, 최 소형화, 최 경량화를 실현할 수 있다.
As described above, in the present invention, a semiconductor chip is disposed in a cavity formed on a bottom surface of a package substrate, and the active surface of the semiconductor chip is changed into a face up shape in which the active surface of the semiconductor chip is mounted on a mounting board through a second solder ball. In addition, by increasing the solder ball exposed to the outside without increasing the physical solder ball, the actual input and output pins can be expanded to enable high-speed input / output signal processing, and the smallest and lightest weight can be realized.

도 1은 종래 캐비티 다운 시스템-인-패키지를 보인 종단면도이다.
도 2는 종래 캐비티 다운 시스템-인-패키지를 설명하기 위해 인쇄회로기판 하부에서 바라본 도면이다.
도 3은 본 발명의 바람직한 실시 예에 따른 반도체 패키지를 보인 종단면도이다.
도 4는 본 발명의 바람직한 실시 예에 따른 반도체 패키지를 설명하기 위해 패키지 기판 하부에서 바라본 도면이다.
도 5는 본 발명의 바람직한 실시 예에 따른 반도체 패키지와 종래 반도체 패키지를 비교하기 위하여 도시한 종단면도이다.1 is a longitudinal sectional view showing a conventional cavity down system-in-package.
2 is a view from below of a printed circuit board to explain a conventional cavity down system-in-package.
3 is a longitudinal cross-sectional view illustrating a semiconductor package according to an exemplary embodiment of the present invention.
4 is a view from below of a package substrate to explain a semiconductor package according to an exemplary embodiment of the present invention.
5 is a longitudinal cross-sectional view illustrating a semiconductor package according to a preferred embodiment of the present invention and a conventional semiconductor package.

이하에서는 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 반도체 패키지 및 및 그 반도체 패키지 제조방법을 상세히 설명한다.Hereinafter, a semiconductor package and a method of manufacturing the semiconductor package according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 바람직한 실시 예에 따른 반도체 패키지를 보인 종단면도, 도 4는 본 발명의 바람직한 실시 예에 따른 반도체 패키지를 설명하기 위해 패키지 기판 하부에서 바라본 도면 그리고, 도 5는 본 발명의 바람직한 실시 예에 따른 반도체 패키지와 종래 반도체 패키지를 비교하기 위하여 도시한 종단면도이다.3 is a longitudinal sectional view showing a semiconductor package according to an embodiment of the present invention, Figure 4 is a view from the bottom of the package substrate to illustrate a semiconductor package according to an embodiment of the present invention, Figure 5 is a preferred view of the present invention FIG. 10 is a vertical cross-sectional view illustrating a semiconductor package according to an embodiment and a conventional semiconductor package. FIG.

도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 반도체 패키지(100)는 동종 또는 이종의 칩들이 적층될 수 있고, 로직 칩을 사이에 두고 로직 칩의 양면 각각에 메모리 칩들이 실장된 구조를 가질 수 있으며, 시스템-인-패키지를 구현하는데 유용하게 적용될 수 있다.3 and 4, in the semiconductor package 100 according to an embodiment of the present disclosure, homogeneous or heterogeneous chips may be stacked, and memory chips may be mounted on both sides of a logic chip with a logic chip therebetween. It may have a structure and may be usefully applied to implement a system-in-package.

참고로, 반도체 칩 별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 길다는 문제점을 안고 있는바, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시하고, 그런 다음, 웨이퍼의 스크라이브 라인을 따라 절단하여 개개의 패키지를 제조하는 방법이 제시되었다.For reference, the conventional package manufacturing method in which each packaging process is to be performed for each semiconductor chip has a problem that the packaging time for all the semiconductor chips is too long in consideration of the number of semiconductor chips obtained from one wafer. In recent years, a method of manufacturing an individual package by first performing a packaging process in a wafer state and then cutting along a scribe line of a wafer has been proposed.

이와 같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지(WaferLevel Package)라 칭하며, 또한, 웨이퍼 레벨로 패키지를 제조할 경우 그 전체적인 크기가 칩 사이즈와 유사하므로, 웨이퍼 레벨 칩 사이즈 패키지(Wafer Level Chip Size Package : WLCSP)라 한다.The package manufactured in this manner is called a wafer level package, and when the package is manufactured at the wafer level, the overall size is similar to the chip size, so the wafer level chip size package: WLCSP).

본 발명의 바람직한 실시 예에서 언급되는 반도체 칩(120)은 로직 칩 또는 메모리 칩일 수 있으며, 이러한 반도체 칩(120)은 위에서 언급한 WLCSP(Wafer Level Chip Scale Package) 형태의 칩이거나, 혹은 범핑된 다이 형태의 칩일 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 칩 단위, 웨이퍼 단위, 혹은 패키지 단위의 반도체 소자일 수도 있다.The semiconductor chip 120 mentioned in the preferred embodiment of the present invention may be a logic chip or a memory chip, and the semiconductor chip 120 may be a chip in the form of a wafer level chip scale package (WLCSP) mentioned above or a bumped die. It may be a chip in the form. However, the present invention is not limited thereto, and may be a semiconductor device in a chip unit, a wafer unit, or a package unit.

본 발명의 바람직한 실시 예에 따른 반도체 패키지(100)는 상면에 도전 패턴들(110a)이 형성된 패키지 기판(110)을 구비한다. 상기 패키지 기판(110)은 종래 기술에서의 인쇄회로 기판에 해당된다. The semiconductor package 100 according to an exemplary embodiment of the present invention includes a package substrate 110 having conductive patterns 110a formed on an upper surface thereof. The package substrate 110 corresponds to a printed circuit board in the prior art.

상기 패키지 기판(110)의 하면 중심부에는 캐비티(cavity)(111)가 형성되며, 상기 캐비티(111)를 제외한 상기 패키지 기판(110)의 하면에는 상기 실장 보드(3)와 전기적으로 접속되기 위한 제1 솔더 볼(112)이 형성된다.A cavity 111 is formed in the center of a lower surface of the package substrate 110, and a lower surface of the package substrate 110 except for the cavity 111 is electrically connected to the mounting board 3. 1 solder ball 112 is formed.

상기 패키지 기판(110)에 마련된 캐비티(111)는 마이크로머시닝(micromachining) 내지 MEMS(Micro Electro Mechanical System) 기술과 같은 미세가공 기술을 이용하여 패키지 기판(110)의 중심부에서 비활성 영역을 일부 제거하여 임의의 크기로 형성할 수 있다.The cavity 111 provided in the package substrate 110 may be partially removed by removing a portion of the inactive region from the center of the package substrate 110 using a micromachining technique such as micromachining or micro electro mechanical system (MEMS) technology. It can be formed in the size of.

본 발명의 바람직한 실시 예에 따른 반도체 패키지(100)는 상기 캐비티(111) 안에 배치되는 상기 반도체 칩(120)을 구비한다. The semiconductor package 100 according to an exemplary embodiment of the present invention includes the semiconductor chip 120 disposed in the cavity 111.

상기 반도체 칩(120)의 비활성 면(120b)은 상기 패키지 기판(110)의 비활성면(캐비티 상면)(111a)에 접착되고 상기 반도체 칩(120)의 활성 면(120a)은 제2 솔더 볼(121)을 통해서 상기 실장 보드(3)와 전기적으로 접속된다.The inactive surface 120b of the semiconductor chip 120 is bonded to the inactive surface (cavity top surface) 111a of the package substrate 110, and the active surface 120a of the semiconductor chip 120 is a second solder ball ( 121 is electrically connected to the mounting board 3 through 121.

즉, 상기 반도체 칩(120)은 그 비활성 면(120b)이 패키지 기판(110)을 향하고, 그 활성 면(120b)이 실장 보드(3)를 향하는 페이스 업(face up) 구조로 실장 보드(3)의 상면에 실장되어 있다. 이때 반도체 칩(120)의 활성 면(120a)은 제2 솔더 볼(또는, 솔더범프)(121)을 통해 실장 보드(3)에 접속됨으로써 상기 실장 보드(3)와 전기적으로 연결된다.That is, the semiconductor chip 120 has a face up structure in which the inactive surface 120b faces the package substrate 110 and the active surface 120b faces the mounting board 3. It is mounted on the upper surface of). In this case, the active surface 120a of the semiconductor chip 120 is electrically connected to the mounting board 3 by being connected to the mounting board 3 through the second solder ball (or solder bump) 121.

여기서, 활성 면(120a)이라 함은 반도체 칩(120) 내에 형성된 회로 패턴(회로배선)의 적어도 일부가 노출되어 데이터 입출력이 이루어지는 면을 의미하고, 비활성 면(120b)은 회로 패턴이 노출되지 않아 실질적으로 데이터 입출력이 이루어지지 않는 면을 의미한다.Here, the active surface 120a refers to a surface on which at least a portion of a circuit pattern (circuit wiring) formed in the semiconductor chip 120 is exposed to perform data input / output, and the inactive surface 120b does not expose the circuit pattern. It means that the data input and output is not practical.

상기 반도체 칩(120)은 그의 비활성 면(120b)이 패키지 기판(110)의 비활성 면(캐비티 상면)(111a)에 접착되는바, 이때 접착 부재(160)로는 에폭시(epoxy), 폴리이미드(polyimide), 또는 양면 테이프 등을 사용할 수 있다.The semiconductor chip 120 is bonded to an inactive surface (120b) of the package substrate 110 to the inactive surface (cavity upper surface) 111a, wherein the adhesive member 160 is epoxy (epoxy), polyimide (polyimide) ), Or a double-sided tape can be used.

상기 제1 솔더 볼(112) 및 상기 제2 솔더 볼(121)은 동일 평면상에서 서로 동일한 높이로 상기 실장 보드(3)의 도전 패턴(3a)에 접속된다.The first solder ball 112 and the second solder ball 121 are connected to the conductive pattern 3a of the mounting board 3 at the same height on the same plane.

또한 상기 패키지 기판(110)에는 상기 제1 솔더 볼(112)을 연결하는 적어도 하나 이상의 비아(113)가 형성되고, 상기 패키지 기판(110)의 상면에는 상기 실장 보드(3)와 전기적으로 접속되는 수동소자(130) 및 수정발진기(140)가 실장될 수 있다. 상기 수동소자(130) 및 수정발진기(140)는 전자부품의 한 예를 든 것으로 필요에 따라 다른 전자부품으로 대체될 수 있다.In addition, at least one via 113 connecting the first solder balls 112 is formed in the package substrate 110, and an upper surface of the package substrate 110 is electrically connected to the mounting board 3. The passive element 130 and the crystal oscillator 140 may be mounted. The passive element 130 and the crystal oscillator 140 are examples of electronic components, and may be replaced with other electronic components as necessary.

상기 반도체 칩(120)의 회로 패턴은 비아(113)를 통해 패키지 기판(110)의 상부에 실장된 수동소자(130) 및 수정발진기(140)와 전기적으로 연결되는바, 상기 제2 솔더 볼들(121) 중 일부는 수동소자(130) 및 수정발진기(140)와 전기적으로 연결되는 기능을 하고, 나머지는 데이터 입출력을 위한 입출력 핀으로 기능을 하도록 구성된다.The circuit pattern of the semiconductor chip 120 is electrically connected to the passive element 130 and the crystal oscillator 140 mounted on the package substrate 110 through the vias 113. Some of the components 121 are electrically connected to the passive element 130 and the crystal oscillator 140, and the others are configured to function as input / output pins for data input / output.

그리고 상기 패키지 기판(110)에는 상기 패키지 기판(110) 상부를 덮는 몰딩 부(150)가 형성된다. 상기 몰딩 부(150)는 절연체의 수지로서 주지 관용의 기술에 해당하므로 이에 대한 구체적인 설명은 생략한다.The package substrate 110 is provided with a molding part 150 covering the upper portion of the package substrate 110. Since the molding part 150 corresponds to a known common technique as the resin of the insulator, detailed description thereof will be omitted.

도 4는 본 발명의 바람직한 실시 예에 따른 반도체 패키지(100)를 패키지 기판(110) 하부에서 바라본 도면으로, 도 2에 도시된 종래 반도체 패키지와 비교하여 볼 때, 실장 보드(3)의 중앙부에도 제2 솔더 볼(121)이 배치되어 전체적으로 노출되는 솔더 볼의 개수가 증가하게 됨을 확인할 수 있다. 즉, 종래 캐비티 다운 시스템-인-패키지(10)에 비해 전체적인 솔더 볼의 증가는 없으나, 입출력을 담당하는 입출력 핀으로 기능할 수 있는 실질적인 솔더 볼의 개수가 증가하게 되는 것이다.FIG. 4 is a view of the semiconductor package 100 according to the preferred embodiment of the present invention from the lower side of the package substrate 110. In comparison with the conventional semiconductor package shown in FIG. 2, FIG. It can be seen that the number of second solder balls 121 is disposed to increase the total number of solder balls exposed. That is, there is no increase in the overall solder ball compared to the conventional cavity down system-in-package 10, but the actual number of solder balls that can function as input / output pins responsible for input / output is increased.

따라서 본 발명의 바람직한 실시 예에 따른 반도체 패키지(100)는 페이스 업(face up) 형태로 상기 반도체 칩(120)의 상기 활성 면(120a)이 상기 제2 솔더 볼(121)을 통해 상기 실장 보드(3)에 접속됨으로써 입출력 핀의 개수가 실질적으로 확장된 효과를 얻을 있다.Therefore, in the semiconductor package 100 according to the preferred embodiment of the present invention, the mounting board has a face up shape in which the active surface 120a of the semiconductor chip 120 passes through the second solder ball 121. By connecting to (3), the number of input / output pins can be substantially extended.

한편, 도 5는 본 발명의 바람직한 실시 예에 따른 반도체 패키지와 종래 반도체 패키지의 동작 특성을 비교하기 위하여 도시한 단면도로서, 도 5의 (a)는 종래 반도체 패키지의 시그널 경로를 설명하기 위하여 도시한 단면도이고, 도 5의 (b)는 본 발명의 바람직한 실시 예에 따른 반도체 패키지의 시그널 경로를 설명하기 위하여 도시한 단면도이다.Meanwhile, FIG. 5 is a cross-sectional view for comparing operating characteristics of a semiconductor package and a conventional semiconductor package according to an exemplary embodiment of the present invention, and FIG. 5A illustrates a signal path of a conventional semiconductor package. 5B is a cross-sectional view illustrating a signal path of a semiconductor package according to an exemplary embodiment of the present invention.

외부 시그널 경로에 있어서, 도 5의 (a)에 도시된 바와 같이, 종래 반도체 패키지 구조에서는 시그널 경로(화살표 참조)가 반도체 칩(12), 제2 솔더 볼(17), 제2 비아(19), 제1 비아(18), 제1 솔더 볼(16), 그리고 도전 패턴(3a)으로 이루어지기 때문에 사실상 제2 솔더 볼(17)은 입출력 핀으로서의 기능을 담당하지 못하여 입출력 핀의 개수가 제1 솔더 볼(16)로 제한적일 수밖에 없다.In the external signal path, as shown in FIG. 5A, in the conventional semiconductor package structure, the signal path (see arrow) is the semiconductor chip 12, the second solder balls 17, and the second vias 19. And the first via 18, the first solder ball 16, and the conductive pattern 3a, the second solder ball 17 does not function as an input / output pin, so that the number of the input / output pins is the first. It is bound to be limited to the solder ball (16).

반면에, 도 5의 (b)에 도시된 바와 같이, 본 발명의 바람직한 실시 예에 따른 반도체 패키지에서는 시그널 경로(화살표 참조)가 반도체 칩(120), 제2 솔더 볼(121), 그리고 도전 패턴(3a)으로 이루어지는 제1 경로와, 수동소자(130) 및 수정발진기(140), 비아(113), 제1 솔더 볼(112), 및 도전 패턴(3a)으로 이루어지는 제2 경로를 포함한다.On the other hand, as shown in (b) of Figure 5, in the semiconductor package according to the preferred embodiment of the present invention, the signal path (see the arrow) is the semiconductor chip 120, the second solder ball 121, and the conductive pattern A first path made of (3a) and a second path made of the passive element 130 and the crystal oscillator 140, the vias 113, the first solder ball 112, and the conductive pattern (3a).

또한 본 발명의 바람직한 실시 예에 따른 반도체 패키지의 내부 시그널 경로에 있어서, 반도체 칩(120)은 제2 솔더 볼(121), 도전패턴(3a), 제1 솔더 볼(112), 및 비아(113)를 통해서 수동소자(130)와 수정발진기(140)에 전기적으로 연결된다.In addition, in the internal signal path of the semiconductor package according to the exemplary embodiment of the present invention, the semiconductor chip 120 may include the second solder balls 121, the conductive patterns 3a, the first solder balls 112, and the vias 113. Through) is electrically connected to the passive element 130 and the crystal oscillator 140.

이와 같이 본 발명에서는 외부 시그널 경로가 다각화됨에 따라 사실상 제1 솔더 볼(112)뿐만 아니라 제2 솔더 볼(121) 또한 입출력 핀으로 사용할 수 있어 종래 반도체 패키지에 비해 물리적인 솔더 볼의 증가 없이도 입출력 핀으로 기능 할 수 있는 솔더 볼의 개수를 늘려 입출력 핀을 확장시킴으로써 입출력 신호를 신속히 처리하고 성능을 대폭 향상시킬 수 있다.
As described above, according to the present invention, as the external signal path is diversified, not only the first solder balls 112 but also the second solder balls 121 may be used as input / output pins, and thus the input / output pins may be increased without increasing the physical solder balls as compared with the conventional semiconductor package. By increasing the number of solder balls that can be used to expand the I / O pins, the I / O signals can be processed quickly and performance can be significantly improved.

한편, 본 발명의 바람직한 실시 예에 따른 반도체 패키지 제조방법은 패키지 기판(110)의 하면 중심부에 캐비티(cavity)(111)를 형성하고, 상기 캐비티(111)를 제외한 상기 패키지 기판(110)의 하면에 상기 실장 보드(3)와 전기적으로 접속하기 위한 제1 솔더 볼(112)을 형성하며, 상기 반도체 칩(120)의 비활성 면(120b)을 상기 패키지 기판(110)의 하면에 접착하고, 제2 솔더 볼(121)을 통해서 상기 반도체 칩(120)의 활성 면(120)을 상기 실장 보드(3)와 전기적으로 접속하여 입출력 핀의 개수를 확장시킨 것이다.Meanwhile, in the semiconductor package manufacturing method according to the preferred embodiment of the present invention, a cavity 111 is formed in the center of the lower surface of the package substrate 110, and the lower surface of the package substrate 110 except the cavity 111 is formed. Forming a first solder ball 112 for electrically connecting the mounting board 3 to the mounting board 3, and attaching an inactive surface 120b of the semiconductor chip 120 to a bottom surface of the package substrate 110. The number of input / output pins is extended by electrically connecting the active surface 120 of the semiconductor chip 120 with the mounting board 3 through the two solder balls 121.

이상에서 설명한 바와 같이, 본 발명은 패키지 기판의 하면에 형성된 캐비티 안에 반도체 칩이 배치되고, 반도체 칩의 활성 면이 제2 솔더 볼을 통해 실장 보드에 접속되는 페이스 업(face up) 형태로 변경됨으로써, 물리적인 솔더 볼의 증가 없이 외부로 노출되는 솔더 볼을 증가시켜 실질적인 입출력 핀을 확장하여 초고속 입출력 신호 처리가 가능하며, 최 소형화, 최 경량화를 실현할 수 있다.As described above, in the present invention, a semiconductor chip is disposed in a cavity formed on a lower surface of a package substrate, and the active surface of the semiconductor chip is changed into a face up shape in which the active surface of the semiconductor chip is connected to the mounting board through a second solder ball. In addition, by increasing the solder ball exposed to the outside without increasing the physical solder ball, the actual input and output pins can be expanded to enable high-speed input / output signal processing, and the smallest and lightest weight can be realized.

이와 같이 본 발명의 권리는 상기 설명된 실시 예에 한정되지 않고, 청구범위에 기재된 바에 의해 정의되며, 본 발명의 기술분야에서 통상의 지식을 가진 자가 특허청구범위에 기재된 권리범위 내에서 다양한 변형을 할 수 있다는 것은 자명하다.As such, the rights of the present invention are not limited to the above-described embodiments, but are defined by the claims, and various modifications can be made within the scope of the claims by those skilled in the art. It is self evident.

100: 반도체 패키지 110: 패키지 기판
111: 캐비티 112: 제1 솔더 볼
113: 비아 120: 반도체 칩
120a: 활성 면 120b: 비활성 면
121: 제2 솔더 볼 130: 수동소자
140: 수정발진기 150: 몰딩 부
160: 접착 부재100: semiconductor package 110: package substrate
111: cavity 112: first solder ball
113: via 120: semiconductor chip
120a: active side 120b: inactive side
121: second solder ball 130: passive element
140: crystal oscillator 150: molding part
160: adhesive member

Claims (9)

상면에 도전 패턴들(3a)이 형성된 실장 보드(3)에 패키지 기판(110)이 실장되고, 상기 패키지 기판(110)에 반도체 칩(120)이 실장되는 반도체 패키지에 있어서,
상기 패키지 기판(110) 상면에 도전 패턴들(110a)이 형성되고, 상기 패키지 기판(110)의 하면 중심부에 캐비티(cavity)(111)가 형성되며, 상기 캐비티(111)를 제외한 상기 패키지 기판(110)의 하면에 상기 실장 보드(3)와 전기적으로 접속되기 위한 제1 솔더 볼(112)이 형성되며,
상기 반도체 칩(120)은 상기 캐비티(111) 안에 배치되고, 상기 반도체 칩(120)의 비활성 면(120b)이 상기 패키지 기판(110)의 비활성 면(111a)에 접착되고 상기 반도체 칩(120)의 활성 면(120a)이 제2 솔더 볼(121)을 통해서 상기 실장 보드(3)와 전기적으로 접속되는 것을 특징으로 하는 반도체 패키지.
In a semiconductor package in which a package substrate 110 is mounted on a mounting board 3 having conductive patterns 3a formed on an upper surface thereof, and a semiconductor chip 120 is mounted on the package substrate 110.
Conductive patterns 110a are formed on an upper surface of the package substrate 110, and a cavity 111 is formed in a central portion of a lower surface of the package substrate 110, except for the cavity 111. A first solder ball 112 is formed on the bottom surface of the 110 to be electrically connected to the mounting board 3.
The semiconductor chip 120 is disposed in the cavity 111, the inactive surface 120b of the semiconductor chip 120 is bonded to the inactive surface 111a of the package substrate 110, and the semiconductor chip 120 The active surface (120a) of the semiconductor package, characterized in that electrically connected to the mounting board (3) through the second solder ball (121).
제1 항에 있어서,
상기 반도체 칩(120)의 활성 면(120a)이 상기 제2 솔더 볼(121)을 통해 상기 실장 보드(3)에 접속되는 페이스 업(face up) 형태로 형성되어 입출력 핀의 개수가 확장되는 것을 특징으로 하는 반도체 패키지.
The method according to claim 1,
The active surface 120a of the semiconductor chip 120 is formed in the form of a face up connected to the mounting board 3 through the second solder balls 121 to expand the number of input / output pins. A semiconductor package characterized by the above-mentioned.
제1 항 또는 제2 항에 있어서,
상기 패키지 기판(110)에는 상기 제1 솔더 볼(112)을 연결하는 복수의 비아(113)가 형성되고, 상기 패키지 기판(110)의 상면에는 상기 실장 보드(3)와 전기적으로 접속되는 수동소자(130) 또는 수정발진기(140)를 포함하는 전자부품이 실장되는 것을 특징으로 하는 반도체 패키지.
3. The method according to claim 1 or 2,
A plurality of vias 113 connecting the first solder balls 112 are formed in the package substrate 110, and a passive element electrically connected to the mounting board 3 on an upper surface of the package substrate 110. A semiconductor package comprising an electronic component including a 130 or a crystal oscillator 140 is mounted.
제1 항 또는 제2 항에 있어서,
상기 패키지 기판(110)에는 상기 패키지 기판(110) 상부를 덮는 몰딩 부(150)가 형성되는 것을 특징으로 하는 반도체 패키지.
3. The method according to claim 1 or 2,
The package substrate 110 is a semiconductor package, characterized in that the molding portion 150 is formed to cover the upper portion of the package substrate (110).
제1 항 또는 제2 항에 있어서,
상기 제1 솔더 볼(112) 및 상기 제2 솔더 볼(121)은 서로 동일한 높이로 상기 실장 보드(3)의 도전 패턴(3a)에 접속되는 것을 특징으로 하는 반도체 패키지.
3. The method according to claim 1 or 2,
The first solder ball (112) and the second solder ball (121) is a semiconductor package, characterized in that connected to the conductive pattern (3a) of the mounting board (3) at the same height.
제 1 항에 있어서,
상기 제2 솔더 볼들(121) 중 일부는 데이터 입출력을 위한 입출력 핀으로 기능 하는 것을 특징으로 하는 반도체 패키지.
The method of claim 1,
Some of the second solder balls 121 function as input / output pins for data input / output.
제 1 항에 있어서,
상기 반도체 칩(120)은 에폭시, 폴리이미드 또는 양면 테이프 중 선택된 어느 하나의 접착 부재(160)를 이용하여 상기 패키지 기판(110)의 비활성 면(111a)에 접착되는 것을 특징으로 하는 반도체 패키지.
The method of claim 1,
The semiconductor chip (120) is bonded to the inactive surface (111a) of the package substrate (110) using any one of the adhesive member (160) selected from epoxy, polyimide or double-sided tape.
제 1 항에 있어서,
상기 반도체 칩(120)은 WLCSP(Wafer Level Chip Scale Package) 형태의 칩 또는 범핑된 다이(die) 형태의 칩 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
The method of claim 1,
The semiconductor chip 120 may be any one of a chip in the form of a wafer level chip scale package (WLCSP) or a chip in the form of a bumped die.
실장 보드 상면에 패키지 기판을 실장하고, 상기 패키지 기판에 반도체 칩을 실장하는 반도체 패키지 제조방법에 있어서,
상기 패키지 기판(110)의 하면 중심부에 캐비티(cavity)(111)를 형성하고, 상기 캐비티(111)를 제외한 상기 패키지 기판(110)의 하면에 상기 실장 보드(3)와 전기적으로 접속하기 위한 제1 솔더 볼(112)을 형성하며, 상기 반도체 칩(120)의 비활성 면(120b)을 상기 패키지 기판(110)의 비활성 면(111a)에 접착하고, 제2 솔더 볼(121)을 통해서 상기 반도체 칩(120)의 활성 면(120a)을 상기 실장 보드(3)와 전기적으로 접속하여 입출력 핀의 개수를 확장시킨 것을 특징으로 하는 반도체 패키지 제조방법.In the semiconductor package manufacturing method of mounting a package substrate on the mounting board upper surface, and mounting a semiconductor chip on the package substrate,
A cavity 111 is formed at the center of a lower surface of the package substrate 110 and is electrically connected to the mounting board 3 on the lower surface of the package substrate 110 except for the cavity 111. One solder ball 112 is formed, the inactive surface 120b of the semiconductor chip 120 is bonded to the inactive surface 111a of the package substrate 110, and the semiconductor is formed through the second solder ball 121. The method of manufacturing a semiconductor package, characterized in that the number of input and output pins is extended by electrically connecting the active surface (120a) of the chip (120) with the mounting board (3).
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