KR20110001159A - Semiconductor package - Google Patents

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조철호
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Abstract

PURPOSE: A semiconductor package is provided to reduce manufacturing processes of a semiconductor package by performing processes for redistribution and a pillar-shaped connection member by a printing method. CONSTITUTION: A semiconductor package(100) includes: a substrate(10) in which a connection pad(5) is formed; a semiconductor chip(20) including a bonding pad(24) facing the connection pad; and a conductive connect member(30) which electrically connects the bonding pad and the connection pad and includes a binder fixing conductive fillers.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package.

최근들어 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data in a short time have been developed.

최근에는 반도체 칩의 사이즈의 100% 내지 105%에 불과한 사이즈를 갖는 칩 스케일 패키지가 개발된 바 있다. 대표적인 칩 스케일 패키지의 하나인 플립 칩 반도체 패키지는 반도체 칩의 본딩 패드를 플립 칩 방식으로 기판의 접속 패드에 전기적으로 연결하여 반도체 패키지의 사이즈를 크게 감소시켰다.Recently, a chip scale package having a size of only 100% to 105% of the size of a semiconductor chip has been developed. The flip chip semiconductor package, which is one of typical chip scale packages, electrically connects the bonding pads of the semiconductor chips to the connection pads of the substrate in a flip chip method, thereby greatly reducing the size of the semiconductor package.

종래 플립 칩 반도체 패키지의 경우, 반도체 칩에 본딩 패드와 전기적으로 접속된 재배선을 형성하고 범프를 이용하여 재배선과 반도체 칩의 접속 패드를 전기적으로 연결한다.In a conventional flip chip semiconductor package, a redistribution electrically connected to a bonding pad is formed on a semiconductor chip, and the redistribution and the connection pad of the semiconductor chip are electrically connected using bumps.

재배선은 반도체 칩에 금속막을 형성하고, 금속막을 포토리소그라피 공정에 의하여 패터닝하여 형성하거나, 도금 공정에 의하여 형성된다. 종래 기술에 의하여 재배선을 반도체 칩에 형성할 경우 플립 칩 반도체 패키지의 제조 공정수가 증가되어 생산 코스트가 증가되는 문제점을 갖는다.The rewiring is formed by forming a metal film on the semiconductor chip, patterning the metal film by a photolithography process, or by a plating process. When the redistribution is formed on the semiconductor chip according to the related art, the number of manufacturing steps of the flip chip semiconductor package is increased, thereby increasing the production cost.

본 발명의 목적은 반도체 칩에 형성되는 재배선을 제조하는데 소요되는 제조 공정수를 크게 감소시켜 생산 코스트를 감소시키기에 적합한 구조를 갖는 반도체 패키지를 제공한다.An object of the present invention is to provide a semiconductor package having a structure suitable for reducing the production cost by greatly reducing the number of manufacturing processes required to manufacture the redistribution formed on the semiconductor chip.

본 발명에 따른 반도체 패키지는 접속 패드가 형성된 기판, 상기 접속 패드와 마주하는 본딩 패드를 갖는 반도체 칩 및 상기 본딩 패드 및 상기 접속 패드를 전기적으로 연결하며, 도전 입자들 및 상기 도전 입자들을 고정하는 바인더를 포함하는 도전성 접속 부재를 포함한다.The semiconductor package according to the present invention includes a substrate on which a connection pad is formed, a semiconductor chip having a bonding pad facing the connection pad, a binder electrically connecting the bonding pad and the connection pad, and fixing conductive particles and the conductive particles. It includes a conductive connection member comprising a.

반도체 패키지의 상기 도전성 접속 부재는 상기 본딩 패드에 직접 접속된 기둥 형상을 갖는다.The conductive connecting member of the semiconductor package has a columnar shape directly connected to the bonding pad.

반도체 패키지는 상기 반도체 칩 상에 배치되며, 상기 본딩 패드 및 상기 도전성 접속 부재를 전기적으로 접속하는 재배선을 더 포함한다.The semiconductor package is disposed on the semiconductor chip, and further includes a redistribution line for electrically connecting the bonding pad and the conductive connection member.

반도체 패키지의 상기 재배선은 배선용 도전 입자들 및 상기 배선용 도전 입자들을 고정하는 배선용 바인더를 포함한다.The redistribution of the semiconductor package includes conductive wires for wiring and a wiring binder for fixing the conductive wires for wiring.

반도체 패키지는 상기 도전성 접속 부재 및 상기 접속 패드 사이에 개재된 솔더를 더 포함한다.The semiconductor package further includes solder interposed between the conductive connection member and the connection pad.

반도체 패키지의 상기 도전 입자들은 은(silver)을 포함한다.The conductive particles of the semiconductor package include silver.

본 발명에 따르면, 반도체 패키지에서 재배선을 형성하는 공정 및 기둥 형상을 갖는 접속 부재를 형성하는 공정을 프린팅 방법에 의하여 수행하여 반도체 패키지의 제조 공정을 크게 단축시킬 수 있는 효과를 갖는다.According to the present invention, a process of forming a redistribution line in a semiconductor package and a process of forming a connection member having a columnar shape may be performed by a printing method to significantly shorten a manufacturing process of a semiconductor package.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a semiconductor package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The present invention may be embodied in various other forms without departing from the spirit of the invention.

도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 반도체 패키지(100)는 기판(10), 반도체 칩(20) 및 도전성 접속 부재(30)를 포함한다. 이에 더하여 반도체 패키지(100)는 솔더(40) 및 갭-필 부재(50)를 더 포함할 수 있다.Referring to FIG. 1, the semiconductor package 100 includes a substrate 10, a semiconductor chip 20, and a conductive connection member 30. In addition, the semiconductor package 100 may further include a solder 40 and a gap-fill member 50.

기판(10)은 몸체(3), 접속 패드(5)들, 볼 랜드(7)들 및 도전볼(9)을 포함한다.The substrate 10 includes a body 3, connection pads 5, ball lands 7 and conductive balls 9.

몸체(3)는 평평한 플레이트 형상을 갖는다. 본 실시예에서, 몸체(3)는 사각 플레이트 형상을 갖는다. 몸체(3)는 제1 면(1) 및 제1 면(1)과 대향하는 제2 면(2)을 갖고, 제1 면(1) 및 제2 면(2)은 상호 대향한다.The body 3 has a flat plate shape. In this embodiment, the body 3 has a rectangular plate shape. The body 3 has a first face 1 and a second face 2 opposite the first face 1, the first face 1 and the second face 2 opposing each other.

접속 패드(5)들은 몸체(3)의 제1 면(1) 상에 배치되며, 볼 랜드(7)들은 몸체(3)의 제2 면(2) 상에 배치된다. 본 실시예에서, 각 접속 패드(5)들은 몸체(3)를 통해 각 볼 랜드(7)들과 전기적으로 연결된다. 본 실시예에서, 접속 패드(5) 상에 는 솔더(40)가 배치될 수 있다.The connection pads 5 are arranged on the first face 1 of the body 3, and the ball lands 7 are arranged on the second face 2 of the body 3. In this embodiment, each connection pad 5 is electrically connected to each ball land 7 via the body 3. In the present embodiment, the solder 40 may be disposed on the connection pad 5.

도전볼(9)들은 볼 랜드(7)와 전기적으로 연결되고, 각 도전볼(9)은 솔더볼일 수 있다.The conductive balls 9 are electrically connected to the ball lands 7, and each conductive ball 9 may be a solder ball.

반도체 칩(20)은 제1 면(1) 상에 배치된다. 본 실시예에서, 반도체 칩(20)은 회로부(22), 본딩 패드(24) 및 재배선(26)들을 포함한다.The semiconductor chip 20 is disposed on the first surface 1. In this embodiment, the semiconductor chip 20 includes the circuit portion 22, the bonding pads 24, and the redistributions 26.

회로부(22)는 반도체 소자 제조 공정에 의하여 형성되며, 회로부(22)는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및/또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 더 포함할 수 있다.The circuit unit 22 is formed by a semiconductor device manufacturing process, and the circuit unit 22 is, for example, a data storage unit (not shown) for storing data and / or a data processing unit (not shown) for processing data. It may further include.

본딩 패드(24)들은 회로부(22)와 전기적으로 연결된다. 회로부(22)로부터 처리된 신호는 본딩 패드(24)들을 통해 출력되고, 외부 신호는 본딩 패드(24)를 통해 회로부(22)로 입력된다. 본딩 패드(24)들은 기판(10)의 제1 면(1)과 마주하며, 본딩 패드(24)들은 기판(10)의 접속 패드(5)와 마주하게 배치될 수 있다. 이와 다르게, 본딩 패드(24)들은 기판(10)의 접속 패드(5)와 서로 마주하지 않게 배치될 수 있다. 본 실시예에서, 본딩 패드(24)들은 반도체 칩(20)의 제1 면(1)의 중앙부에 1열 또는 2열로 배치될 수 있다. 이와 다르게, 본딩 패드(24)들은 반도체 칩(20)의 제1 면(1)의 에지를 따라 배치될 수 있다.The bonding pads 24 are electrically connected to the circuit unit 22. The signal processed from the circuit section 22 is output through the bonding pads 24, and an external signal is input to the circuit section 22 through the bonding pad 24. The bonding pads 24 may face the first surface 1 of the substrate 10, and the bonding pads 24 may be disposed to face the connection pads 5 of the substrate 10. Alternatively, the bonding pads 24 may be disposed not to face the connection pads 5 of the substrate 10. In the present embodiment, the bonding pads 24 may be disposed in one row or two rows at the center of the first surface 1 of the semiconductor chip 20. Alternatively, the bonding pads 24 may be disposed along the edge of the first surface 1 of the semiconductor chip 20.

재배선(26)은 반도체 칩(20)의 제1 면(1) 상에 배치된다. 재배선(26)의 제1 단부는 본딩 패드(24)와 전기적으로 연결되고, 상기 제1 단부와 대향하는 제2 단부는 반도체 칩(20)의 에지를 향해 연장된다.The redistribution 26 is disposed on the first surface 1 of the semiconductor chip 20. The first end of the redistribution 26 is electrically connected to the bonding pad 24, and the second end opposite the first end extends toward the edge of the semiconductor chip 20.

도 2는 도 1의 'A' 부분 확대도이다. 재배선(26)은 수~ 수백 나노 미터 사이 즈를 갖는 도전 입자(26a)들 및 도전 입자(26a)들을 지정된 위치에 견고하게 지지하는 바인더(binder;26b)들을 포함한다. 본 실시예에서, 도전 입자(26a)들은 은(silver)을 포함할 수 있다. 또한, 바인더(26b)는 절연 물질 또는 도전 물질을 포함할 수 있다. 본 실시예에서, 바인더(26b)에 대한 도전 입자(26a)들의 중량비는 재배선(26)에 요구되는 도전 특성을 갖도록 적절히 조절되며, 재배선(26)은 단층 또는 복층으로 형성될 수 있다.FIG. 2 is an enlarged view of a portion 'A' of FIG. 1. The redistribution 26 includes conductive particles 26a having a few to several hundred nanometers in size and binders 26b that firmly support the conductive particles 26a at designated locations. In the present embodiment, the conductive particles 26a may include silver. In addition, the binder 26b may include an insulating material or a conductive material. In this embodiment, the weight ratio of the conductive particles 26a to the binder 26b is appropriately adjusted to have the conductive properties required for the redistribution 26, and the redistribution 26 may be formed in a single layer or a plurality of layers.

접속 부재(30)는 재배선(26) 상에 배치된다. 본 실시예에서, 접속 부재(30)는, 예를 들어, 기둥 형상으로 형성될 수 있다.The connection member 30 is disposed on the redistribution 26. In the present embodiment, the connection member 30 may be formed in, for example, a columnar shape.

예를 들어, 기둥 형상을 갖는 접속 부재(30)는 재배선(26)과 전기적으로 연결된다. 접속 부재(30)는 수 ~ 수백 나노 미터 사이즈를 갖는 도전 입자(30a)들 및 도전 입자(30a)들을 지정된 위치에 견고하게 지지하는 바인더(binder;30b)들을 포함한다. 본 실시예에서, 도전 입자(30a)들은 은(silver)을 포함할 수 있다. 또한, 바인더(30b)는 절연 물질 또는 도전 물질을 포함할 수 있다. 본 실시예에서, 바인더(30b)에 대한 도전 입자(30a)들의 중량비는 접속 부재(30)에 요구되는 도전 특성을 갖도록 적절히 조절되며, 접속 부재(30)는 단층 또는 복층으로 형성될 수 있다.For example, the connecting member 30 having a columnar shape is electrically connected to the redistribution 26. The connection member 30 includes conductive particles 30a having a size of several hundreds of nanometers and binders 30b which firmly support the conductive particles 30a at a designated position. In the present embodiment, the conductive particles 30a may include silver. In addition, the binder 30b may include an insulating material or a conductive material. In this embodiment, the weight ratio of the conductive particles 30a to the binder 30b is appropriately adjusted to have the conductive properties required for the connecting member 30, and the connecting member 30 may be formed in a single layer or a plurality of layers.

본 실시예에서, 접속 부재(30)는 기판(10)의 솔더(40)와 전기적으로 접속되고, 기판(10)의 제1 면(1) 및 반도체 칩(20)의 사이에는 갭-필 부재(50)가 배치된다.In the present embodiment, the connecting member 30 is electrically connected to the solder 40 of the substrate 10, and a gap-fill member is disposed between the first surface 1 of the substrate 10 and the semiconductor chip 20. 50 is disposed.

본 실시예에서, 재배선(26) 및 접속 부재(30)는 일체로 형성될 수 있다. 즉, 재배선(26)을 이루는 도전 입자(26a) 및 바인더(26b)들은 접속 부재(30)의 도전 입 자(30a) 및 바인더(30b)와 실질적으로 동일하다.In this embodiment, the redistribution 26 and the connection member 30 may be integrally formed. That is, the conductive particles 26a and the binders 26b constituting the redistribution 26 are substantially the same as the conductive particles 30a and the binder 30b of the connection member 30.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 4는 도 3에 도시된 'B' 부분의 확대도이다.3 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention. 4 is an enlarged view of a portion 'B' shown in FIG. 3.

도 3 및 도 4를 참조하면, 반도체 패키지(100)는 기판(10), 반도체 칩(20) 및 도전성 접속 부재(35)를 포함한다. 이에 더하여 반도체 패키지(100)는 솔더(40) 및 갭-필 부재(50)를 더 포함할 수 있다.3 and 4, the semiconductor package 100 includes a substrate 10, a semiconductor chip 20, and a conductive connection member 35. In addition, the semiconductor package 100 may further include a solder 40 and a gap-fill member 50.

기판(10)은 몸체(3), 접속 패드(5)들, 볼 랜드(7)들 및 도전볼(9)을 포함한다.The substrate 10 includes a body 3, connection pads 5, ball lands 7 and conductive balls 9.

몸체(3)는 평평한 플레이트 형상을 갖는다. 본 실시예에서, 몸체(3)는 사각 플레이트 형상을 갖는다. 몸체(3)는 제1 면(1) 및 제1 면(1)과 대향하는 제2 면(2)을 갖고, 제1 면(1) 및 제2 면(2)은 상호 대향한다.The body 3 has a flat plate shape. In this embodiment, the body 3 has a rectangular plate shape. The body 3 has a first face 1 and a second face 2 opposite the first face 1, the first face 1 and the second face 2 opposing each other.

접속 패드(5)들은 몸체(3)의 제1 면(1) 상에 배치되며, 볼 랜드(7)들은 몸체(3)의 제2 면(2) 상에 배치된다. 본 실시예에서, 각 접속 패드(5)들은 몸체(3)를 통해 각 볼 랜드(7)들과 전기적으로 연결된다. 본 실시예에서, 접속 패드(5) 상에는 솔더(40)가 배치될 수 있다.The connection pads 5 are arranged on the first face 1 of the body 3, and the ball lands 7 are arranged on the second face 2 of the body 3. In this embodiment, each connection pad 5 is electrically connected to each ball land 7 via the body 3. In this embodiment, the solder 40 may be disposed on the connection pad 5.

도전볼(9)들은 볼 랜드(7)와 전기적으로 연결되고, 각 도전볼(9)은 솔더볼일 수 있다.The conductive balls 9 are electrically connected to the ball lands 7, and each conductive ball 9 may be a solder ball.

반도체 칩(20)은 제1 면(1) 상에 배치된다. 본 실시예에서, 반도체 칩(20)은 회로부(22), 본딩 패드(24)를 포함한다.The semiconductor chip 20 is disposed on the first surface 1. In this embodiment, the semiconductor chip 20 includes a circuit portion 22 and a bonding pad 24.

회로부(22)는 반도체 소자 제조 공정에 의하여 형성되며, 회로부(22)는, 예 를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및/또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 더 포함할 수 있다.The circuit unit 22 is formed by a semiconductor device manufacturing process, and the circuit unit 22 is, for example, a data storage unit (not shown) for storing data and / or a data processing unit (not shown) for processing data. It may further include.

본딩 패드(24)들은 회로부(22)와 전기적으로 연결된다. 회로부(22)로부터 처리된 신호는 본딩 패드(24)들을 통해 출력되고, 외부 신호는 본딩 패드(24)를 통해 회로부(22)로 입력된다. 본딩 패드(24)들은 기판(10)의 제1 면(1)과 마주하며, 본딩 패드(24)들은 기판(10)의 접속 패드(5)와 마주하게 배치된다. 본 실시예에서, 본딩 패드(24)들은 반도체 칩(20)의 제1 면(1)의 중앙부에 1열 또는 2열로 배치될 수 있다. 이와 다르게, 본딩 패드(24)들은 반도체 칩(20)의 제1 면(1)의 에지를 따라 배치될 수 있다.The bonding pads 24 are electrically connected to the circuit unit 22. The signal processed from the circuit section 22 is output through the bonding pads 24, and an external signal is input to the circuit section 22 through the bonding pad 24. The bonding pads 24 face the first surface 1 of the substrate 10, and the bonding pads 24 are disposed facing the connection pad 5 of the substrate 10. In the present embodiment, the bonding pads 24 may be disposed in one row or two rows at the center of the first surface 1 of the semiconductor chip 20. Alternatively, the bonding pads 24 may be disposed along the edge of the first surface 1 of the semiconductor chip 20.

접속 부재(35)는 재배선(26) 상에 배치된다. 본 실시예에서, 접속 부재(35)는, 예를 들어, 기둥 형상으로 형성될 수 있다.The connection member 35 is disposed on the redistribution 26. In the present embodiment, the connecting member 35 may be formed in a columnar shape, for example.

예를 들어, 기둥 형상을 갖는 접속 부재(35)는 본딩 패드(24)와 직접 전기적으로 연결된다. 접속 부재(35)는 수 ~ 수백 나노 미터 사이즈를 갖는 도전 입자(35a)들 및 도전 입자(35a)들을 지정된 위치에 견고하게 지지하는 바인더(binder;35b)들을 포함한다. 본 실시예에서, 도전 입자(35a)들은 은(silver)을 포함할 수 있다. 또한, 바인더(35b)는 절연 물질 또는 도전 물질을 포함할 수 있다. 본 실시예에서, 바인더(35b)에 대한 도전 입자(35a)들의 중량비는 접속 부재(35)에 요구되는 도전 특성을 갖도록 적절히 조절되며, 접속 부재(35)는 단층 또는 복층으로 형성될 수 있다.For example, the connecting member 35 having a columnar shape is directly electrically connected to the bonding pad 24. The connection member 35 includes conductive particles 35a having a size of several hundreds of nanometers and binders 35b which firmly support the conductive particles 35a at a designated position. In the present embodiment, the conductive particles 35a may include silver. In addition, the binder 35b may include an insulating material or a conductive material. In this embodiment, the weight ratio of the conductive particles 35a to the binder 35b is appropriately adjusted to have the conductive properties required for the connecting member 35, and the connecting member 35 may be formed in a single layer or a plurality of layers.

본 실시예에서, 접속 부재(35)는 기판(10)의 솔더(40)와 전기적으로 접속되 고, 기판(10)의 제1 면(1) 및 반도체 칩(20)의 사이에는 갭-필 부재(50)가 배치된다.In this embodiment, the connecting member 35 is electrically connected to the solder 40 of the substrate 10, and a gap-fill between the first surface 1 of the substrate 10 and the semiconductor chip 20. The member 50 is disposed.

이상에서 상세하게 설명한 바에 의하면, 반도체 패키지에서 재배선을 형성하는 공정 및 기둥 형상을 갖는 접속 부재를 형성하는 공정을 프린팅 방법에 의하여 수행하여 반도체 패키지의 제조 공정을 크게 단축시킬 수 있는 효과를 갖는다.As described in detail above, the process of forming the redistribution line in the semiconductor package and the process of forming the connecting member having the columnar shape by the printing method have an effect of greatly shortening the manufacturing process of the semiconductor package.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 2는 도 1의 'A' 부분 확대도이다.FIG. 2 is an enlarged view of a portion 'A' of FIG. 1.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.

도 4는 도 3에 도시된 'B' 부분의 확대도이다.4 is an enlarged view of a portion 'B' shown in FIG. 3.

Claims (6)

접속 패드가 형성된 기판;A substrate on which a connection pad is formed; 상기 접속 패드와 마주하는 본딩 패드를 갖는 반도체 칩; 및A semiconductor chip having a bonding pad facing the connection pad; And 상기 본딩 패드 및 상기 접속 패드를 전기적으로 연결하며, 도전 입자들 및 상기 도전 입자들을 고정하는 바인더를 포함하는 도전성 접속 부재를 포함하는 것을 특징으로 하는 반도체 패키지.And a conductive connection member electrically connecting the bonding pad and the connection pad and including conductive particles and a binder to fix the conductive particles. 제1항에 있어서,The method of claim 1, 상기 도전성 접속 부재는 상기 본딩 패드에 직접 접속된 기둥 형상을 갖는 것을 특징으로 하는 반도체 패키지.And the conductive connecting member has a columnar shape directly connected to the bonding pad. 제1항에 있어서,The method of claim 1, 상기 반도체 칩 상에 배치되며, 상기 본딩 패드 및 상기 도전성 접속 부재를 전기적으로 접속하는 재배선을 더 포함하는 것을 특징으로 하는 반도체 패키지.And a redistribution line disposed on the semiconductor chip and electrically connecting the bonding pad and the conductive connection member. 제3항에 있어서,The method of claim 3, 상기 재배선은 배선용 도전 입자들 및 상기 배선용 도전 입자들을 고정하는 배선용 바인더를 포함하는 것을 특징으로 하는 반도체 패키지.The redistribution includes a wiring binder for fixing the conductive particles for wiring and the conductive particles for wiring. 제1항에 있어서,The method of claim 1, 상기 도전성 접속 부재 및 상기 접속 패드 사이에 개재된 솔더를 더 포함하는 것을 특징으로 하는 반도체 패키지.And a solder interposed between the conductive connection member and the connection pad. 제1항에 있어서,The method of claim 1, 상기 도전 입자들은 은(silver)을 포함하는 것을 특징으로 하는 반도체 패키지.And the conductive particles comprise silver.
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