KR20110120668A

KR20110120668A - Diplexer

Info

Publication number: KR20110120668A
Application number: KR1020100040180A
Authority: KR
Inventors: 김준철; 김동수; 유종인; 박세훈; 육종민; 박종철
Original assignee: 전자부품연구원
Priority date: 2010-04-29
Filing date: 2010-04-29
Publication date: 2011-11-04
Also published as: KR101113942B1

Abstract

PURPOSE: A diplexer is provided to reduce a parasitic component by forming the circuit structure of capacitors, in which high pass filters are connected in a delta shape, and an inner pattern structure. CONSTITUTION: A branch node(N1) is connected to an antenna. The branch node receives a signal. A low pass filter(310) receives a received signal through the branch node. A low pass filter passes through a low band signal which is included in the received signal. A high pass filter(320) passes through a high band signal which is included in the received signal and a first, a second, and a third capacitor which are connected in a delta shape.

Description

Diplexer {DIPLEXER}

본 발명은 다이플렉서에 관한 것으로서, 구체적으로, 수신 신호에 포함된 고대역 신호와 저대역 신호를 분리하는 다이플렉서에 관한 것이다.
The present invention relates to a diplexer, and more particularly, to a diplexer for separating a high band signal and a low band signal included in a received signal.

일반적으로 다이플렉서(diplexer)란 2개의 회로에서 별도로 나오는 신호를 상호 영향을 미치지 않으면서 하나의 회로로 전달하는 장치로서, 주로 주파수가 다른 두 신호를 동시에 보내고 받기 위해 사용되는 분기용 필터 소자를 말하는데, 주파수 차이가 분명한 두 신호를 단지 대역 분리만 해도 되기 때문에 일반적으로 낮은 주파수 신호가 통과되는 저역 통과 필터(Low-Pass Filter: LPF)와 높은 주파수 신호가 통과되는 고역 통과 필터(HPF: High Pass Filter)를 결합시킨 구조이다. In general, a diplexer is a device that transmits signals from two circuits to one circuit without mutual influence. A diplexer is a branch filter element mainly used to simultaneously send and receive two signals having different frequencies. That is, a low-pass filter (LPF) through which low-frequency signals pass and a high-pass filter (HPF) through which high-frequency signals pass, because only two signals that have a distinct frequency difference need to be band separated. Filter) is combined.

도 1은 종래의 다이플렉서의 회로도이다.1 is a circuit diagram of a conventional diplexer.

도 1을 참조하면, 종래의 다이플렉서의 기본 회로는 저역 통과 필터와 고역 통과 필터가 전기적으로 연결된 기본 구조를 사용하며, 이 저역 통과 필터와 고역 통과 필터가 안테나(Ant)를 기준으로 대칭적으로 연결되어 안테나(Ant)를 통해 수신되는 수신 신호의 주파수를 이중 밴드(Band1, Band2)로 나누어주는 구조로 설계된다. 구체적으로, 도 1에 도시된 바와 같이, 저역 통과 필터는 직렬로 연결된 다수의 인덕터(LH1, LH2, ..., LHn)와 각 인덕터들(LH1, LH2, ..., LHn) 사이의 노드(node)들와 접지 사이에 연결된 다수의 커패시터(CH1, CH2,..., CHn)로 구성되어, 상기 안테나(Ant)를 통해 입력되는 신호에서 저주파(low frequency) 대역인 제1 밴드(Band1)의 신호를 분리한다. 고대역 통과 필터는 직렬로 연결된 다수의 커패시터(C1, C2, ..., Cn)와 각 커패시터들(C1, C2, ..., Cn) 사이의 노드들과 접지(Ground) 사이에 연결된 다수의 인덕터들(L1, L2, ...Ln)로 구성되어, 상기 안테나(Ant)를 통해 입력되는 신호에서 고주파(High fequency) 대역인 제2 밴드(Band 2)의 신호를 분리한다.Referring to FIG. 1, a basic circuit of a conventional diplexer uses a basic structure in which a low pass filter and a high pass filter are electrically connected, and the low pass filter and the high pass filter are symmetrical with respect to the antenna Ant. It is designed to have a structure in which the frequency of the received signal received through the antenna (Ant) is divided into dual bands Band1 and Band2. Specifically, as shown in FIG. 1, the low pass filter includes a node between a plurality of inductors LH1, LH2,..., LHn and each inductor LH1, LH2,..., LHn connected in series. The first band Band1, which is composed of a plurality of capacitors CH1, CH2, ..., CHn connected between the nodes and the ground, is a low frequency band in a signal input through the antenna Ant. To separate the signal. The high pass filter has a plurality of capacitors C1, C2, ..., Cn connected in series and a plurality of nodes connected between ground and the nodes between the respective capacitors C1, C2, ..., Cn. And inductors L1, L2, ... Ln, and separates a signal of the second band Band 2, which is a high frequency band, from the signal input through the antenna Ant.

이러한 구조를 갖는 종래의 다이플렉서는 커패시터(Capacitor)와 인덕터(inductor)의 개수가 많을수록 상대 대역 주파수 대역에서의 감쇄 특성이 향상된다. 하지만 커패시터와 인덕터의 개수가 많아지면 삽입 손실(Insertion Loss)이 커지므로, 다이플렉서 동작 특성에 따라 적절한 개수와 각 소자들의 용량을 선택하는 데 있어 신중한 설계가 필요하다. 특히 무선 통신 기술분야에서는 그 특성상 소형화와 제품 가격 경쟁력을 위해 소자의 개수를 줄이면서도 요구되는 상대 대역 감쇄 특성 구현을 위한 설계 기술이 필수적이다. A conventional diplexer having such a structure improves attenuation characteristics in the relative band frequency band as the number of capacitors and inductors increases. However, the larger the number of capacitors and inductors, the higher the insertion loss. Therefore, careful design is required to select the proper number and capacity of each device according to the diplexer operating characteristics. In particular, in the field of wireless communication technology, a design technology for realizing the relative band attenuation characteristics required while reducing the number of devices is required for miniaturization and product price competitiveness.

도 2는 상대 대역 감쇄 특성(주로 20dB 이상의 상대 대역 감쇄 특성)과 낮은 삽입 손실 특성 구현을 위한 종래의 다이플렉서를 보여주는 회로도들이다.2 is a circuit diagram showing a conventional diplexer for implementing a relative band attenuation characteristic (primarily a relative band attenuation characteristic of 20 dB or more) and a low insertion loss characteristic.

도 2를 참조하면, 종래에는 통상 상대 대역 감쇄 특성(주로 20dB 이상의 상대 대역 감쇄 특성)과 낮은 삽입 손실 특성 구현을 위하여, 도 2의 (a)와 같은 상대 주파수 대역에서 공진을 형성하는 직렬 공진기 또는 도 2의 (b)와 같은 병렬 공진기를 사용하여 소자 개수를 줄이면서도 상대 대역 감쇄 특성을 구현하는 다이플렉서 회로를 사용하였다.Referring to FIG. 2, a series resonator which forms resonance in a relative frequency band as shown in FIG. 2A, in order to implement a relative band attenuation characteristic (mainly, a relative band attenuation characteristic of 20 dB or more) and low insertion loss, Using a parallel resonator as shown in FIG. 2 (b), a diplexer circuit was used to realize a relative band attenuation while reducing the number of devices.

도 2의 (a)의 경우는, L/C의 직렬 공진기의 공진 주파수 대역이 상대 통과 대역 주파수에 맞추어져 있어 이 주파수 대역의 신호들이 접지로 빠져나감에 따라 감쇄극을 형성하여 상대 대역 주파수 특성을 향상시키는 구조이다. In the case of Fig. 2A, the resonant frequency band of the L / C series resonator is matched to the relative passband frequency, so that the attenuation poles are formed as the signals of this frequency band are pulled out to ground, so that the relative band frequency characteristics To improve the structure.

도 2의 (b)의 경우는, L/C 병렬 공진기의 공진 주파수 대역이 도 2의 (a)와 같이 상대 통과 대역 주파수에 맞추어져 있으나, L/C 병렬 공진기가 공진 주파수 대역에서 큰 임피던스 값을 갖기 때문에 상대 대역 신호들이 통과하지 못하여 감쇄극을 형성하는 구조이다.In case of FIG. 2B, the resonant frequency band of the L / C parallel resonator is set to the relative passband frequency as shown in FIG. 2A, but the L / C parallel resonator has a large impedance value in the resonant frequency band. Since the relative band signals do not pass through to form an attenuation pole.

도 3은 도 2의 (a), (b)의 각 다이플렉서들의 특성을 주파수의 변화에 따른 삽입 손실의 변화로 나타낸 그래프이다.FIG. 3 is a graph illustrating the characteristics of the diplexers of FIGS. 2A and 2B as changes in insertion loss according to frequency.

도 3에서, 2개의 실선으로 도시된 그래프들(g1, g3)과 2개의 점선으로 도시된 그래프들(g2, g4)이 나타나는 데, 그래프 g1, g2는 도 2의 (a), (b)의 다이플렉서 회로의 특성을 보여주는 그래프이고, 그래프 g3, g4는 도 1의 다이플렉서에서 n = 2일 때의 주파수 변화에 따른 삽입 손실의 변화를 각각 나타내는 그래프들이다. In FIG. 3, graphs g1 and g3 shown by two solid lines and graphs g2 and g4 shown by two dotted lines are shown, and graphs g1 and g2 are shown in FIGS. 2A and 2B. Are graphs showing the characteristics of the diplexer circuit, and graphs g3 and g4 are graphs showing the change in insertion loss according to the frequency change when n = 2 in the diplexer of FIG.

도 3의 그래프에서 볼 수 있듯이, 도 2의 (a), (b)의 다이플렉서에서는 감쇄극의 사용으로 소자의 개수가 n = 2인 도 1의 다이플렉서에 비하여 상대 대역의 감쇄 특성이 더 우수함을 볼 수 있다.As can be seen in the graph of FIG. 3, the attenuation characteristics of the relative bands in the diplexers of FIGS. 2A and 2B are lower than those of the diplexer of FIG. You can see this better.

한편, 도 2의 (a), (b)와 같은 다이플렉서는 최근 LTCC 공정을 이용하여 다층의 세라믹 사이에 패턴으로 인덕터와 커패시터를 구현하여 칩 부품으로 제조되는 추세이다.Meanwhile, a diplexer such as (a) and (b) of FIG. 2 has been recently manufactured as a chip component by implementing an inductor and a capacitor in a pattern between multilayer ceramics using an LTCC process.

도 4는 LTCC 공정을 이용하여 칩 형태로 제조된 도 2에 도시된 다이플렉서 (a)의 내부 패턴 구조를 입체적으로 보여주는 구조도이다.FIG. 4 is a structural diagram showing an internal pattern structure of the diplexer (a) shown in FIG. 2 manufactured in a chip form using the LTCC process in three dimensions.

도 4에 도시된 바와 같이, LTCC 공정을 이용하여 칩 형태로 제조된 다이플렉서는 매우 작은 공간에 도 2의 (a)와 같은 회로를 구성하기 위하여 다수의 패턴들이 소정 간격으로 이격되어 적층된 내부 패턴 구조를 갖는다. As shown in FIG. 4, a diplexer manufactured in a chip form using the LTCC process is formed by stacking a plurality of patterns spaced at predetermined intervals to form a circuit as shown in FIG. 2A in a very small space. It has an internal pattern structure.

이러한 내부 패턴 구조는 소형화와 고집적화에 매우 유리한 기술임에는 틀림이 없으나, 내부 패턴을 사용한다는 점에서 내부의 접지면(ground plane)과의 거리가 가까워 기생성분에 대한 정밀한 고려가 필요하여 설계에 많은 어려움이 존재한다. This internal pattern structure must be a very advantageous technology for miniaturization and high integration, but since the internal pattern is used, the distance from the internal ground plane is close, so it is necessary to precisely consider the parasitic elements, which makes it difficult to design. This exists.

도 5 및 도 6은 도 4에 도시된 패턴 구조에서 발생할 수 있는 기생 패턴 성분을 보여주기 위한 도면으로서, 도 5에서는 직렬 커패시터(series capacitor)의 내부 패턴 구조 및 이에 대응하는 등가 회로도가 도시되고, 도 6에서는 직렬 인덕터(series inductor)의 내부 패턴 구조 및 이에 대응하는 등가 회로도가 도시된다.5 and 6 are diagrams illustrating parasitic pattern components that may occur in the pattern structure illustrated in FIG. 4, and FIG. 5 illustrates an internal pattern structure of a series capacitor and an equivalent circuit diagram thereof. 6 illustrates an internal pattern structure of a series inductor and an equivalent circuit diagram corresponding thereto.

도 5 및 도 6에 도시된 바와 같이, 직렬 소자에 동반되는 기생 성분들(도 5의 Cpn1 및 Cpn2, 도 6의 Cpn3 및 Cpn4)은 기존의 다이플렉서 회로에 존재하지 않는 회로 소자들로서, 이들의 존재로 인하여 특성에 많은 악영향을 미치게 된다. As shown in Figs. 5 and 6, parasitic components (Cpn1 and Cpn2 in Fig. 5, Cpn3 and Cpn4 in Fig. 6) accompanying the series device are circuit elements which do not exist in the existing diplexer circuit. Due to the presence of many adverse effects on the characteristics.

도 7은 도 2에 도시된 종래의 다이플렉서 회로 (a), (b)에 기생 성분을 반영한 등가 회로도로서, 도 7의 (a)는 도 2에 도시된 직렬 공진을 이용한 다이플렉서 회로 (a)에 기생 성분을 반영한 등가 회로도이고, 도 7의 (b)는 도 2에 도시된 병렬공진을 이용한 다이플렉서 회로 (b)에 기생 성분을 반영한 등가 회로도이다. 여기서, 기생 성분들은 점선으로 표시된다. FIG. 7 is an equivalent circuit diagram reflecting parasitic components in the conventional diplexer circuits (a) and (b) shown in FIG. 2, and FIG. 7 (a) shows the diplexer circuit using the series resonance shown in FIG. Fig. 7B is an equivalent circuit diagram in which the parasitic component is reflected in the diplexer circuit (b) using the parallel resonance shown in Fig. 2. Here, parasitic components are indicated by dotted lines.

도 7에 도시된 바와 같이, 기생 성분들 즉, (a)의 Cs1, Cs2, Cs3과 (b)의 Cs1', Cs2', Cs3', Cs4'로 인하여 원래 설계되었던 특성과 많은 차이를 나타내게 된다. 도 7의 (a)의 경우, shunt 소자들이 L/C 직렬 공진 형태를 나타내기 때문에 기생 성분 즉, 기생 커패시턴스(capacitance)로 인하여 원래의 공진 특성이 많이 영향을 받게 된다. As shown in FIG. 7, the parasitic components, namely, Cs1, Cs2, and Cs3 of (a) and Cs1 ', Cs2', Cs3 ', and Cs4' of (b) show a lot of differences from the originally designed characteristics. . In the case of FIG. 7A, since the shunt elements exhibit an L / C series resonance form, the original resonance characteristics are affected by parasitic components, that is, parasitic capacitance.

한편, 도 7의 (b) 경우, Band 1쪽의 저역 통과 필터(LPF) 단을 보면 shunt 소자는 커패시터(C3) 하나이므로 기생 성분(Cs4')을 기존의 shunt 커패시터에 흡수시켜 설계가 가능하다. 그러나 Band 2쪽의 고역 통과 필터(HPF) 단을 보면, 기생 성분(Cs2')로 인하여 도 7의 (a)의 LPF단과 같이 특성에 많은 영향을 미치게 된다.
On the other hand, in the case of Figure 7 (b), the low pass filter (LPF) stage of the band 1 side, the shunt element is one capacitor (C3), so the parasitic component (Cs4 ') can be absorbed by the existing shunt capacitor can be designed . However, in the high pass filter (HPF) stage of the band 2 side, due to the parasitic component Cs2 ', the characteristics of the LPF stage of FIG.

따라서, 본 발명의 목적은 LTCC 공정에 의해 칩 부품 형태로 제조됨에 따라 발생하는 기생 성분을 줄일 수 있는 회로 구성과 내부 패턴 구조를 갖는 다이플렉서를 제공하는 데 있다.
Accordingly, an object of the present invention is to provide a diplexer having a circuit structure and an internal pattern structure that can reduce parasitic components generated when manufactured in the form of chip components by the LTCC process.

상기와 같은 과제를 해결하기 위한 본 발명의 일면에 따른 다이 플렉서는, 상기 안테나와 연결되고, 상기 수신 신호를 입력받는 분기 노드와, 상기 분기 노드를 통해 상기 수신 신호를 입력받고, 상기 수신 신호에 포함된 상기 저대역 신호를 통과시키는 저역 통과 필터 및 상기 분기 노드를 통해 상기 수신 신호를 입력받고, 델타 형으로 연결된 제1, 제2 및 제3 커패시터를 포함하여 상기 수신 신호에 포함된 고대역 신호를 통과시키는 고역 통과 필터를 포함하고, 상기 제1 커패시터는 공통 노드와 상기 고대역 신호를 출력하는 밴드(Band) 단자 사이에 연결되고, 상기 제2 커패시터는, 상기 공통 노드와 상기 분기 노드 사이에 연결되고, 상기 제3 커패시터는, 상기 분기 노드와 상기 밴드 단자 사이에 연결되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a diplexer, which is connected to the antenna and receives the received signal through a branch node that receives the received signal, and receives the received signal through the branch node. A high pass included in the received signal, including a low pass filter for passing the low band signal included in the signal, and first, second, and third capacitors connected in delta form to receive the received signal through the branch node; A high pass filter for passing a signal, wherein the first capacitor is connected between a common node and a band terminal for outputting the high band signal, and the second capacitor is connected between the common node and the branch node. The third capacitor is connected between the branch node and the band terminal.

본 발명의 다른 일면에 따른 다이플렉서는, 상기 안테나와 연결되고, 상기 수신 신호를 입력받는 분기 노드 및 상기 분기 노드를 통해 입력되는 상기 수신 신호에서 상기 고대역 신호를 통과시키도록 델타 형으로 연결된 제1, 제2 및 제3 커패시터를 포함하는 고역 통과 필터를 포함하되, 상기 고역 통과 필터는, 제1 영역과 제2 영역이 정의된 제1 패턴과, 상기 제1 패턴의 하부에 형성되고, 상기 제1 패턴의 상기 제1 영역과 오버랩되어, 상기 제1 커패시터의 제1-1 캐패시턴스를 형성하는 제2 패턴과, 상기 제2 패턴의 하부에 형성되고, 제3 영역과 제4 영역이 정의된 제3 패턴으로서, 상기 제3 영역이 상기 제2 패턴과 오버랩되어 상기 제2 커패시터의 제2-1 캐패시턴스를 형성하고, 상기 제4 영역이 상기 제1 패턴의 제2 영역과 오버랩되어 상기 제3 커패시터의 제3-1 캐패시턴스를 형성하는 제3 패턴과, 상기 제3 패턴의 하부에 형성되고, 상기 제3 패턴의 상기 제3 영역과 오버랩되어 상기 제2 커패시터의 제2-2 캐패시턴스를 형성하는 제4 패턴 및 상기 제4 패턴의 하부에 형성되고, 제5 영역과 제6 영역이 정의된 제5 패턴으로서, 상기 제5 영역과 상기 제4 패턴이 오버랩되어 상기 제1 커패시터의 제1-2 캐패시턴스를 형성하고, 상기 제6 영역과 상기 제3 패턴의 상기 제4 영역이 오버랩되어 상기 제3 커패시터의 제3-2 캐패시턴스를 형성하는 제5 패턴을 포함한다.
According to another aspect of the present invention, a diplexer is connected to the antenna and connected in a delta form to pass the high band signal in a branch node receiving the received signal and the received signal input through the branch node. A high pass filter including first, second, and third capacitors, wherein the high pass filter comprises a first pattern in which a first region and a second region are defined, and a lower portion of the first pattern; A second pattern overlapping the first region of the first pattern to form a first-first capacitance of the first capacitor, and formed under the second pattern, and defining a third region and a fourth region And a third pattern, wherein the third region overlaps the second pattern to form a 2-1 capacitance of the second capacitor, and the fourth region overlaps the second region of the first pattern to form the second pattern. 3-the third of the capacitor A third pattern forming one capacitance, a fourth pattern formed under the third pattern and overlapping with the third region of the third pattern to form a second-2 capacitance of the second capacitor; and A fifth pattern formed under the fourth pattern, in which a fifth region and a sixth region are defined, wherein the fifth region and the fourth pattern overlap each other to form a 1-2 capacitance of the first capacitor, And a fifth pattern overlapping the sixth region and the fourth region of the third pattern to form a third-2 capacitance of the third capacitor.

본 발명에 의하면, 다이플렉서에서 사용하는 고대역 통과 필터를 델타 형으로 연결된 커패시터들의 회로 구성과 이에 대응하는 내부 패턴 구조를 통하여 기생 성분의 영향을 줄일 수 있어, 칩 부품의 두께 감소에 따른 기생 성분을 크게 고려하지 않아도 되므로, 칩 부품의 더욱 소형화시키는 데 큰 불안 요소가 없으며, 더 나아가 개발 시간의 단축에 따른 회로 설계가 용이하다.
According to the present invention, the high pass filter used in the diplexer can reduce the influence of the parasitic component through the circuit configuration of the capacitors connected in the delta type and the corresponding internal pattern structure, thereby reducing the parasitic effect of the thickness of the chip component. Since the components do not have to be greatly taken into consideration, there is no great concern for miniaturization of chip components, and further, circuit design is facilitated by shortening development time.

도 1은 종래의 다이플렉서의 회로도이다.
도 2는 상대 대역 감쇄 특성(주로 20dB 이상의 상대 대역 감쇄 특성)과 낮은 삽입 손실 특성 구현을 위한 종래의 다이플렉서를 보여주는 회로도들이다.
도 3은 도 2의 (a), (b)의 각 다이플렉서들의 특성을 주파수의 변화에 따른 삽입 손실의 변화를 나타낸 그래프이다.
도 4는 종래의 LTCC 공정을 이용하여 칩 형태로 제조된 도 2에 도시된 다이플렉서 (a)의 내부 패턴 구조를 입체적으로 보여주는 구조도이다.
도 5 및 도 6은 도 4에 도시된 패턴 구조에서 발생할 수 있는 기생 패턴 성분을 보여주기 위한 도면이다.
도 7은 도 2에 도시된 종래의 다이플렉서 회로 (a), (b)에서 기생 성분을 반영한 등가 회로도들이다.
도 8은 본 발명의 일실시예에 따른 다이플렉서의 회로 구성을 보여주는 회로도이다.
도 9는 종래의 T' 형의 회로 연결 구조를 갖는 고역 통과 필터에서의 기생성분과 본 발명의 일실시예에 따른 델타 형의 연결 구조를 갖는 고역 통과 필터에서의 기생 성분을 비교하기 위하여 보여주는 등가 회로도들이다.
도 10은 본 발명의 일실시예에 다른 다이플렉서에 구비된 고역 통과 필터를 내부 패턴 구조를 입체적으로 보여주는 입체도이다.
도 11은 도 10에 도시된 입체도를 Z축을 기준으로 반 시계 방향으로 90도 회전시킨 입체도이다.
도 12는 도 10에 도시된 고대역 통과 필터의 내부 패턴 구조와, 이 내부 패턴 구조를 A-A' 따라 절단한 단면 구조에 대응하는 등가회로도를 함께 도시한 도면이다.
도 13a 내지 도 13i는 도 12에 도시된 각 내부 패턴들 나타내는 레이아웃(layout)이다.
도 14는 종래의 다이플렉서 특성과 본 발명의 다이플렉서 특성을 주파수변환율에 따른 이득 변화율로 나타낸 그래프이다.1 is a circuit diagram of a conventional diplexer.
2 is a circuit diagram showing a conventional diplexer for implementing a relative band attenuation characteristic (primarily a relative band attenuation characteristic of 20 dB or more) and a low insertion loss characteristic.
3 is a graph showing a change in insertion loss according to a change in frequency of the characteristics of each of the diplexers of FIGS. 2A and 2B.
4 is a structural diagram showing an internal pattern structure of the diplexer (a) shown in FIG. 2 manufactured in the form of a chip using a conventional LTCC process in three dimensions.
5 and 6 are diagrams for illustrating parasitic pattern components that may occur in the pattern structure illustrated in FIG. 4.
FIG. 7 is an equivalent circuit diagram reflecting parasitic components in the conventional diplexer circuits (a) and (b) shown in FIG. 2.
8 is a circuit diagram illustrating a circuit configuration of a diplexer according to an embodiment of the present invention.
FIG. 9 is an equivalent diagram showing a parasitic component of a conventional high pass filter having a T 'type circuit connection structure and a parasitic component of a high pass filter having a delta type connection structure according to an embodiment of the present invention. Circuit diagrams.
10 is a three-dimensional view showing the internal pattern structure of the high pass filter provided in the diplexer according to an embodiment of the present invention in three dimensions.
FIG. 11 is a stereoscopic view in which the stereogram shown in FIG. 10 is rotated 90 degrees counterclockwise with respect to the Z axis.
FIG. 12 is a diagram showing an internal pattern structure of the high pass filter shown in FIG. 10 and an equivalent circuit diagram corresponding to a cross-sectional structure taken along AA ′ of the internal pattern structure.
13A to 13I are layouts illustrating respective internal patterns shown in FIG. 12.
14 is a graph showing the conventional diplexer characteristics and the diplexer characteristics of the present invention as a gain change rate according to a frequency conversion rate.

본 발명에서는 저역 통과 필터(Low Pass Filter: LPF)와 고역 통과 필터(High Pass Filter: HPF)를 포함하는 다이플렉서(Diplexer)에서, 기생성분에 의한 특성 열화를 줄일 수 있는 고역 통과 필터의 회로 구성이 제공된다. 또한 이 고역 통과 필터의 회로를 구성하는 각 소자들을 LTCC 공정을 이용하여 내부 패턴으로 구현하는 경우, 필연적으로 수반되는 기생 성분의 영향을 최소화하여 설계의 용이성과 소형화가 가능한 내부 패턴 구조가 제공된다.According to the present invention, in a diplexer including a low pass filter (LPF) and a high pass filter (HPF), a circuit of a high pass filter capable of reducing the deterioration of characteristics due to parasitic components. A configuration is provided. In addition, when the elements constituting the circuit of the high pass filter are implemented in the internal pattern using the LTCC process, an internal pattern structure is provided that can be easily designed and miniaturized by minimizing the influence of parasitic components that are inevitably involved.

이러한 본 발명은 기생 성분에 의한 특성 열화를 줄이는 회로 구성과 내부 패턴 구조의 고안을 통해 광대역 특성을 갖는 고역 통과 필터의 특성 개선과 전제적인 소형화를 달성할 수 있다. The present invention can achieve characteristics improvement and premise miniaturization of a high pass filter having broadband characteristics by devising a circuit configuration and an internal pattern structure that reduce characteristic deterioration due to parasitic components.

또한 한정하는 것은 아니지만, 위와 같은 회로 구성과 내부 패턴 구조를 갖는 고역 통과 필터를 듀얼 밴드 와이파이 시스템(Dual Band WiFi system)에서 2 GHz 대역과 5 GHz 대역을 분리하는 소형의 다이플렉서에 적용한 경우, 향상된 동작 특성을 structure simulator에 의한 시뮬레이션 수행 결과로부터 확인할 수 있었다.In addition, the present invention is not limited thereto, but the high pass filter having the above-described circuit configuration and internal pattern structure is applied to a small diplexer that separates the 2 GHz band and the 5 GHz band from the dual band WiFi system. The improved operating characteristics were confirmed from the simulation results by the structure simulator.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 아래에서 설명하는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공하는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되며, 명세서 전반에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below and may be embodied in other forms. Rather, the embodiments introduced herein are intended to provide a thorough and complete disclosure and to fully convey the spirit of the invention to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity, and like reference numerals denote like elements throughout the specification.

도 8은 본 발명의 일실시예에 따른 다이플렉서의 회로 구성을 보여주는 회로도이다.8 is a circuit diagram illustrating a circuit configuration of a diplexer according to an embodiment of the present invention.

도 8을 참조하면, 본 발명의 일실시예에 따른 다이플렉서(300)는 병렬 공진을 이용하여 안테나(Ant.)를 통해 수신되는 수신 신호에 포함된 저대역 신호와 고대역 신호를 분리하기 위하여, 분기 노드(N1), 저역 통과 필터(310) 및 고역 통과 필터(320)를 포함한다. Referring to FIG. 8, the diplexer 300 according to an embodiment of the present invention separates a low band signal and a high band signal included in a received signal received through an antenna Ant using parallel resonance. To this end, it includes a branch node (N1), a low pass filter 310 and a high pass filter 320.

분기 노드(N1)는 상기 안테나(Ant.)와 연결되어, 상기 수신 신호를 입력받는다.The branch node N1 is connected to the antenna Ant. The branch node N1 receives the received signal.

저역 통과 필터(310)는 상기 분기 노드(N1)와 전기적으로 연결되어, 상기 분기 노드(N1)를 통해 상기 수신 신호를 입력받고, 상기 수신 신호에 포함된 상기 저대역 신호를 통과시켜 제1 밴드 단자(Band 1)를 통해 출력한다. The low pass filter 310 is electrically connected to the branch node N1 to receive the received signal through the branch node N1 and to pass the low band signal included in the received signal to a first band. Output through terminal (Band 1).

고역 통과 필터(320)는 상기 분기 노드(N1)와 전기적으로 연결되어, 상기 분기 노드(N1)를 통해 상기 수신 신호를 입력받고, 상기 수신 신호에 포함된 고대역 신호를 통과시켜 제2 밴드 단자(Band 2)를 통해 출력하는 데, 기생 성분에 의한 특성 열화를 줄이기 위하여, 델타(delta) 형으로 연결된 다수의 커패시터 소자들을 포함한다.The high pass filter 320 is electrically connected to the branch node N1, receives the received signal through the branch node N1, and passes a high band signal included in the received signal to pass through the second band terminal. The output via Band 2 includes a plurality of capacitor elements connected in a delta type to reduce characteristic deterioration due to parasitic components.

구체적으로, 상기 고역 통과 필터(320)는 공통 노드(CN1), 제1 내지 제3 커패시터(C1, C2, C3) 및 제1 인덕터(L1)를 포함한다. 제1 커패시터(C1)는 공통 노드(CN1)와 제2 밴드 단자(Band 2) 사이에 연결되고, 제2 커패시터(C2)는 상기 공통 노드(CN1)와 상기 분기 노드(N1) 사이에 연결되어, 상기 제1 커패시터(C1)와 직렬로 연결된다. 제3 커패시터(C3)는 상기 분기 노드(N1)와 상기 제2 밴드 단자(BAND 2) 사이에 연결되어, 직렬로 연결된 상기 제1 및 제2 커패시터(C1, C2)와 병렬로 연결된다. 그리고, 제1 인덕터(L1)는 제1 커패시터(C1)와 제2 커패시터(C2) 간의 공통 노드(CN1)와 접지 사이에 연결된다. In detail, the high pass filter 320 includes a common node CN1, first to third capacitors C1, C2, and C3, and a first inductor L1. The first capacitor C1 is connected between the common node CN1 and the second band terminal Band 2, and the second capacitor C2 is connected between the common node CN1 and the branch node N1. It is connected in series with the first capacitor C1. The third capacitor C3 is connected between the branch node N1 and the second band terminal BAND 2, and is connected in parallel with the first and second capacitors C1 and C2 connected in series. The first inductor L1 is connected between the common node CN1 between the first capacitor C1 and the second capacitor C2 and the ground.

이러한 연결 구조에 의해 본 발명의 일실시예에 따른 고역 통과 필터(320)는 제1 내지 제3 커패시터(C1, C2, C3)가 델타 형의 회로 구조를 구성하게 되어, 'T' 형의 연결 구조를 갖는 기존의 고역 통과 필터(도 7의 (b))와 차이점을 보인다. In this connection structure, the high pass filter 320 according to the exemplary embodiment of the present invention allows the first to third capacitors C1, C2, and C3 to constitute a delta-type circuit structure. It shows a difference from the existing high pass filter (Fig. 7 (b)) having a structure.

도 9는 종래의 T' 형의 회로 연결 구조를 갖는 고역 통과 필터에서의 기생성분과 본 발명의 일실시예에 따른 델타 형의 연결 구조를 갖는 고역 통과 필터에서의 기생 성분을 비교하기 위하여 보여주는 등가 회로도들이다.FIG. 9 is an equivalent diagram showing a parasitic component of a conventional high pass filter having a T 'type circuit connection structure and a parasitic component of a high pass filter having a delta type connection structure according to an embodiment of the present invention. Circuit diagrams.

도 9에 도시된 바와 같이, 본 발명의 일실시예에 따른 다이플렉서에 사용된 고역 통과 필터가 종래의 다이플렉서에 사용되는 고역 통과 필터보다도 기생성분이 작은 것을 볼 수 있다. 즉, 종래의 다이플렉서에 사용되는 고역 통과 필터(a)에서는, 직렬 연결된 2개의 커패시터(Ca1, Ca4)의 양쪽 끝단과 접지 사이에 각각 2개의 기생 성분인 기생 커패시터(Cp1, Cp2)가 형성되지만, 본 발명의 다이플렉서에 사용된 고역 통과 필터(320)에서는 델타형의 연결구조를 채용함에 따라 기존의 Ca2에 대응하는 제2 커패시터(C2)를 기존의 Ca4에 대응하는 제1 커패시터(C1)와 직렬로 연결되고, 기존의 Ca1에 대응하는 제3 커패시터(C3)가 상기 직렬로 연결된 제1 및 제2 커패시터(C1, C2)와 병렬로 연결되어, 기존의 Ca1의 한쪽 단자와 접지 사이에 형성되는 기생 성분(Cp1)을 제거할 수 있다. 즉, 본 발명의 다이플렉서에 사용된 고역 통과 필터(320)에서는 제1 커패시터(C1)의 한쪽 단자와 접지 사이에서 형성되는 하나의 기생성분(Cp3)만이 발생하므로, 종래에 비해 기생성분을 크게 감소시킬 수 있다. As shown in FIG. 9, it can be seen that the high pass filter used in the diplexer according to the embodiment of the present invention has a smaller parasitic component than the high pass filter used in the conventional diplexer. That is, in the high pass filter (a) used in the conventional diplexer, two parasitic components Cp1 and Cp2, which are two parasitic components, are formed between both ends of the two capacitors Ca1 and Ca4 connected in series and ground. However, in the high pass filter 320 used in the diplexer of the present invention, the second capacitor C2 corresponding to the existing Ca2 may be replaced with the first capacitor corresponding to the existing Ca4 according to the delta type coupling structure. A third capacitor C3 connected in series with C1) and corresponding to a conventional Ca1 is connected in parallel with the first and second capacitors C1 and C2 connected in series, and grounded with one terminal of the existing Ca1. The parasitic component Cp1 formed in between can be removed. That is, in the high pass filter 320 used in the diplexer of the present invention, since only one parasitic component Cp3 is formed between one terminal of the first capacitor C1 and the ground, the parasitic component is reduced. Can be greatly reduced.

이러한 기생성분은 원래의 회로 설계과정에서, 용량 값을 감안하여 structure simulation을 수행하게 되는 데, 실제 회로 구현 시, 원래의 특성에 비하여 많은 차이를 보인다. 이 경우, structure simulator를 사용하여 dimension 변화를 통해 특성을 튜닝하는데, 보통 structure simulator를 이용한 방법은 여러 번의 시행착오를 거쳐 진행된다. 따라서, 많은 개발시간을 필요로 한다. 그러므로 기생 성분이 작은 회로 및 구조 선택은 초기 설계에 필수적인 과정이고, 이러한 측면에서 바라볼 때, 본 발명의 다이플렉서(300)을 개발하는 데 있어, 그 개발 시간을 크게 줄일 수 있다.Such parasitic components perform structure simulation in consideration of capacitance values in the original circuit design process, and show a lot of difference from the original characteristics in actual circuit implementation. In this case, the structure simulator is used to tune the characteristics by changing the dimensions. The method using the structure simulator usually goes through several trials and errors. Therefore, much development time is required. Therefore, the selection of circuits and structures with low parasitic components is an essential process for the initial design, and from this point of view, the development time of the diplexer 300 of the present invention can be greatly reduced.

한편, 분기 노드(N1)를 통해 고역 통과 필터(310)와 연결된 저역 통과 필터(320)는 본 발명의 요지를 불필요하게 흐리게 할 여지가 있어 이에 대한 구체적인 설명은 생략하고, 다만, 내부를 구성하는 소자들 간의 연결구조에 대해서만 간략히 설명하기로 한다. Meanwhile, the low pass filter 320 connected to the high pass filter 310 through the branch node N1 may unnecessarily obscure the subject matter of the present invention, and thus a detailed description thereof will be omitted. Only the connection structure between the elements will be briefly described.

상기 저역 통과 필터(320)는 상기 분기 노드(N1)와 상기 저대역 신호를 출력하는 제1 밴드 단자(Band 1) 사이에 연결되는 제4 커패시터(C4)와, 상기 제4 커패시터(C4)와 병렬로 연결되는 제2 인덕터(L2) 및 상기 제1 밴드 단자(Band 1)와 접지 사이에 연결되는 제5 커패시터(C5)를 포함한다. 이러한 연결구조에 의해 병렬 공진을 형성하고, 이로 인해 적은 수의 소자 개수로 안테나를 통해 수신된 수신 신호에 포함된 저대역 신호를 분리할 수 있다.The low pass filter 320 includes a fourth capacitor C4 connected between the branch node N1 and a first band terminal Band 1 for outputting the low band signal, and the fourth capacitor C4. A second inductor L2 connected in parallel and a fifth capacitor C5 connected between the first band terminal Band 1 and ground are included. This connection structure forms a parallel resonance, which can separate the low band signal included in the received signal received through the antenna with a small number of elements.

이하, 도 10, 도 11, 도 12 및 도 13a 내지 13i를 참조하여, LTCC 공정을 이용하여 구현된 다이플렉서에 대해서 상세히 설명하기로 하되, 본 발명의 요지를 명확히 전달하기 위하여, 다이플렉서를 구성하는 고역 통과 필터의 내부 패턴 구조에 대해서만 상세히 설명하기로 한다. Hereinafter, a diplexer implemented using the LTCC process will be described in detail with reference to FIGS. 10, 11, 12, and 13A through 13I, but in order to clearly convey the gist of the present invention, the diplexer Only the internal pattern structure of the high pass filter constituting the will be described in detail.

도 10은 본 발명의 일실시예에 다른 다이플렉서에 구비된 고역 통과 필터를 내부 패턴 구조를 입체적으로 보여주는 입체도이고, 도 11은 도 10에 도시된 입체도를 Z축을 기준으로 반 시계 방향으로 90도 회전시킨 입체도이다.FIG. 10 is a three-dimensional view three-dimensionally showing the internal pattern structure of the high-pass filter provided in the diplexer according to an embodiment of the present invention, Figure 11 is a three-dimensional view shown in Figure 10 in a counterclockwise direction based on the Z axis It is a stereoscopic view rotated 90 degrees.

도 10 및 도 11에 도시된 바와 같이, 본 발명의 일실시예에 따른 다이플렉서(300)는 LTCC 공정을 이용하여 '

', '

' 등과 같은 라인 형태의 패턴과 판(plate) 형태의 패턴들이 다층 구조로 적층된 내부 패턴 구조를 갖는다. 10 and 11, the diplexer 300 according to the embodiment of the present invention uses an LTCC process to form a '

','

The pattern in the form of a line such as' and the pattern in the form of a plate (plate) has an internal pattern structure laminated in a multi-layer structure.

도 10 및 도 11에서는 점선으로 도시된 박스 밖에 나타나는 패턴들은 저역 통과 필터를 구성하기 위한 패턴들이므로, 점선으로 도시된 박스 밖에 도시된 패턴들에 대한 설명은 상세히 기술하지 않고, 점선으로 도시된 고대역 통과 필터(320)를 구성하는 패턴들에 대한 설명만 상세히 기술하기로 한다.10 and 11, since the patterns appearing outside the box shown by the dotted lines are patterns for constructing the low pass filter, the description of the patterns shown outside the box shown by the dotted lines is not described in detail, Only the description of the patterns constituting the band pass filter 320 will be described in detail.

이하, 도 12 및 도 13a 내지 도 13i를 참조하여, 본 발명의 일실시예에 따른 다이플렉서에서, 고대역 통과 필터의 내부 패턴 구조에 대해 상세히 설명하기로 한다. 12 and 13A to 13I, the internal pattern structure of the high pass filter in the diplexer according to an embodiment of the present invention will be described in detail.

도 12는 도 10에 도시된 고대역 통과 필터의 내부 패턴 구조와, 이 내부 패턴 구조를 A-A' 따라 절단한 단면 구조에 대응하는 등가회로도를 함께 도시한 도면이고, 도 13a 내지 도 13i는 도 12에 도시된 각 내부 패턴들 나타내는 레이아웃(layout)이다.FIG. 12 is a view showing an internal pattern structure of the high pass filter shown in FIG. 10 and an equivalent circuit diagram corresponding to a cross-sectional structure cut along AA ′ of the internal pattern structure, and FIGS. 13A to 13I are shown in FIG. 12. A layout representing each of the internal patterns shown in FIG.

도 12 및 도 13a 내지 도 13i을 참조하면, 본 발명의 일실시예에 따른 다이플렉서의 내부 패턴 구조는 접지 패턴(GND)이 형성되는 접지층을 제외한 총 9개의 층(L0 ~ L8)들을 갖는 다층 구조를 가지며, 편의상 최상위층은 제0층(L0)으로, 접지층을 제외한 최하위층은 제8층(L8)으로 기술한다. 12 and 13A to 13I, the internal pattern structure of the diplexer according to an embodiment of the present invention includes a total of nine layers L0 to L8 except for the ground layer on which the ground pattern GND is formed. It has a multi-layered structure, and for convenience, the highest layer is referred to as the 0th layer (L0), and the lowest layer except the ground layer is referred to as the eighth layer (L8).

고대역 통과 필터(320)를 구성하는 패턴들(P1, P2, P3, P4, P5, I1, I2)은 상기 접지 패턴(GND) 상에 정의된 HPF 영역(HR)에서 적층되어 형성되며, 저대역 통과 필터(310)를 구성하는 패턴들은 상기 접지 패턴(GND) 상에 정의된 상기 HPF 영역(HR)에 인접한 LPF 영역(LR)에서 적층되어 형성된다. The patterns P1, P2, P3, P4, P5, I1, and I2 constituting the high pass filter 320 are formed by being stacked in the HPF region HR defined on the ground pattern GND. The patterns constituting the band pass filter 310 are formed by being stacked in the LPF region LR adjacent to the HPF region HR defined on the ground pattern GND.

고역 통과 필터(320)는 제1 내지 제5 패턴(P1, P2, P3, P4, P5) 및 제1 및 제2 인덕터 패턴(I1, I2)에 의해 구현되며, 상기 패턴들(P1, P2, P3, P4, P5, I1, I2)은 제0층(Layer 0) 내지 제5층(Layer 5)에 걸쳐서 형성된다. 이 패턴들(P1, P2, P3, P4, P5, I1, I2) 중, 인덕터(L1)를 구현하는 패턴들(I1, I2)은 제0층(Layer 0) 및 제1층(Layer 1)에 걸쳐서 형성되고, 델타 형의 연결 구조를 갖는 제1 내지 제3 커패시터(C1, C2, C3)를 구현하는 패턴들(P1, P2, P3, P4, P5)은 제1층(Layer 1) 내지 제5층(Layer 5)에 걸쳐서 형성된다. The high pass filter 320 is implemented by the first to fifth patterns P1, P2, P3, P4, and P5 and the first and second inductor patterns I1 and I2, and the patterns P1, P2, P3, P4, P5, I1, and I2 are formed over the 0th layer (Layer 0) to the 5th layer (Layer 5). Among the patterns P1, P2, P3, P4, P5, I1, and I2, the patterns I1 and I2 implementing the inductor L1 may include a layer 0 and a layer 1. The patterns P1, P2, P3, P4, and P5, which are formed over the first to third capacitors C1, C2, and C3 having a delta-type connection structure, are formed from the first layer (Layer 1) to It is formed over the fifth layer (Layer 5).

구체적으로, 도 12, 도 13a 및 도 13b를 참조하면, 상기 인덕터(L1)는 제1 인덕터 패턴(I1)과 제2 인덕터 패턴(I2)을 포함한다. Specifically, referring to FIGS. 12, 13A, and 13B, the inductor L1 includes a first inductor pattern I1 and a second inductor pattern I2.

상기 제1 인덕터 패턴(I1)은 제1층(Layer 1)에 형성되고, '

'형태로 절곡되어, 동일한 층(Layer 1)에 형성된 제1 패턴(P1)을 부분적으로 둘러싼다.The first inductor pattern I1 is formed in the first layer Layer 1,

Bent into a shape to partially surround the first pattern P1 formed in the same layer (Layer 1).

상기 제2 인덕터 패턴(I2)은 제0층(Layer 0)에 형성되고, '

'형태로 절곡된 구조를 갖는다. 이때, 제1 인덕터 패턴(I1)의 일단부와 제2 인덕터 패턴(I2)의 일단부가 제3 비아홀(V3)을 통해 전기적으로 연결됨으로써, 상기 인덕터(L1)를 구현하게 된다. The second inductor pattern I2 is formed on the layer 0 and '0'

'Has a structure bent in shape. In this case, one end of the first inductor pattern I1 and one end of the second inductor pattern I2 are electrically connected through the third via hole V3, thereby implementing the inductor L1.

도 12 및 도 13b를 참조하면, 제1 내지 제3 커패시터(C1, C2, C3)를 구현하는 패턴들(P1, P2, P3, P4, P5) 중 제1 패턴(P1)은 상기 제1 인덕터 패턴(I1)과 동일한 층인 제1층(Layer 1)에 형성되고, 상기 제1 커패시터의 제1-1 캐피시턴스(C1-1)를 형성하기 위한 제1 영역(R1)과, 제3 커패시터(C3-2)의 제3-1 캐피시턴스(C1-2)를 형성하기 위한 제2 영역(R2)이 정의된다.12 and 13B, the first pattern P1 of the patterns P1, P2, P3, P4, and P5 implementing the first to third capacitors C1, C2, and C3 may include the first inductor. A first region R1 and a third capacitor formed in the first layer Layer 1, which is the same layer as the pattern I1, for forming the first-first capacitance C1-1 of the first capacitor; The second region R2 for forming the 3-1 capacitance C1-2 of (C3-2) is defined.

도 12 및 도 13c를 참조하면, 상기 제2 패턴(P2)은 상기 제1 패턴(P1)의 하부층인 제2층(Layer 2)에 형성되고, 상기 제1 패턴(P1)의 상기 제1 영역(R1)과 오버랩되어, 상기 제1 커패시터(C1)의 제1-1 캐패시턴스(C1-1)를 형성한다. 이때, 상기 제2 패턴(P2)은 제2 비아홀(V2)을 통해 제1 인덕터 패턴(I1)의 타단부와 전기적으로 연결된다. 여기서, 상기 제2 패턴(P2)은 일단부가 돌출된 제1 돌출 패턴이 더 형성되며, 상기 돌출 패턴 상에는 상기 제4 패턴(P4)과 전기적으로 연결되기 위한 제1 비아홀(V1)이 형성된다. 12 and 13C, the second pattern P2 is formed in the second layer Layer 2, which is a lower layer of the first pattern P1, and the first region of the first pattern P1. Overlap with (R1) to form a 1-1 capacitance (C1-1) of the first capacitor (C1). In this case, the second pattern P2 is electrically connected to the other end of the first inductor pattern I1 through the second via hole V2. The second pattern P2 may further include a first protruding pattern protruding from one end thereof, and a first via hole V1 for electrically connecting the fourth pattern P4 to the protruding pattern.

도 12 및 도 13d를 참조하면, 상기 제3 패턴(P3)은 상기 제2 패턴(P2)의 하부층인 제3층(Layer 3)에 형성되고, 상기 제3 패턴(P3)은 일단부가 연장된 연장 패턴을 포함하며, 상기 연장 패턴의 일단부에 형성된 제5 비아홀(V5)을 통해 저역 통과 필터를 구성하는 제6 패턴(P6)과 전기적으로 연결된다. 여기서, 상기 제3 패턴(P3) 상에는 상기 제2 패턴(P2)과 오버랩되어 상기 제2 커패시터(C2)의 제2-1 캐패시턴스(C2-1)을 형성하기 위한 제3 영역(R3)이 정의되며, 상기 제3 영역(R3)과 인접하며, 상기 제1 패턴(P1)의 제2 영역(R2)과 오버랩되어 상기 제3 커패시터(C3)의 제3-1 캐패시턴스(C3-1)를 형성하기 위한 제4 영역(R4)이 정의된다. 12 and 13D, the third pattern P3 is formed in the third layer Layer 3, which is a lower layer of the second pattern P2, and one end of the third pattern P3 extends. It includes an extension pattern, and is electrically connected to the sixth pattern (P6) constituting the low pass filter through the fifth via hole (V5) formed at one end of the extension pattern. Here, a third region R3 is defined on the third pattern P3 to overlap the second pattern P2 to form the 2-1 capacitance C2-1 of the second capacitor C2. Adjacent to the third region R3 and overlap the second region R2 of the first pattern P1 to form a third-1 capacitance C3-1 of the third capacitor C3. A fourth region R4 for the purpose of defining is defined.

도 12 및 도 13e를 참조하면, 상기 제4 패턴(P4)은 상기 제3 패턴(P3)의 하부층인 제3층(Layer 4)에 형성되고, 상기 제3 패턴(P3)의 제3 영역(R3)과 오버랩되어 상기 제2 커패시터(C2)의 제2-2 캐패시턴스(C2-2)를 형성한다. 여기서, 상기 제4 패턴(P4)은 제2 패턴에 포함된 제1 돌출 패턴과 동일한 방향으로 돌출된 제2 돌출 패턴을 포함하고, 제1 비아홀(V1)을 통해 상기 제1 돌출 패턴과 상기 제2 돌출 패턴이 전기적으로 연결되어, 제2 패턴(P2)과 제4 패턴(P4)은 전기적으로 연결된다. 12 and 13E, the fourth pattern P4 is formed in the third layer Layer 4, which is a lower layer of the third pattern P3, and the third region P3 of the third pattern P3 is formed. Overlapping with R3) to form a second-2 capacitance C2-2 of the second capacitor C2. Here, the fourth pattern P4 includes a second protrusion pattern protruding in the same direction as the first protrusion pattern included in the second pattern, and the first protrusion pattern and the first through the first via hole V1. The two protruding patterns are electrically connected, so that the second pattern P2 and the fourth pattern P4 are electrically connected.

도 12 및 도 13f를 참조하면, 상기 제5 패턴(P5)은 상기 제4 패턴(P4)의 하부층인 제5층(Layer 5)에 형성된다. 이때, 상기 제5 패턴(P5)에는 제5 영역(R5)과 제6 영역(R6)이 정의되어, 상기 제5 패턴(P5)의 제5 영역(R5)이 상기 제4 패턴(P4)과 오버랩되어 상기 제1 커패시터(C1)의 제1-2 캐패시턴스(C1-2)를 형성하고, 상기 제5 패턴(P5)의 제6 영역(R6)과 상기 제3 패턴(P3)의 제4 영역(R4)이 오버랩되어 상기 제3 커패시터(C3)의 제3-2 캐패시턴스(C3-2)를 형성하게 된다. 12 and 13F, the fifth pattern P5 is formed in the fifth layer Layer 5, which is a lower layer of the fourth pattern P4. In this case, a fifth region R5 and a sixth region R6 are defined in the fifth pattern P5, and the fifth region R5 of the fifth pattern P5 is defined by the fourth pattern P4. Overlapping to form the 1-2 capacitance C1-2 of the first capacitor C1, and the sixth region R6 of the fifth pattern P5 and the fourth region of the third pattern P3 (R4) overlaps to form the third-2 capacitance C3-2 of the third capacitor C3.

이상 설명한 바와 같이,제1 내지 제5 패턴들(P1 ~ P5) 중 해당 패턴들이 제1 내지 제3 비아홀(V1, V2, V3)에 의해 전기적으로 연결되고, 또한 각 패턴들 간의 오버랩되는 영역을 달리하여, 제1 커패시터(C1)를 구성하는 제1-1 캐피시턴스(C1-1)와 제1-2 캐패시턴스(C1-2)를 형성하고, 제2 커패시터(C2)를 구성하는 제2-1 캐패시턴스(C2-1) 및 제2-2 캐패시턴스(C2-2)를 형성하고, 제3 커패시터(C3)를 구성하는 제3-1 캐패시턴스(C3-1) 및 제3-2 캐패시턴스(C3-2)를 형성하게 된다. 이때, 제2 패턴(P2)과 제4 패턴(P4)이 제1 비아홀(V1)을 통해 전기적으로 연결됨에 따라 제2 패턴(P2)과 제4 패턴(P4)이 제1-1 캐피시턴스(C1-1)와 제1-2 캐패시턴스(C1-2)를 병렬 연결을 구성하는 일종의 공통 전극으로 기능하고, 이로 인해 제1 커패시터(C1)를 형성하게 된다. 이 공통 전극에 의해 제2-1 캐패시턴스(C2-1) 및 제2-2 캐패시턴스(C2-2) 또한 병렬 연결을 구성하게 되어, 제2 커패시터(C2)를 형성하게 된다. As described above, an area in which the corresponding patterns among the first to fifth patterns P1 to P5 are electrically connected by the first to third via holes V1, V2, and V3, and overlaps each other pattern Alternatively, the second capacitor constituting the second capacitor C2 is formed by forming the first-first capacitance C1-1 and the first-second capacitance C1-2 constituting the first capacitor C1. 3-1 capacitance C3-1 and 3-2 capacitance C3 forming -1 capacitance C2-1 and 2-2 capacitance C2-2 and constituting third capacitor C3 -2). In this case, as the second pattern P2 and the fourth pattern P4 are electrically connected to each other through the first via hole V1, the second pattern P2 and the fourth pattern P4 have first-first capacitance. The C1-1 and the 1-2 capacitance C1-2 function as a kind of common electrode forming a parallel connection, thereby forming the first capacitor C1. By the common electrode, the 2-1 capacitance C2-1 and the 2-2 capacitance C2-2 also form a parallel connection, thereby forming the second capacitor C2.

그리고, 제3 패턴(P3)이 제3-1 캐패시턴스(C3-1) 및 제3-2 캐패시턴스(C3-2)의 공통 전극으로 기능하여 제3-1 캐패시턴스(C3-1) 및 제3-2 캐패시턴스(C3-2) 또한 병렬 연결을 구성하여 제3 커패시터(C3)를 형성하게 된다. In addition, the third pattern P3 functions as a common electrode of the 3-1 capacitance C3-1 and the 3-2 capacitance C3-2, so that the 3-1 capacitance C3-1 and the 3- The two capacitances C3-2 also form a parallel connection to form the third capacitor C3.

한편, 도 9에 도시된 기생 성분인 Cp3를 도 12의 단면구조에 대응하는 등가 회로를 통해 살펴보면, 제1 패턴(P1)과 접지 사이에 형성되는 기생 성분인 Cp3-1와, 제5 패턴(P5)과 접지 사이에 형성된 기생 성분 Cp3-2가 병렬 연결되어, 도 9에 도시된 기생 성분인 Cp3를 형성하게 된다. 따라서, 도 9에 도시된 바와 같이, 종래의 고역 통과 필터에서는 제3 커패시터(C3)에 대응하는 Ca1과 분기 노드(N1) 사이와 제1 커패시터(C1)에 대응하는 Ca4와 제2 밴드 단자(Band 2) 사이에서 각각 Cp1, Cp2와 같은 기생성분이 발생하지만, 본 실시예에서의 고역 통과 필터(320)에서는, 기생 성분(Cp3 = Cp3-1 + Cp3-2)이 제1 커패시터(C1)와 제2 밴드 단자(Band 2) 사이에서만 발생하여, 종래보다 기생성분의 영향을 최소화 시킬 수 있다. 즉, 도 12에 도시된 바와 같이, 제3 커패시터(C3)를 형성하는 제3 패턴(P3)이 제1 패턴(P1)과 제5 패턴(P5) 사이에 개재되어, 접지 패턴(GND)과 직접 마주 보는 상황이 차단되므로, 제3 패턴(P3)과 접지 패턴(GND) 사이에 형성되는 기생 성분 즉, 도 9 (a)에 도시된 바와 같이, 분기 노드(N1)와 제3 커패시터(C3)에 대응하는 Ca1 사이에서 형성되는 Cp1을 제거할 수 있게 된다.Meanwhile, the parasitic component Cp3 illustrated in FIG. 9 is examined through an equivalent circuit corresponding to the cross-sectional structure of FIG. 12. The parasitic component Cp3-1 formed between the first pattern P1 and ground, and the fifth pattern ( The parasitic component Cp3-2 formed between P5) and ground is connected in parallel to form the parasitic component Cp3 shown in FIG. Accordingly, as shown in FIG. 9, in the conventional high pass filter, between Ca1 corresponding to the third capacitor C3 and the branch node N1 and Ca4 corresponding to the first capacitor C1 and the second band terminal ( Although parasitic components such as Cp1 and Cp2 occur between Band 2), respectively, in the high pass filter 320 according to the present embodiment, the parasitic components Cp3 = Cp3-1 + Cp3-2 are the first capacitors C1. Only occurs between the second band terminal (Band 2), it is possible to minimize the influence of parasitic components than conventional. That is, as shown in FIG. 12, the third pattern P3 forming the third capacitor C3 is interposed between the first pattern P1 and the fifth pattern P5, and the ground pattern GND Since the directly facing situation is blocked, the parasitic component formed between the third pattern P3 and the ground pattern GND, that is, as illustrated in FIG. 9A, the branch node N1 and the third capacitor C3. Cp1 formed between Ca1 corresponding to) can be removed.

이와 같이, 본 발명의 다이플렉서에서 사용하는 고역 통과 필터는 종래의 다이플렉서보다 기생성분에 대한 영향을 덜 받으므로, 동작 특성의 저하를 방지할 수 있으며, 더 나아가, 본 발명의 내부 패턴 구조를 structure simulator를 사용하여 dimension 변화를 통한 동작 특성을 튜닝 하는 과정에서 소요되는 시간을 절약할 수 있고, 이를 통해 개발시간을 획기적으로 줄일 수 있다. 또한 도 14에 도시된 바와 같이, structure simulator를 수행한 결과로부터 본 발명의 다이플렉서가 종래의 다이플렉서에 비하여 이득 특성이 더 우수하게 나타나는 것을 확인할 수 있다.As such, since the high pass filter used in the diplexer of the present invention is less affected by parasitic components than the conventional diplexer, it is possible to prevent the deterioration of operating characteristics, and furthermore, the internal pattern of the present invention. By using the structure simulator to save the time required to tune the operating characteristics through the change of dimensions, the development time can be drastically reduced. In addition, as shown in FIG. 14, it can be seen from the results of the structure simulator that the diplexer of the present invention exhibits better gain characteristics than the conventional diplexer.

한편, 도 13c, 도 13e 내지 13f에서, 저역 통과 필터가 형성되는 LR 영역에서의 패턴들(P6, P7, P8, P9, P10, P11)에 대한 상세한 설명은 본 발명의 요지를 설명함에 있어, 그 필요성이 크게 요구되지 않으므로, 이들에 대한 구체적인 설명은 생략하기로 한다.Meanwhile, in FIGS. 13C and 13E to 13F, detailed descriptions of the patterns P6, P7, P8, P9, P10, and P11 in the LR region where the low pass filter is formed will be described in the gist of the present disclosure. Since the necessity is not greatly demanded, a detailed description thereof will be omitted.

지금까지 설명한 바와 같이, LTCC 공정을 이용하여 제조된 다이플렉서의의 경우, 소형화에 따라 chip 부품의 두께 감소하여 기생 성분 값들이 커져 설계에 많은 어려움이 있었으나, 본 발명과 같이 델타 형으로 연결된 커패시터들의 회로 구성과 이에 대응하는 내부 패턴 구조를 통하여 기생 성분의 영향을 최소화할 수 있어, 칩 부품의 두께 감소에 따른 기생 성분을 크게 고려하지 않아도 되므로, 칩 부품을 더욱 소형화시키는 데 큰 불안요소가 없으며, 더 나아가 위와 같은 불안 요소(기생 성분)를 제거하기 위해 소요되는 개발 시간을 대폭 줄일 수 있다.
As described above, in the case of a diplexer manufactured using the LTCC process, as the size of the chip component decreases due to miniaturization, parasitic component values increase, which causes a lot of difficulties in design, but the capacitor connected in the delta type as in the present invention. Their circuit configuration and corresponding internal pattern structure can minimize the influence of parasitic components, so that parasitic components due to the reduction of the thickness of the chip components do not have to be greatly considered. Furthermore, the development time required to remove such anxiety factors (parasitics) can be greatly reduced.

본 발명은 도면에 도시된 일실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예컨대, 본 발명의 일실시예에서는 2 GHz 대역과 5 GHz 대역을 동시에 사용하는 Dual band WiFi에 적용되는 다이플렉서를 설명하였으나, 본 발명에서는 제안하는 회로 구성과 내부 패턴 구조는 800MHz 와 1.9GHz 대역을 동시에 사용하는 이동 통신과 같이 dual band wireless communication에 그 적용이 가능하며, 이의 구현을 위한 공정도 LTCC뿐 아니라, 유기 기판 재료를 사용하는 방식에도 그 적용이 가능하다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely illustrative, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible. For example, in an embodiment of the present invention, a diplexer applied to Dual band WiFi using 2 GHz band and 5 GHz band simultaneously has been described. However, in the present invention, the proposed circuit configuration and internal pattern structure are 800 MHz and 1.9 GHz bands. It can be applied to dual band wireless communication such as mobile communication using at the same time, and the process for its implementation can be applied not only to LTCC but also to the method using organic substrate material. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims

In the diplexer manufactured in the form of chip components by the LTCC process,
A branch node connected to the antenna and receiving the received signal;
A low pass filter configured to receive the received signal through the branch node and pass the low band signal included in the received signal; And
A high pass filter configured to receive the received signal through the branch node and pass a high band signal included in the received signal, including first, second, and third capacitors connected in delta form;
The first capacitor is connected between a common node and a band terminal for outputting the high band signal, the second capacitor is connected between the common node and the branch node, and the third capacitor is the A diplexer connected between a branch node and the band terminal.

The method of claim 1, wherein the high pass filter,
And an inductor coupled between a common node between the first capacitor and the second capacitor and ground.

A diplexer for separating a low band signal and a high band signal included in a received signal received through an antenna,
A branch node connected to the antenna and receiving the received signal; And
A high pass filter including first, second and third capacitors delta-connected to pass the high band signal in the received signal input through the branch node,
The high pass filter,
A first pattern in which a first region and a second region are defined;
A second pattern formed under the first pattern and overlapping the first region of the first pattern to form a 1-1 capacitance of the first capacitor;
A third pattern formed under the second pattern, wherein a third region and a fourth region are defined, wherein the third region overlaps the second pattern to form a 2-1 capacitance of the second capacitor; A third pattern in which the fourth region overlaps the second region of the first pattern to form a 3-1 capacitance of the third capacitor;
A fourth pattern formed under the third pattern and overlapping with the third region of the third pattern to form a second-2 capacitance of the second capacitor; And
A fifth pattern formed under the fourth pattern, in which a fifth region and a sixth region are defined, wherein the fifth region and the fourth pattern overlap each other to form a 1-2 capacitance of the first capacitor; And a fifth pattern overlapping the sixth region and the fourth region of the third pattern to form a third-2 capacitance of the third capacitor.

The diplexer of claim 3, wherein the second pattern and the fourth pattern are electrically connected to each other through a first via hole.

The method of claim 3, further comprising an inductor connected between the common node and the ground between the first capacitor and the second capacitor and electrically connected to the second pattern.
The inductor is,
A first inductor pattern formed on the same layer as the first pattern and electrically connected to the second pattern; And
A second inductor pattern formed on the first inductor pattern and electrically connected to the first inductor pattern
Diplexer comprising a.