KR20110119342A - Semiconductor device having bump - Google Patents

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Abstract

PURPOSE: A semiconductor device including bumps is provided to improve the flatness of a bump by decreasing the diameter of the bump in a high dense area and increasing the diameter of the bump in a low dense area. CONSTITUTION: A plurality of first bumps(120) is arranged on one side of a semiconductor die(110) with a pitch. A plurality of second bumps(130) is arranged on another side of the semiconductor die with another pitch. The first bump and the second bump have different diameters. The pitch of the first bump is smaller than the pitch of the second bump. The diameter of the first bump is smaller than the diameter of the second bump.

Description

범프를 갖는 반도체 디바이스{Semiconductor device having bump}Semiconductor device having bumps

본 발명은 범프를 갖는 반도체 디바이스에 관한 것이다.The present invention relates to a semiconductor device having bumps.

일반적으로 다수의 공정을 거쳐 제조된 반도체 다이의 상면(active area)에는 외부와의 전기적인 도통을 위해 본드 패드가 형성된다. 이와 같은 본드 패드에는 도전성 와이어가 접속되거나, 경우에 따라서는 재배선층이 추가적으로 형성되고, 그 재배선층에 도전성의 범프가 형성되어 외부 접속 단자로 이용된다. 즉 플립-칩(flip chip), 칩 온 글래스(chip on glass) 및 칩 온 보드(chip on board) 등에 있어서는 상기와 같이 본드 패드에 추가적으로 재배선층을 형성하고, 재배선층에 다시 범프를 형성하여 외부 접속 단자로 사용한다.In general, a bond pad is formed in an active area of a semiconductor die manufactured through a plurality of processes for electrical conduction to the outside. A conductive wire is connected to this bond pad, or a redistribution layer is additionally formed in some cases, and a conductive bump is formed in the redistribution layer and used as an external connection terminal. In other words, in the flip chip, chip on glass, and chip on board, the redistribution layer is additionally formed on the bond pads as described above, and the bumps are formed on the redistribution layer. Used as a connection terminal.

상기한 바와 같은 도전성의 범프는 통상, 반도체 다이의 상면, 즉 본드 패드가 형성되어 있는 면에 재배선층을 형성하고, 이러한 재배선층 위에 포토레지스트층을 형성한 후 금속을 소정 두께로 도금하여 형성한다. 즉, 범프는 다수의 공정을 완료한 웨이퍼의 상면에 재배선층을 형성하는 단계와, 상기 재배선층 위에 포토레지스트층을 형성하는 단계와, 이러한 포토레지스트층에 범프의 형성 위치를 마스크 얼라인하는 단계와, 마스크 얼라인된 포토레지스트층을 노광 및 현상하여 범프 위치를 패터닝하는 단계와, 상기 패터닝 단계에서 노출된 부분에 금속을 도금하는 단계와, 포토레지스트층 제거 단계를 통해 제조된다.The conductive bumps as described above are usually formed by forming a redistribution layer on the upper surface of the semiconductor die, that is, the surface on which the bond pads are formed, forming a photoresist layer on the redistribution layer, and then plating a metal with a predetermined thickness. . That is, the bump is formed by forming a redistribution layer on the upper surface of the wafer that has completed a plurality of processes, forming a photoresist layer on the redistribution layer, and mask aligning a position where bumps are formed on the photoresist layer. Exposing and developing the mask-aligned photoresist layer to pattern the bump positions, plating the metal exposed in the patterning step, and removing the photoresist layer.

상기와 같은 공정으로 반도체 다이의 본드 패드 또는 재배선층 위에 소정 높이의 범프를 형성한 후, 이를 기판에 직접 실장하여 사용하거나, 경우에 따라서는 상기의 반도체 다이를 인터포저(interposer), 서브스트레트(substrate), 리드 프레임(lead frame) 등과 같은 인터페이서에 부착하고, 이 인터페이서의 하면에 별도의 솔더 볼을 부착시켜 하나의 패키지로 구성하여 사용하기도 한다. 물론, 상기 범프의 끝단에는 용이한 실장을 위해 솔더 캡이 형성된다.After forming a bump of a predetermined height on the bond pad or the redistribution layer of the semiconductor die by the above-described process, it is mounted directly on the substrate or used, or in some cases, the semiconductor die is interposer, the substrate It is attached to an interface such as a substrate, a lead frame, and the like, and a separate solder ball is attached to the lower surface of the interface to form a package. Of course, a solder cap is formed at the end of the bump for easy mounting.

그런데, 이러한 종래의 반도체 디바이스는 범프의 형성시 범프의 피치 또는 밀집도를 고려하지 않고 동일한 직경으로 형성한다. 따라서, 도금 공정에서 단위 면적당 도금해야할 면적에 차이가 발생함으로써, 작은 피치를 갖는 범프가 밀집되어 형성된 영역에는 범프의 높이가 상대적으로 작게 형성되고, 큰 피치를 갖는 범프가 밀집되지 않은 영역에는 범프의 높이가 상대적으로 높게 형성된다. 이와 같이 하여, 종래의 반도체 디바이스에서는 범프의 피치 또는 밀집도에 따라 평탄도가 일정치 않고, 따라서 반도체 디바이스의 범프중 실장되지 않는 영역이 발생될 수 있다. 물론, 이러한 문제를 해결하기 위해 도금의 속도를 낮추어 밀집도가 높은 범프와 낮은 범프의 차이를 줄일 수 있지만, 이 경우 제조 시간이 오래 걸린다.However, such a conventional semiconductor device is formed with the same diameter without considering the pitch or density of the bumps when forming the bumps. Therefore, a difference occurs in the area to be plated per unit area in the plating process, so that bumps having a small pitch are densely formed in a region formed with a small pitch, and bumps are formed in a region where the bumps having a large pitch are not compact. The height is formed relatively high. In this manner, in the conventional semiconductor device, the flatness is not constant according to the pitch or density of the bumps, and thus an area in which the semiconductor device is not mounted during the bumps may be generated. Of course, in order to solve this problem, the plating speed can be lowered to reduce the difference between high density bumps and low bumps, but this takes a long time.

본 발명의 해결하려는 과제는 우수한 평탄도의 범프를 갖는 반도체 디바이스를 제공하는데 있다.An object of the present invention is to provide a semiconductor device having a bump of excellent flatness.

본 발명에 의한 범프를 갖는 반도체 디바이스는 반도체 다이; 상기 반도체 다이의 일측에 피치를 가지며 배열된 다수의 제1범프; 및, 상기 반도체 다이의 타측에 상기 제1범프의 피치와 다른 피치를 가지며 배열된 다수의 제2범프를 포함하고, 상기 제1범프 및 상기 제2범프는 직경이 서로 다른 것을 특징으로 한다.A semiconductor device having bumps according to the present invention includes a semiconductor die; A plurality of first bumps arranged on one side of the semiconductor die with a pitch; And a plurality of second bumps arranged on the other side of the semiconductor die and having a pitch different from that of the first bump, wherein the first bump and the second bump have different diameters.

상기 제1범프의 피치가 상기 제2범프의 피치보다 작고, 상기 제1범프의 직경이 상기 제2범프의 직경보다 작을 수 있다.The pitch of the first bump may be smaller than the pitch of the second bump, and the diameter of the first bump may be smaller than the diameter of the second bump.

상기 제1범프의 피치가 상기 제2범프의 피치보다 작고, 상기 제1범프의 직경이 상기 제2범프의 직경보다 클 수 있다.The pitch of the first bump may be smaller than the pitch of the second bump, and the diameter of the first bump may be larger than the diameter of the second bump.

상기 제1범프의 높이와 상기 제2범프의 높이는 서로 같을 수 있다.The height of the first bump and the height of the second bump may be the same.

상기 제1범프의 상단에는 제1솔더 캡이, 상기 제2범프의 상단에는 제2솔더 캡이 형성될 수 있다.A first solder cap may be formed at an upper end of the first bump, and a second solder cap may be formed at an upper end of the second bump.

또한, 본 발명에 의한 범프를 갖는 반도체 디바이스의 제조 방법은 반도체 다이의 상면에 포토레지스트층을 형성하는 단계; 상기 포토레지스트층을 노광 및 현상하여, 피치를 가지며 배열된 다수의 제1개구 및 상기 제1개구의 피치와 다른 피치를 가지며 배열된 다수의 제2개구를 형성하는 단계; 상기 제1개구에 제1범프를, 상기 제2개구에 제2범프를 도금하여 형성하는 단계; 및, 상기 포토레지스트층을 제거하는 단계를 포함하고, 상기 제1개구 및 상기 제2개구는 직경이 서로 다른 것을 특징으로 한다.In addition, a method of manufacturing a semiconductor device having a bump according to the present invention comprises the steps of forming a photoresist layer on the upper surface of the semiconductor die; Exposing and developing the photoresist layer to form a plurality of first openings having a pitch and a plurality of second openings having a pitch different from that of the first opening; Forming a first bump on the first opening and plating a second bump on the second opening; And removing the photoresist layer, wherein the first opening and the second opening have different diameters.

상기 제1개구의 피치가 상기 제2개구의 피치보다 작고, 상기 제1개구의 직경이 상기 제2개구의 직경보다 작을 수 있다.The pitch of the first opening may be smaller than the pitch of the second opening, and the diameter of the first opening may be smaller than the diameter of the second opening.

상기 제1개구의 피치가 상기 제2개구의 피치보다 작고, 상기 제1개구의 직경이 상기 제2개구의 직경보다 클 수 있다.The pitch of the first opening may be smaller than the pitch of the second opening, and the diameter of the first opening may be larger than the diameter of the second opening.

상기 제1범프 및 상기 제2범프는 높이가 동일하게 형성될 수 있다.The first bump and the second bump may have the same height.

상기 제1범프의 상단에는 제1솔더 캡을, 상기 제2범프의 상단에는 제2솔더 캡을 도금하여 형성하는 단계를 더 포함할 수 있다.The method may further include forming a first solder cap on an upper end of the first bump and plating a second solder cap on an upper end of the second bump.

본 발명은 밀집도가 높은 영역(피치가 작은 영역)에서 상대적으로 직경이 작게 형성되도록 하고, 밀집도가 낮은 영역(피치가 큰 영역)에서 상대적으로 직경이 크게 형성되도록 함으로서, 범프의 평탄도가 우수한 반도체 디바이스를 제공한다.According to the present invention, a semiconductor having excellent bump flatness is formed by forming a relatively small diameter in a high density region (a small pitch region) and a relatively large diameter in a low density region (a large pitch region). Provide a device.

도 1은 본 발명의 일실시예에 따른 범프를 갖는 반도체 디바이스를 도시한 평면도이다.
도 2는 도 1의 2-2선 단면도이다.
도 3은 도 1의 3-3선 단면도이다.
도 4는 도 1의 4-4선 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 범프를 갖는 반도체 디바이스를 도시한 평면도이다.
도 6은 도 5의 6-6선 단면도이다.
도 7은 도 5의 7-7선 단면도이다.
도 8은 도 5의 8-8선 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 범프를 갖는 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 10a 내지 도 10f는 본 발명의 다른 실시예에 따른 범프를 갖는 반도체 디바이스의 제조 방법을 도시한 순서도이다.1 is a plan view illustrating a semiconductor device having bumps according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along the line 2-2 of FIG. 1.
3 is a cross-sectional view taken along line 3-3 of FIG.
4 is a cross-sectional view taken along the line 4-4 of FIG.
5 is a plan view illustrating a semiconductor device having bumps according to another embodiment of the present invention.
6 is a cross-sectional view taken along line 6-6 of FIG.
7 is a cross-sectional view taken along line 7-7 of FIG.
8 is a cross-sectional view taken along line 8-8 of FIG.
9 is a flowchart illustrating a method of manufacturing a semiconductor device having bumps according to another embodiment of the present invention.
10A to 10F are flowcharts illustrating a method of manufacturing a semiconductor device having bumps according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention.

도 1은 본 발명의 일실시예에 따른 범프를 갖는 반도체 디바이스를 도시한 평면도이다. 도 2는 도 1의 2-2선 단면도이다. 도 3은 도 1의 3-3선 단면도이다. 도 4는 도 1의 4-4선 단면도이다.1 is a plan view illustrating a semiconductor device having bumps according to an embodiment of the present invention. FIG. 2 is a cross-sectional view taken along the line 2-2 of FIG. 1. 3 is a cross-sectional view taken along line 3-3 of FIG. 4 is a cross-sectional view taken along the line 4-4 of FIG.

도 1 내지 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(110)와, 다수의 제1범프(120)와, 다수의 제2범프(130)를 포함한다. 또한, 본 발명은 제1솔더 캡(140) 및 제2솔더 캡(150)을 포함할 수 있다.1 to 4, a semiconductor device 100 according to an embodiment of the present invention may include a semiconductor die 110, a plurality of first bumps 120, and a plurality of second bumps 130. It includes. In addition, the present invention may include a first solder cap 140 and a second solder cap 150.

상기 반도체 다이(110)는 대략 평평한 상면과, 상기 상면의 반대면으로서 대략 평평한 하면을 가지며, 상기 상면에는 적어도 하나의 본드 패드(미도시)가 형성된다. 또한 상기 본드 패드에는 재배선층(미도시)이 연결되어 형성될 수 있다. 또한 상기 반도체 다이(110)는 통상의 실리콘 반도체, 화합물 반도체 및 그 등가물 중에서 선택된 어느 하나일 수 있다.The semiconductor die 110 has an approximately flat upper surface and an approximately flat lower surface as an opposite surface of the upper surface, and at least one bond pad (not shown) is formed on the upper surface. In addition, the bond pad may be formed by connecting a redistribution layer (not shown). In addition, the semiconductor die 110 may be any one selected from a typical silicon semiconductor, a compound semiconductor, and an equivalent thereof.

상기 다수의 제1범프(120)는 상기 반도체 다이(110)의 상면 일측에 상호간 상대적으로 작은 피치를 가지며 형성될 수 있다. 즉, 상기 다수의 제1범프(120)는 상기 반도체 다이(110)의 상면 일측에 상대적으로 큰 밀집도를 가지며 형성될 수 있다. 여기서 피치가 작다는 것은 제2범프(130)의 피치에 비해 작다는 의미이고, 또한 밀집도가 크다는 것은 제2범프(130)의 밀집도에 비해 크다는 의미이다.The plurality of first bumps 120 may be formed on one side of the upper surface of the semiconductor die 110 with a relatively small pitch. That is, the plurality of first bumps 120 may be formed with a relatively large density on one side of the upper surface of the semiconductor die 110. Here, the smaller pitch means smaller than the pitch of the second bumps 130, and the higher density means that the pitch is larger than that of the second bumps 130.

상기 다수의 제2범프(130)는 상기 반도체 다이(110)의 상면 타측에 상호간 상대적으로 큰 피치를 가지며 형성될 수 있다. 즉, 상기 다수의 제2범프(130)는 상기 반도체 다이(110)의 상면 타측에 상대적으로 작은 밀집도를 가지며 형성될 수 있다. 여기서, 피치가 크다는 것은 제1범프(120)의 피치에 비해 크다는 의미이고, 또한 밀집도가 작다는 것은 제1범프(120)의 밀집도에 비해 작다는 의미이다.The plurality of second bumps 130 may be formed on the other side of the upper surface of the semiconductor die 110 with a relatively large pitch. That is, the plurality of second bumps 130 may be formed to have a relatively small density on the other side of the upper surface of the semiconductor die 110. Here, the larger pitch means larger than the pitch of the first bump 120, and the smaller density means that the pitch is smaller than the compactness of the first bump 120.

이러한 다수의 제1범프(120) 및 제2범프(130)는 기본적으로 구리(Cu), 금(Au), 은(Ag), 니켈/팔라듐(Ni/Pd) 및 그 등가물중 어느 하나 또는 그 합금이 도금되어 형성된다. 물론, 이러한 다수의 제1범프(120) 및 제2범프(130)는 도시되지 않은 본드 패드 또는 재배선층에 전기적으로 연결된다. 따라서, 이러한 제1범프(120) 및 제2범프(130)는 반도체 디바이스(100)의 외부 입출력 단자로 사용될 수 있다.The plurality of first bumps 120 and the second bumps 130 may be basically any one of copper (Cu), gold (Au), silver (Ag), nickel / palladium (Ni / Pd), and equivalents thereof. The alloy is plated and formed. Of course, the plurality of first bumps 120 and the second bumps 130 may be electrically connected to a bond pad or a redistribution layer (not shown). Accordingly, the first bumps 120 and the second bumps 130 may be used as external input / output terminals of the semiconductor device 100.

한편, 상기 제1범프(120)의 상단에는 제1솔더 캡(140), 상기 제2범프(130)의 상단에는 제2솔더 캡(150)이 각각 형성될 수 있고, 이러한 제1,2솔더 캡(140,150)에 의해 반도체 디바이스(100)가 외부 장치에 용이하게 실장될 수 있다.Meanwhile, a first solder cap 140 may be formed at an upper end of the first bump 120, and a second solder cap 150 may be formed at an upper end of the second bump 130, respectively. The caps 140 and 150 may easily mount the semiconductor device 100 to an external device.

더불어, 상기 다수의 제1범프(120) 및 제2범프(130)는 높이가 동일하며, 직경은 서로 다르게 형성되어 있다. 즉, 상대적으로 피치가 작게 형성된 다수의 제1범프(120)가 갖는 직경은 상대적으로 피치가 크게 형성된 다수의 제2범프(130)가 갖는 직경보다 작게 형성되어 있다. 반대로 설명하면, 상대적으로 피치가 크게 형성된 다수의 제2범프(130)가 갖는 직경이 상대적으로 피치가 작게 형성된 다수의 제1범프(120)가 갖는 직경보다 크게 형성되어 있다. 또 다르게 설명하면, 상대적으로 밀집도가 큰 제1범프(120)의 직경이 상대적으로 밀집도가 작은 제2범프(130)의 직경보다 작게 형성되어 있다. 또 다르게 설명하면, 상대적으로 밀집도가 작은 제2범프(130)의 직경이 상대적으로 밀집도가 큰 제1범프(120)의 직경보다 크게 형성되어 있다.In addition, the plurality of first bumps 120 and the second bumps 130 have the same height and have different diameters. That is, the diameter of the plurality of first bumps 120 having a smaller pitch is relatively smaller than the diameter of the plurality of second bumps 130 having a larger pitch. In other words, the diameter of the plurality of second bumps 130 having a relatively large pitch is greater than the diameter of the plurality of first bumps 120 having a smaller pitch. In other words, the diameter of the first bump 120 having a relatively high density is formed to be smaller than the diameter of the second bump 130 having a smaller density. In other words, the diameter of the second bump 130 having a relatively small density is formed to be larger than the diameter of the first bump 120 having a large density.

이와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 범프의 피치 또는 밀집도가 서로 다르다고 해도, 범프의 높이 즉 평평도가 균일함으로써, 외부 장치에의 실장 효율이 우수하다.
In this manner, the semiconductor device 100 according to the embodiment of the present invention has excellent mounting efficiency to an external device because the bump height, or flatness, is uniform even when the bumps have different pitches or densities.

도 5는 본 발명의 다른 실시예에 따른 범프를 갖는 반도체 디바이스를 도시한 평면도이다. 도 6은 도 5의 2-2선 단면도이다. 도 7은 도 5의 3-3선 단면도이다. 도 8은 도 5의 4-4선 단면도이다. 5 is a plan view illustrating a semiconductor device having bumps according to another embodiment of the present invention. 6 is a cross-sectional view taken along the line 2-2 of FIG. FIG. 7 is a cross-sectional view taken along line 3-3 of FIG. 5. 8 is a cross-sectional view taken along the line 4-4 of FIG.

도 5 내지 도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 반도체 다이(110)와, 다수의 제1범프(220)와, 다수의 제2범프(230)를 포함한다. 물론, 추가적으로 제1솔더 캡(240) 및 제2솔더 캡(250)도 포함한다.5 to 8, a semiconductor device 200 according to another embodiment of the present invention may include a semiconductor die 110, a plurality of first bumps 220, and a plurality of second bumps 230. It includes. Of course, additionally includes a first solder cap 240 and a second solder cap 250.

상기 다수의 제1범프(220) 및 제2범프(230)는 높이가 동일하며, 직경은 서로 다르게 형성되어 있다. 즉, 상대적으로 피치가 작게 형성된 다수의 제1범프(220)가 갖는 직경은 상대적으로 피치가 크게 형성된 다수의 제2범프(230)가 갖는 직경보다 크게 형성되어 있다. 반대로 설명하면, 상대적으로 피치가 크게 형성된 다수의 제2범프(230)가 갖는 직경이 상대적으로 피치가 작게 형성된 다수의 제1범프(220)가 갖는 직경보다 작게 형성되어 있다. 또 다르게 설명하면, 상대적으로 밀집도가 큰 제1범프(220)의 직경이 상대적으로 밀집도가 작은 제2범프(230)의 직경보다 크게 형성되어 있다. 또 다르게 설명하면, 상대적으로 밀집도가 작은 제2범프(230)의 직경이 상대적으로 밀집도가 큰 제1범프(220)의 직경보다 작게 형성되어 있다.The plurality of first bumps 220 and the second bumps 230 have the same height and have different diameters. That is, the diameter of the plurality of first bumps 220 having a relatively small pitch is formed to be larger than the diameter of the plurality of second bumps 230 having a large pitch. In other words, the diameter of the plurality of second bumps 230 having a relatively large pitch is smaller than the diameter of the plurality of first bumps 220 having a smaller pitch. In other words, the diameter of the first bump 220 having a relatively high density is formed larger than the diameter of the second bump 230 having a smaller density. In other words, the diameter of the second bump 230 having a relatively small density is formed to be smaller than the diameter of the first bump 220 having a relatively large density.

이와 같이 하여, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 경우에 따라 밀집된 제1범프(220)의 직경이 밀집되지 않은 제2범프(230)의 직경보다 크게 형성됨으로써, 원하는 형태 또는 디자인의 반도체 디바이스(200)를 쉽게 구현할 수 있다.
As such, the semiconductor device 200 according to another embodiment of the present invention may have a diameter larger than a diameter of the second bump 230 that is not dense, in some cases, so as to have a desired shape or The semiconductor device 200 of the design can be easily implemented.

도 9는 본 발명의 다른 실시예에 따른 범프를 갖는 반도체 디바이스의 제조 방법을 도시한 순서도이다.9 is a flowchart illustrating a method of manufacturing a semiconductor device having bumps according to another embodiment of the present invention.

도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 범프를 갖는 반도체 디바이스(100)의 제조 방법은 포토레지스트층 형성 단계(S1)와, 포토레지스트층 패터닝 단계(S2)와, 범프 도금 단계(S3)와, 솔더 캡 형성 단계(S4)와, 포토레지스트층 제거 단계(S5)와, 식각 및 리플로우 단계(S6)를 포함한다.
As shown in FIG. 9, a method of manufacturing a semiconductor device 100 having bumps according to another embodiment of the present invention includes a photoresist layer forming step S1, a photoresist layer patterning step S2, and bump plating. Step S3, a solder cap forming step S4, a photoresist layer removing step S5, and an etching and reflowing step S6 are included.

도 10a 내지 도 10f는 본 발명의 다른 실시예에 따른 범프를 갖는 반도체 디바이스(100)의 제조 방법을 도시한 순서도이다. 여기서, 도 9를 함께 참조하여, 본 발명에 따른 반도체 디바이스(100)의 제조 방법을 설명한다.10A to 10F are flowcharts illustrating a method of manufacturing a semiconductor device 100 having bumps according to another embodiment of the present invention. Here, with reference to FIG. 9, the manufacturing method of the semiconductor device 100 which concerns on this invention is demonstrated.

도 10a에 도시된 바와 같이, 포토레지스트층 형성 단계(S1)에서는 반도체 다이(110)의 상면에 감광성 포토레지스트를 코팅함으로써 일정 두께의 포토레지스트층(300)을 형성한다. 이러한 포토레지스트층(300)은 스핀 코팅(spincoating), 롤 코팅(roll-coating), 스크린 프린팅(screen printing), 선 패턴(line patterning)과 잉크젯 프린팅(inkjet printing) 방법 등에 의해 형성 가능하며, 여기서 그 형성 방법을 한정하는 것은 아니다.As shown in FIG. 10A, in the photoresist layer forming step S1, a photoresist layer 300 having a predetermined thickness is formed by coating a photosensitive photoresist on an upper surface of the semiconductor die 110. The photoresist layer 300 may be formed by spincoating, roll-coating, screen printing, line patterning and inkjet printing, and the like. It does not limit the formation method.

도 10b에 도시된 바와 같이, 포토레지스트층 패터닝 단계(S2)에서는 통상의 마스크를 이용한 노광 및 현상 기술을 이용하여 포토레지스트층(300)에 소정 패턴이 형성되도록 한다. 즉, 실질적으로 범프가 형성될 영역의 포토레지스트층(300)에 개구가 형성되도록 하고, 나머지 영역에는 포토레지스트층(300)이 잔존하도록 한다. 여기서 상기 개구는 다수의 제1개구(310)와 다수의 제2개구(320)로 이루어진다. 상기 다수의 제1개구(310)가 갖는 피치는 상기 다수의 제2개구(320)가 갖는 피치에 비해 상대적으로 작게 되도록 하고, 또한 상기 다수의 제1개구(310)가 갖는 폭 역시 상기 다수의 제2개구(320)가 갖는 폭에 비해 상대적으로 작게 되도록 한다. 또한, 상기 다수의 제2개구(320)가 갖는 피치는 상기 다수의 제1개구(310)가 갖는 피치에 비해 상대적으로 크게 되도록 하고, 또한 상기 다수의 제2개구(320)가 갖는 폭 역시 상기 다수의 제1개구(310)가 갖는 폭에 비해 상대적으로 크게 되도록 한다. 바꿔말하면, 상대적으로 밀집도가 크게 형성될 영역의 제1개구(310)의 폭은 밀집도가 상대적으로 크게 형성될 영역의 제2개구(320)의 폭보다 작게 되도록 한다.As shown in FIG. 10B, in the photoresist layer patterning step S2, a predetermined pattern is formed on the photoresist layer 300 by using an exposure and development technique using a conventional mask. That is, an opening is formed in the photoresist layer 300 in the region where the bump is to be formed, and the photoresist layer 300 remains in the remaining region. The opening may include a plurality of first openings 310 and a plurality of second openings 320. The pitch of the plurality of first openings 310 is relatively smaller than the pitch of the plurality of second openings 320, and the width of the plurality of first openings 310 is also large. The second opening 320 may be made relatively smaller than the width of the second opening 320. In addition, the pitch of the plurality of second openings 320 is larger than the pitch of the plurality of first openings 310, and the width of the plurality of second openings 320 is also the The width of the plurality of first openings 310 is relatively large. In other words, the width of the first opening 310 in the region where the relatively large density is to be formed is smaller than the width of the second opening 320 in the region where the density is relatively large.

도 10c에 도시된 바와 같이, 범프 도금 단계(S3)에서는 통상의 도금 방법을 이용하여 소정 높이의 범프가 형성되도록 한다. 물론, 도면에 도시되어 있지는 않지만 이러한 도금을 위해 반도체 다이(110)의 표면에는 이미 재배선층 또는 메탈층이 형성되어 있다. 따라서, 도금 공정중 이러한 재배선층 또는 메탈층을 통하여 전류가 흐른다. 이때, 상대적으로 피치가 작거나 밀집도가 큰 제1개구(310)를 통해서는 전류가 상대적으로 작게 흐름으로써 제1범프(120)의 성장 속도가 상대적으로 작지만, 제1개구(310)의 폭이 상대적으로 작게 형성되어 있음으로써 제2개구(320)에 형성되는 제2범프(130)의 높이와 동일하게 맞출 수 있다. 더불어, 상대적으로 피치가 크거나 밀집도가 작은 제2개구(320)를 통해서는 전류가 상대적으로 크게 흐름으로써 제2범프(130)의 성장 속도가 상대적으로 크지만, 제2개구(320)의 폭이 상대적으로 크게 형성되어 있음으로써 제1개구(310)에 형성된 제1범프(120)의 높이와 동일하게 맞출 수 있다.As shown in FIG. 10C, in the bump plating step S3, bumps having a predetermined height may be formed using a conventional plating method. Of course, although not shown in the drawings, a redistribution layer or metal layer is already formed on the surface of the semiconductor die 110 for such plating. Thus, current flows through this redistribution layer or metal layer during the plating process. At this time, since the current flows relatively small through the first opening 310 having a small pitch or a high density, the growth rate of the first bump 120 is relatively small, but the width of the first opening 310 is By being formed relatively small it can be matched with the height of the second bump 130 formed in the second opening (320). In addition, since the current flows relatively large through the second opening 320 having a large pitch or a small density, the growth rate of the second bump 130 is relatively large, but the width of the second opening 320 is increased. By forming the relatively large, it can be matched with the height of the first bump 120 formed in the first opening (310).

도 10d에 도시된 바와 같이, 솔더 캡 형성 단계(S4)에서는 상기 제1범프(120) 및 제2범프(130) 위에 각각 일정 두께의 제1솔더 캡(140,150)을 추가적으로 도금한다.As shown in FIG. 10D, in the solder cap forming step S4, first solder caps 140 and 150 of a predetermined thickness are additionally plated on the first bumps 120 and the second bumps 130, respectively.

도 10e에 도시된 바와 같이, 포토레지스트층 제거 단계(S5)에서는 제1범프(120) 및 제1솔더 캡(140), 그리고 제2범프(130) 및 제2솔더 캡(150)의 외주연에 형성된 포토레지스트층(300)을 식각하여 제거한다. 따라서, 제1범프(120) 및 제1솔더 캡(140), 그리고 제2범프(130) 및 제2솔더 캡(150)은 외부로 노출된다.As shown in FIG. 10E, in the photoresist layer removing step S5, an outer circumference of the first bump 120 and the first solder cap 140, and the second bump 130 and the second solder cap 150 is illustrated. The photoresist layer 300 formed on the substrate is etched and removed. Therefore, the first bump 120 and the first solder cap 140, and the second bump 130 and the second solder cap 150 are exposed to the outside.

도 10f에 도시된 바와 같이, 식각 및 리플로우 단계(S6)에서는 도시되지 않은 재배선층 또는 메탈층을 식각하여 제거한다. 즉, 상기 제1범프(120) 및 제2범프(130)의 외주연에 잔존하는 재배선층 또는 메탈층은 상기 제1범프(120) 및 제2범프(130)가 마스크 역할을 함으로써 식각되어 제거된다. 이어서, 대략 150~300℃의 온도를 제공하여 상기 제1,2솔더 캡(140,150)이 리플로우되도록 한다. 이러한 리플로우 이후 온도가 상온으로 돌아 오면, 도 10f에 도시된 바와 같이, 제1,2범프(120,130) 위에 대략 반구형의 제1,2솔더 캡(140,150)이 각각 형성된다.
As shown in FIG. 10F, in the etching and reflow step S6, the redistribution layer or the metal layer, which is not shown, is etched and removed. That is, the redistribution layer or the metal layer remaining on the outer circumference of the first bump 120 and the second bump 130 is etched and removed by the first bump 120 and the second bump 130 serving as a mask. do. Subsequently, the first and second solder caps 140 and 150 are reflowed by providing a temperature of approximately 150 to 300 ° C. When the temperature returns to room temperature after this reflow, as shown in FIG. 10F, first and second solder caps 140 and 150 having substantially hemispherical shapes are formed on the first and second bumps 120 and 130, respectively.

이와 같이 하여 본 발명에 따른 범프를 갖는 반도체 디바이스(100)의 제조 방법에 의하면, 밀집도가 큰 영역(피치가 작은 영역)에는 미리 제1개구의 폭을 작게 형성하고, 밀집도가 작은 영역(피치가 큰 영역)에는 미리 제2개구의 폭을 크게 형성함으로써, 밀집도가 큰 제1범프(120) 및 밀집도가 작은 제2범프(130)의 높이가 동일해지도록 할 수 있다. 따라서, 전체적으로 평평도가 우수한 범프를 갖는 반도체 디바이스(100)가 제공된다.
Thus, according to the manufacturing method of the semiconductor device 100 with bumps which concerns on this invention, the width | variety of a 1st opening is made small previously in the area | region where the density is large (small pitch), and the area | region where the density is small (pitch is In a large area), the width of the second opening can be large in advance, so that the heights of the first bump 120 having a high density and the second bump 130 having a small density can be the same. Thus, a semiconductor device 100 having bumps excellent in overall flatness is provided.

이상에서 설명한 것은 본 발명에 따른 범프를 갖는 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for implementing a semiconductor device having a bump according to the present invention, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, Without departing from the gist of the present invention, one of ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.

100; 본 발명의 일 실시예에 따른 반도체 디바이스
110; 반도체 다이 120; 제1범프
130; 제2범프 140; 제1솔더 캡
150; 제2솔더 캡100; Semiconductor device according to an embodiment of the present invention
110; Semiconductor die 120; 1st bump
130; Second bump 140; 1st solder cap
150; 2nd solder cap

Claims (10)

반도체 다이;
상기 반도체 다이의 일측에 피치를 가지며 배열된 다수의 제1범프; 및,
상기 반도체 다이의 타측에 상기 제1범프의 피치와 다른 피치를 가지며 배열된 다수의 제2범프를 포함하고,
상기 제1범프 및 상기 제2범프는 직경이 서로 다른 것을 특징으로 하는 반도체 디바이스.Semiconductor die;
A plurality of first bumps arranged on one side of the semiconductor die with a pitch; And,
A plurality of second bumps arranged on the other side of the semiconductor die and having a pitch different from that of the first bumps,
And the first bump and the second bump have different diameters. 제 1 항에 있어서,
상기 제1범프의 피치가 상기 제2범프의 피치보다 작고,
상기 제1범프의 직경이 상기 제2범프의 직경보다 작은 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
The pitch of the first bump is smaller than the pitch of the second bump,
And the diameter of the first bump is smaller than the diameter of the second bump. 제 1 항에 있어서,
상기 제1범프의 피치가 상기 제2범프의 피치보다 작고,
상기 제1범프의 직경이 상기 제2범프의 직경보다 큰 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
The pitch of the first bump is smaller than the pitch of the second bump,
And the diameter of the first bump is larger than the diameter of the second bump. 제 1 항에 있어서,
상기 제1범프의 높이와 상기 제2범프의 높이는 서로 같은 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And a height of the first bump and a height of the second bump are the same. 제 1 항에 있어서,
상기 제1범프의 상단에는 제1솔더 캡이, 상기 제2범프의 상단에는 제2솔더 캡이 형성된 것을 특징으로 하는 반도체 디바이스.The method of claim 1,
And a first solder cap on an upper end of the first bump, and a second solder cap on an upper end of the second bump. 반도체 다이의 상면에 포토레지스트층을 형성하는 단계;
상기 포토레지스트층을 노광 및 현상하여, 피치를 가지며 배열된 다수의 제1개구 및 상기 제1개구의 피치와 다른 피치를 가지며 배열된 다수의 제2개구를 형성하는 단계;
상기 제1개구에 제1범프를, 상기 제2개구에 제2범프를 도금하여 형성하는 단계; 및,
상기 포토레지스트층을 제거하는 단계를 포함하고,
상기 제1개구 및 상기 제2개구는 직경이 서로 다른 것을 특징으로 하는 반도체 디바이스의 제조 방법.Forming a photoresist layer on the upper surface of the semiconductor die;
Exposing and developing the photoresist layer to form a plurality of first openings having a pitch and a plurality of second openings having a pitch different from that of the first opening;
Forming a first bump on the first opening and plating a second bump on the second opening; And,
Removing the photoresist layer,
And the first opening and the second opening are different in diameter. 제 6 항에 있어서,
상기 제1개구의 피치가 상기 제2개구의 피치보다 작고,
상기 제1개구의 직경이 상기 제2개구의 직경보다 작은 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 6,
The pitch of the first opening is smaller than the pitch of the second opening,
The diameter of the first opening is smaller than the diameter of the second opening. 제 6 항에 있어서,
상기 제1개구의 피치가 상기 제2개구의 피치보다 작고,
상기 제1개구의 직경이 상기 제2개구의 직경보다 큰 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 6,
The pitch of the first opening is smaller than the pitch of the second opening,
A diameter of the first opening is larger than a diameter of the second opening. 제 6 항에 있어서,
상기 제1범프 및 상기 제2범프는 높이가 동일하게 형성됨을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 6,
And the first bump and the second bump have the same height. 제 6 항에 있어서,
상기 제1범프의 상단에는 제1솔더 캡을, 상기 제2범프의 상단에는 제2솔더 캡을 도금하여 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.The method according to claim 6,
And forming a first solder cap on an upper end of the first bump and plating a second solder cap on an upper end of the second bump.
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