KR20110112612A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 제 1 금속 콘택과 제 2 금속 콘택 사이의 금속 배선의 일부 영역에 플러그를 형성하여 제 2 금속 콘택과 접속되는 금속 배선의 양을 증가시키고, 제 1 금속 콘택 형성 시 식각 선택비가 다른 절연막을 이용하여 상기 제 1 금속 콘택의 하부의 너비보다 상부의 너비를 좁게 형성함으로써 VPP 전계 흐름에 따라 금속 배선의 구리(Cu) 이온이 분리(migration)되거나 이탈되는 현상을 방지하여 제 1 및 제 2 금속 콘택 간의 오픈 되지 않는 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 구리(Cu)를 이용한 다마신(Damascene) 공정을 적용한 반도체 소자 및 그 제조 방법에 관련된 기술이다.
일반적으로, 반도체 소자에는 소자와 소자 간 또는 배선과 배선 간을 전기적으로 연결하기 위해 금속 배선이 형성되며, 상부 금속 배선과 하부 금속 배선 간의 연결을 위해 콘택 플러그가 형성된다.
상기 금속 배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)을 주로 이용하여 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속 동작 소자에서 RC 신호지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속 배선 물질로 사용하고자 하는 연구가 진행되고 있다.
그런데, 상기 구리(Cu)의 경우 배선 형태를 만들기 위하여 건식 식각 방법이 용이하지 않기 때문에 구리(Cu)로 금속 배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 금속 배선 공정은 층간 절연막을 식각해서 다마신 패턴을 형성하고, 상기 다마신 패턴을 구리막으로 매립하여 금속 배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.
이러한 다마신 공정의 적용하는 경우에는 다층 금속 배선에서 상층 금속 배선, 그리고 상기 상층 금속 배선과 하층 금속 배선을 콘택시키기 위한 콘택 플러그를 동시에 형성할 수 있을 뿐 아니라, 금속 배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
또한, 상기 금속 배선 물질로 구리(Cu)를 적용하는 경우에는 알루미늄(Al)을 적용하는 경우와 달리 층간 절연막을 통해 기판으로의 구리(Cu) 성분이 확산 된다. 상기 확산된 구리(Cu) 성분은 실리콘으로 이루어진 반도체 기판 내에서 딥 레벨(Deep Level) 불순물로서 작용하여 누설 전류를 유발하므로, 상기 구리(Cu)를 이용한 금속 배선막과 층간절연막의 접촉 계면에 확산방지막(Diffusion Barrier)을 형성해주어야 한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다. 도 1a를 참조하면, 반도체 기판(미도시) 상에 층간 절연막(100)을 형성한다. 층간 절연막(100)을 포함한 전면에 감광막을 형성한 후, 제 1 금속 콘택 마스크를 이용한 노광 및 현상 공정으로 상기 반도체 기판이 노출될 때까지 층간 절연막(100)을 식각한 후, 도전막을 매립하여 제 1 금속 콘택(110)을 형성한다.
다음에는, 제 1 금속 콘택(110)을 포함한 전면에 식각 정지막(stopper layer, 120) 및 제 1 절연막(130)을 순차적으로 증착한다. 이때, 식각 정지막(120)은 금속 배선 영역 형성 시 제 1 절연막(130)과의 식각비 차이를 이용하여 과도 식각을 방지하는 역할을 하며, 질화막(Nitride)으로 형성한다.
다음에는, 식각 정지막(120) 및 제 1 절연막(130)을 순차적으로 형성한 후, 층간 절연막(100)이 노출될 때까지 제 1 절연막(130) 및 식각 정지막(120)을 식각하여 금속 배선 영역(140)을 형성한다.
도 1b를 참조하면, 금속 배선 영역(140)에 배리어 메탈(Barrier Metal, 150) 및 구리막(160)을 증착한 후 제 1 절연막(130)이 노출될 때까지 구리막(160) 및 배리어 메탈(150)을 평탄화 식각(Chemical Mechanical Polishing)하여 금속 배선(165)을 형성한다.
도 1c를 참조하면, 금속 배선(165)을 포함한 전면에 질화막(170) 및 제 2 절연막(180)을 형성한다.
다음에는, 제 2 절연막(180)을 포함한 전면에 감광막을 형성한 후, 제 2 금속 콘택 마스크를 이용한 노광 및 현상 공정으로 금속 배선(165)이 노출될 때까지 제 2 절연막(180) 및 질화막(170)을 식각하여 콘택 영역(190)을 형성한다.
도 1d 및 도 1e를 참조하면, 콘택 영역(190)을 포함한 전면에 배리어 메탈(200) 및 텅스텐(210)을 매립한 후 제 2 절연막(180)이 노출될 때까지 텅스텐(210) 및 배리어 메탈(200)을 에치백(Etchback)하여 제 2 금속 콘택(215)을 형성한다.
도 1f를 참조하면, 제 2 금속 콘택(215)과 제 1 금속 콘택(110)을 통과하여 VPP 전계가 흐르는 상태에서 스트레스(stress)가 발생하면 제 2 및 제 1 금속 콘택(215, 110) 사이의 금속 배선(165)의 구리(Cu) 이온(220)이 분리되거나 이탈하여 제 2 및 제 1 금속 콘택(215, 110) 간에 오픈(Open) 되지 않는 불량이 발생한다. 이러한 불량은 후속 공정 시, 하스트(Highly Accelerated Stress Test, HAST) 공정에서 고온/고습의 동작에서 품질 불량을 일으키는 문제가 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 제 1 금속 콘택과 제 2 금속 콘택 사이의 금속 배선의 일부 영역에 플러그를 형성하여 제 2 금속 콘택과 접속되는 금속 배선의 양을 증가시키고, 제 1 금속 콘택 형성 시 식각 선택비가 다른 절연막을 이용하여 상기 제 1 금속 콘택의 하부의 너비보다 상부의 너비를 좁게 형성함으로써 VPP 전계 흐름에 따라 금속 배선의 구리(Cu) 이온이 분리(migration)되거나 이탈되는 현상을 방지하여 제 1 및 제 2 금속 콘택 간의 오픈 되지 않는 불량을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 제 1 콘택을 포함한 반도체 기판상에 제 1 절연막을 형성하는 단계, 금속 배선 마스크를 이용하여 상기 제 1 절연막을 식각한 후, 제 1 도전물질을 증착하여 금속 배선을 형성하는 단계, 상기 금속 배선을 포함한 전면에 제 2 절연막을 형성하는 단계, 플러그 형성용 마스크를 이용하여 상기 금속 배선이 노출될 때까지 상기 제 2 절연막을 식각하여 콘택 영역을 형성하는 단계, 상기 콘택 영역에 플러그를 형성하는 단계, 상기 플러그를 포함한 전면에 제 3 절연막을 형성하는 단계, 제 2 콘택 마스크를 이용하여 상기 플러그가 노출될 때까지 상기 제 3 절연막을 식각하여 콘택홀을 형성하는 단계 및 상기 콘택홀에 제 2 도전물질을 증착하여 제 2 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 콘택의 상부의 너비는 하부의 너비보다 좁게 형성하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기판과 상기 제 1 절연막 사이에 식각 정지막(stopper layer)을 더 포함한다.
바람직하게는, 상기 제 1 도전물질은 배리어 메탈(barrier metal) 및 구리(Cu)막으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 도전물질은 배리어 메탈(barrier metal) 및 텅스텐(W)막으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택은 상기 반도체 기판상에 서로 다른 식각 선택비를 갖는 복수의 층간 절연막을 형성하는 단계, 제 1 콘택 마스크를 이용하여 상기 반도체 기판이 노출될 때까지 상기 층간 절연막을 식각하여 제 1 콘택홀을 형성하는 단계 및 상기 제 1 콘택홀에 도전 물질을 증착한 후, 상기 층간 절연막이 노출될 때까지 상기 도전 물질을 식각하는 단계를 더 포함한다.
바람직하게는, 상기 층간 절연막 중 상부의 층간 절연막이 하부의 층간 절연막보다 동일한 식각 조건에서 식각 비율(etching rate)이 더 낮은 것을 특징으로 한다.
바람직하게는, 상기 금속 배선과 상기 제 2 절연막 사이에 확산 방지막(Diffusion Barrier)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 확산 방지막(Diffusion Barrier)은 질화막(Nitride)으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 플러그의 높이는 상기 금속 배선의 높이의 5% ~ 15% 비율을 갖는 것을 특징으로 한다.
바람직하게는, 상기 콘택 영역을 형성하는 단계와 상기 플러그를 형성하는 단계 사이에 상기 콘택 영역을 포함한 전면에 배리어 메탈(barrier metal)을 증착하는 단계 및 상기 금속 배선이 노출되도록 상기 배리어 메탈을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
아울러, 본 발명은 제 1 콘택을 포함한 반도체 기판, 상기 제 1 콘택과 연결된 금속 배선, 상기 금속 배선 상에 형성된 플러그 및 상기 플러그와 연결된 제 2 콘택을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 제 1 콘택의 상부의 너비는 하부의 너비보다 좁게 형성한 것을 특징으로 한다.
바람직하게는, 상기 금속 배선은 배리어 메탈(barrier metal) 및 구리(Cu)막으로 형성한 것을 특징으로 한다.
바람직하게는, 상기 제 1 및 제 2 콘택은 배리어 메탈(barrier metal) 및 텅스텐(W)막으로 형성한 것을 특징으로 한다.
바람직하게는, 상기 플러그의 높이는 상기 금속 배선의 높이의 5% ~ 15% 비율을 갖는 것을 특징으로 한다.
본 발명은 제 1 금속 콘택과 제 2 금속 콘택 사이의 금속 배선의 일부 영역에 플러그를 형성하여 제 2 금속 콘택과 접속되는 금속 배선의 양을 증가시키고, 제 1 금속 콘택 형성 시 식각 선택비가 다른 절연막을 이용하여 상기 제 1 금속 콘택의 하부의 너비보다 상부의 너비를 좁게 형성함으로써 VPP 전계 흐름에 따라 금속 배선의 구리(Cu) 이온이 분리(migration)되거나 이탈되는 현상을 방지하여 제 1 및 제 2 금속 콘택 간의 오픈 되지 않는 불량을 방지할 수 있는 장점이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다. 도 2a를 참조하면, 반도체 기판(미도시) 상에 제 1 및 제 2 층간 절연막(300, 310)을 형성한다.
다음에는, 제 2 층간 절연막(310)을 포함한 전면에 감광막(미도시)을 형성한 후, 제 1 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
다음에는, 감광막 패턴을 식각 마스크로 상기 반도체 기판이 노출될 때까지 제 2 및 제 1 층간 절연막(310, 300)을 식각하여 제 1 콘택홀(미도시)을 형성한 후, 제 1 도전물질을 증착하여 제 1 금속 콘택(320)을 형성한다.
여기서, 제 2 및 제 1 층간 절연막(310, 300)은 서로 식각 비율이 다른 특성으로 인하여 동일한 식각 시간과 식각 용액을 가진 조건에서 제 2 층간 절연막(310)이 제 1 층간 절연막(300)보다 식각 비율이 낮은 특성을 갖는다. 즉, 상기 제 1 층간 절연막(300)이 상기 제 2 층간 절연막(310)보다 식각되는 양이 더 많다. 따라서, 제 1 금속 콘택(320)의 하부 너비(A)보다 상부 너비(B)가 좁게 형성되어 상기 구리(Cu) 이온이 제 1 금속 콘택(320)을 통해 이탈하는 현상을 방지할 수 있는 장점이 있다.
다음에는, 제 1 금속 콘택(320)을 포함한 전면에 식각 정지막(330, stopper layer) 및 제 1 절연막(340)을 순차적으로 증착한다. 이때, 식각 정지막(330)은 금속 배선 영역 형성 시 절연막과의 식각비 차이를 이용하여 과도 식각을 방지하는 역할을 하며, 질화막(Nitride)으로 형성하는 것이 바람직하다. 식각 정지막(330) 및 제 1 절연막(340)을 순차적으로 증착한 후, 제 2 층간 절연막(310)이 노출될 때까지 제 1 절연막(340) 및 식각 정지막(330)을 식각하여 금속 배선 영역(350)을 형성한다.
도 2b를 참조하면, 금속 배선 영역(350)에 배리어 메탈(Barrier Metal, 360) 및 구리막(370)을 순차적으로 증착한 후 제 1 절연막(340)이 노출될 때까지 상기 구리막(370) 및 상기 배리어 메탈(360)을 평탄화 식각(Chemical Mechanical Polishing)하여 금속 배선(375)을 형성한다. 이때, 배리어 메탈(410)은 Ti/TiN으로 형성하는 것이 바람직하다.
도 2c를 참조하면, 금속 배선(375)을 포함한 전면에 확산 방지막(380, Diffusion Barrier) 및 제 2 절연막(390)을 형성한다. 이때, 확산 방지막(380)은 질화막(Nitride)으로 형성하는 것이 바람직하며, 금속 배선(375)의 구리 이온의 유동성(확산)을 방지하기 위함이다.
다음에는, 제 2 절연막(390)을 포함한 전면에 감광막(미도시)을 형성한 후, 플러그 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 이용하여 상기 금속 배선(375)이 노출될 때까지 상기 제 2 절연막(390) 및 확산 방지막(380)을 식각하여 콘택 영역(400)을 형성한다.
도 2d 및 도 2e를 참조하면, 콘택 영역(400)을 포함한 전면에 배리어 메탈(410)을 증착한다. 이때, 배리어 메탈(410)은 Ti/TiN으로 형성하는 것이 바람직하다. 이후, 상기 콘택 영역(400)의 금속 배선(375)이 노출되도록 배리어 메탈(410)을 식각한 후, 콘택 영역(400) 내의 노출된 금속 배선(375) 상에 구리막(370)을 증착하여 플러그(420)를 형성한다. 이때 플러그(420)의 높이(height)는 금속 배선(375)의 높이의 5% ~ 15% 비율을 갖는 것이 바람직하다. 이러한 플러그(420)의 높이를 조절하여 VPP 전계에 따라 금속 배선(375)의 구리(Cu) 이온이 분리(migration)되거나 이탈되는 현상을 방지하도록 완충 작용을 할 수 있으며, 금속 배선(375)과 콘택 간의 저항을 조절할 수 있다.
다음에는, 제 2 절연막(390)이 노출될 때까지 플러그(420) 및 배리어 메탈(410)을 평탄화 식각(Chemical Mechanical Polishing)한다.
도 2f 및 도 2g를 참조하면, 플러그(420)를 포함한 전면에 제 3 절연막(430)을 형성한다.
다음에는, 제 2 콘택홀 마스크를 식각 마스크로 플러그(420)가 노출될 때까지 제 3 절연막(430)을 식각하여 제 2 콘택홀(440)을 형성한다.
다음에는, 제 2 콘택홀(440)을 포함한 전면에 배리어 메탈(450) 및 텅스텐막(460)을 순차적으로 증착한 후, 제 3 절연막(430)이 노출될 때까지 텅스텐막(460) 및 배리어 메탈(450)을 평탄화 식각하여 제 2 콘택(465)을 형성한다. 이때, 배리어 메탈(450)은 Ti/TiN으로 형성하는 것이 바람직하다.
여기서, 제 2 금속 콘택(465)과 제 1 금속 콘택(320)을 통과하여 VPP 전계가 흐르는 상태에서 스트레스(stress)가 발생하면 제 2 및 제 1 금속 콘택(465, 320) 사이의 금속 배선(375)의 구리(Cu) 이온이 분리되거나 이탈할 수 있다. 그러나, 본 발명은 제 1 금속 콘택(320)의 하부 너비보다 상부 너비를 좁게 형성되어 상기 구리(Cu) 이온이 제 1 금속 콘택(320)을 통해 이탈하는 현상을 개선할 수 있으며, 제 1 금속 콘택(320)과 제 2 금속 콘택(465) 사이의 금속 배선(375) 상에 형성된 플러그(420)로 인하여 금속 배선(375)의 구리(Cu) 이온의 이탈을 감소시킬 수 있다.
전술한 바와 같이, 본 발명은 제 1 금속 콘택과 제 2 금속 콘택 사이의 금속 배선의 일부 영역에 플러그를 형성하여 제 2 금속 콘택과 접속되는 금속 배선의 양을 증가시키고, 제 1 금속 콘택 형성 시 식각 선택비가 다른 절연막을 이용하여 상기 제 1 금속 콘택의 하부의 너비보다 상부의 너비를 좁게 형성함으로써 VPP 전계 흐름에 따라 금속 배선의 구리(Cu) 이온이 분리(migration)되거나 이탈되는 현상을 방지하여 제 1 및 제 2 금속 콘택 간의 오픈 되지 않는 불량을 방지할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (16)

  1. 제 1 콘택을 포함한 반도체 기판상에 제 1 절연막을 형성하는 단계;
    금속 배선 마스크를 이용하여 상기 제 1 절연막을 식각한 후, 제 1 도전물질을 증착하여 금속 배선을 형성하는 단계;
    상기 금속 배선을 포함한 전면에 제 2 절연막을 형성하는 단계;
    플러그 형성용 마스크를 이용하여 상기 금속 배선이 노출될 때까지 상기 제 2 절연막을 식각하여 콘택 영역을 형성하는 단계;
    상기 콘택 영역에 플러그를 형성하는 단계;
    상기 플러그를 포함한 전면에 제 3 절연막을 형성하는 단계;
    제 2 콘택 마스크를 이용하여 상기 플러그가 노출될 때까지 상기 제 3 절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 제 2 도전물질을 증착하여 제 2 콘택을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 콘택의 상부의 너비는 하부의 너비보다 좁게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판과 상기 제 1 절연막 사이에 식각 정지막(stopper layer)을 더 포함하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 도전물질은 배리어 메탈(barrier metal) 및 구리(Cu)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 도전물질은 배리어 메탈(barrier metal) 및 텅스텐(W)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 콘택은
    상기 반도체 기판상에 서로 다른 식각 선택비를 갖는 복수의 층간 절연막을 형성하는 단계;
    제 1 콘택 마스크를 이용하여 상기 반도체 기판이 노출될 때까지 상기 층간 절연막을 식각하여 제 1 콘택홀을 형성하는 단계; 및
    상기 제 1 콘택홀에 도전물질을 증착한 후, 상기 층간 절연막이 노출될 때까지 상기 도전물질을 식각하는 단계를 포함하여 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 층간 절연막 중 상부의 층간 절연막이 하부의 층간 절연막보다 동일한 식각 조건에서 식각 비율(etching rate)이 더 낮은 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 금속 배선과 상기 제 2 절연막 사이에 확산 방지막(Diffusion Barrier)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 확산 방지막(Diffusion Barrier)은 질화막(Nitride)으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 플러그의 높이는 상기 금속 배선의 높이의 5% ~ 15% 비율을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 콘택 영역을 형성하는 단계와 상기 플러그를 형성하는 단계 사이에 상기 콘택 영역을 포함한 전면에 배리어 메탈(barrier metal)을 증착하는 단계; 및
    상기 금속 배선이 노출되도록 상기 배리어 메탈을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 1 콘택을 포함한 반도체 기판;
    상기 제 1 콘택과 연결된 금속 배선;
    상기 금속 배선 상에 형성된 플러그; 및
    상기 플러그와 연결된 제 2 콘택
    을 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제 1 콘택의 상부의 너비는 하부의 너비보다 좁게 형성한 것을 특징으로 하는 반도체 소자.
  14. 제 12 항에 있어서,
    상기 금속 배선은 배리어 메탈(barrier metal) 및 구리(Cu)막으로 형성한 것을 특징으로 하는 반도체 소자.
  15. 제 12 항에 있어서,
    상기 제 1 및 제 2 콘택은 배리어 메탈(barrier metal) 및 텅스텐(W)막으로 형성한 것을 특징으로 하는 반도체 소자.
  16. 제 12 항에 있어서,
    상기 플러그의 높이는 상기 금속 배선의 높이의 5% ~ 15% 비율을 갖는 것을 특징으로 하는 반도체 소자
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