KR20110111477A

KR20110111477A - 메모리 어레이를 위한 동적인 누설 제어

Info

Publication number: KR20110111477A
Application number: KR1020117018610A
Authority: KR
Inventors: 신예 시우; 빈센트 알. 본 캐넬
Original assignee: 애플 인크.
Priority date: 2009-01-16
Filing date: 2010-01-15
Publication date: 2011-10-11
Also published as: JP2012515411A; CN102334165A; CN102334165B; EP2387786B1; EP2387786A1; US8134874B2; KR101296001B1; HK1164531A1; WO2010083411A1; US20100182850A1

Abstract

가상 전압 레일에 연결된 복수의 메모리 셀들을 포함하는 메모리 회로가 개시된다. 상기 복수의 메모리 셀들은, 예를 들면, SRAM 어레이의 서브어레이를 형성할 수 있다. 상기 가상 전압 레일과 전압 공급 노드 사이에 스위칭 회로가 연결될 수 있고, 상기 가상 전압 레일에 존재하는 전압 레벨을 기준 전압과 비교하고 그 비교에 기초하여 출력 신호를 제공하기 위해 비교기가 연결될 수 있다. 상기 스위칭 회로는 상기 출력 신호에 따라서 상기 가상 전압 레일을 상기 전압 공급 노드에 전기적으로 연결하도록 구성될 수 있다. 몇몇 실시예들에서, 상기 스위칭 회로는 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나를 이용하여 구현될 수 있지만, 다른 실시예들은 다른 스위칭 회로를 채용할 수 있다.

Description

메모리 어레이를 위한 동적인 누설 제어{DYNAMIC LEAKAGE CONTROL FOR MEMORY ARRAYS}

이 발명은 메모리 회로에 관한 것이며, 특히, 메모리 회로에서의 누설을 제어하는 것에 관한 것이다.

SRAM(static random access memory)은 다양한 애플리케이션들에서 사용된다. 그러한 애플리케이션들은 캐시 메모리, 레지스터 파일, 버퍼 등을 포함한다. 그것의 다이내믹 RAM(DRAM) 대응물(counterpart)과 달리, SRAM은 그것의 콘텐츠를 유지하기 위해 주기적인 리프레시를 필요로 하지 않는다. 그럼에도 불구하고, SRAM은 누설 전류를 겪는다.

SRAM은 복수의 메모리 셀들을 이용하여 구현될 수 있고, 이 메모리 셀들 각각은 한 비트의 정보(a bit of information)를 저장하도록 구성된다. 각각의 메모리 셀은 복수의 트랜지스터를 포함할 수 있다. 주어진 메모리 셀의 트랜지스터들 중 많은 것들은 한 비트의 정보를 저장하기 위하여 활성일 수 있고(즉, 온(on) 될 수 있고), 다른 것들은 비활성일 수 있다(즉, 오프(off) 될 수 있다). 그러나, 비활성 트랜지스터들은 여전히 그것들의 각각의 드레인 노드와 소스 노드 사이에 누설 전류를 겪을 수 있다. 그러한 누설 전류에도 불구하고, SRAM의 셀들은 전력이 가해지는 한은 일반적으로 그것들의 콘텐츠를 유지할 것이다. 그러나, SRAM 어레이의 셀들에 지속적인 전력을 가하는 것은 전체적인 전력 소비에 악영향을 미칠 수 있다.

[발명의 개요]

동적인 누설 제어를 채용하는 메모리 회로들의 다양한 실시예들이 개시된다. 하나의 실시예에서, 메모리 회로는 가상 전압 레일(virtual voltage rail)에 연결된 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들은, 예를 들면, SRAM 어레이의 서브어레이(sub-array)를 형성할 수 있다. 상기 가상 전압 레일과 전압 공급 노드 사이에 스위칭 회로가 연결될 수 있고, 상기 가상 전압 레일에 존재하는 전압 레벨을 기준 전압(reference voltage)과 비교하고 그 비교에 기초하여 출력 신호를 제공하기 위해 비교기가 연결될 수 있다. 상기 스위칭 회로는 상기 출력 신호에 따라서 상기 가상 전압 레일을 상기 전압 공급 노드에 전기적으로 연결하도록 구성될 수 있다. 몇몇 실시예들에서, 상기 스위칭 회로는 PMOS 트랜지스터 또는 NMOS 트랜지스터 중 어느 하나를 이용하여 구현될 수 있지만, 다른 실시예들은 다른 스위칭 회로를 채용할 수 있다.

누설을 동적으로 제어하기 위한 방법이 또한 개시된다. 하나의 실시예에서, 상기 방법은 가상 전압 레일에 존재하는 전압 레벨을 기준 전압과 비교하는 단계를 포함하고, 상기 가상 전압 레일은 메모리 서브어레이에 연결된다. 상기 방법은 상기 비교의 결과에 따라서 출력 신호를 제공하는 단계; 및 상기 출력 신호에 따라서 스위칭 회로를 활성화하는 단계를 더 포함하고, 상기 스위칭 회로는, 활성화될 때, 상기 가상 전압 레일에 존재하는 전압 레벨을 대응하는 전압 공급 노드에 존재하는 전압 레벨을 향하여 풀(pull)한다.

본 발명의 다른 양태들은 하기의 상세한 설명을 읽고 첨부 도면들을 참조하면 명백해질 것이다.
도 1은 메모리 회로의 하나의 실시예를 도시하는 블록도이다.
도 2는 메모리 서브어레이에 연결된 누설 제어 회로의 하나의 실시예의 개략도이다.
도 3은 메모리 셀의 하나의 실시예의 개략도이다.
도 4는 메모리 서브어레이에 연결된 누설 제어 회로의 다른 실시예의 개략도이다.
도 5는 누설 제어 회로의 하나의 실시예의 동작을 설명하는 타이밍도이다.
도 6은 메모리 서브어레이에 연결된 누설 제어 회로의 다른 실시예의 개략도이다.
도 7은 메모리 서브어레이에 연결된 제어 회로의 다른 실시예의 개략도이다.
도 8은 제어 회로의 다른 실시예의 동작을 설명하는 타이밍도이다.
도 9는 집적 회로의 하나의 실시예의 블록도이다.
도 10은 누설을 제어하기 위한 방법의 하나의 실시예의 흐름도이다.
본 발명은 다양한 수정들 및 대안적인 형태들의 여지가 있지만, 그것의 특정한 실시예들이 도면들에 예로서 도시되어 있고 본 명세서에서 상세히 설명될 것이다. 그러나, 도면들 및 그에 대한 설명은 본 발명을 개시된 특정한 형태로 제한하려는 것이 아니며, 이에 반하여, 본 발명은 첨부된 청구항들에 의해 정의된 본 발명의 정신 및 범위 안에 있는 모든 수정들, 동등물들, 및 대안들을 포함하는 것임을 이해해야 한다.

도 1은 메모리 회로의 하나의 실시예를 도시하는 블록도이다. 도시된 실시예에서, 메모리 회로(200)는 복수의 서브어레이들(202A-202N)로 구성된 메모리 어레이(201)를 포함한다. 서브어레이들(202)의 정확한 수는 실시예마다 변할 수 있다. 몇몇 실시예들에서, 메모리 어레이(201)는 개별적으로 액세스 가능한 메모리 뱅크들로 구성될 수 있고, 그 뱅크들 각각은 서브어레이들(202A-202N) 중 하나 또는 그 이상의 서브어레이를 포함한다. 하기에 설명되는 바와 같이, 각각의 서브어레이(202A-202N)는 행들(rows)과 열들(columns)로 배열될 수 있는 복수의 메모리 셀들을 포함한다. 하나의 실시예에서, 메모리 어레이(201)는 SRAM(static random access memory) 어레이이다.

메모리 회로(200)는 또한 디코더(203), 제어 유닛(206), 및 I/O 회로(207)를 포함한다. 도시된 실시예에서, 디코더(203)는 판독 및 기입 동작들을 위해 메모리 회로(200)에 제공된 어드레스들을 디코딩하도록 구성된 어드레스 디코더이다. 디코더(203)로부터의 디코딩된 어드레스 정보는 어드레싱된 위치(addressed location)에 대응하는 워드 라인들을 드라이브하기 위하여 메모리 어레이(201)에 제공된다.

I/O 회로(207)는 판독 및 기입 동작들 동안의 데이터 전송의 편의를 도모하기 위한 데이터 버스와 어레이(201) 사이의 인터페이스를 제공한다. 예를 들면, 다양한 실시예들에서, I/O 회로(207)는 판독 동작들 동안에 메모리 셀 콘텐츠를 감지하기 위한 감지 증폭기들(sense amplifiers) 및 기입 동작들 동안에 메모리 셀들로 데이터를 드라이브하기 위한 드라이버들뿐만 아니라, 그러한 액세스 동안에 선택된 메모리 셀들의 대응하는 비트 라인들로부터/대응하는 비트라인들로 데이터를 라우팅하기 위한 멀티플렉싱 회로를 포함할 수 있다. I/O 회로(207)는 또한 (판독 동작들 동안에) 감지 증폭기들 및 (기입 동작들 동안에) 드라이버들을 인에이블(enable)하는 신호들을 생성하는 로직을 포함할 수 있다.

제어 로직(206)은 판독 및 기입 동작들을 위한 인에이블 신호들(enable signals)의 생성과 같은, 메모리 회로(200)를 위한 다양한 제어 기능들을 제공하도록 구성된다. 도시된 바와 같이, 제어 로직(206)은 추가로 복수의 누설 제어 회로들(210A-210N)을 포함할 수 있고, 이 누설 제어 회로들 각각은 복수의 서브어레이들(202A-202N) 중 대응하는 서브어레이와 연관된다. 각각의 누설 제어 회로(210)는 그것의 대응하는 서브어레이(202)의 메모리 셀들에 저장된 데이터의 손실을 막도록 구성되고, 또한 대응하는 서브어레이(202)를 위한 전력 게이팅(power gating)을 제공하도록 구성될 수 있다. 누설 제어 회로들(210)의 다양한 실시예들은 하기에 더 상세히 설명될 것이다.

이제 도 2로 주의를 돌리면, 메모리 서브어레이(202)에 연결된 누설 제어 회로(210)의 하나의 실시예의 개략도가 도시되어 있다. 이 실시예와 뒤따라올 후속 실시예들에서 간결함을 위하여, 서브어레이(202)는 도 1의 서브어레이들(202A-202N) 중 임의의 서브어레이를 대표하고, 누설 제어 회로(210)는 도 1의 누설 제어 회로들(210A-210N) 중 임의의 누설 제어 회로를 대표한다.

도시된 실시예에서의 서브어레이(202)는 각각 N개의 행들의 M개의 열들로 구성된 복수의 메모리 셀들(219)을 포함한다. 예를 들면, 서브어레이(202)의 하나의 실시예는 각각 64K개의 행들(N=64K)의 8개의 열들(M=8)을 포함할 수 있다. 그러나, 행들 및 열들의 특정한 수는 실시예마다 변할 수 있고, M 또는 N의 값에는 특정한 제한이 없다. 도시된 실시예에서, 주어진 열 내의 각각의 메모리 셀(219)은 한 쌍의 비트 라인들(bl_h 및 bl_l)을 공유한다. 각각의 행 내의 셀들은 공통의 워드 라인을 공유한다(예를 들면, wl 0는 각각의 열의 셀 0에 의해 공유된다).

메모리 셀(219)의 하나의 실시예의 구현이 도 3에 도시되어 있다. 도 3에 도시된 메모리 셀은 키퍼 회로(keeper circuit)를 형성하는 교차 연결된(cross-coupled) 인버터들(238 및 239)을 포함한다. 인버터(238)의 출력 및 인버터(239)의 입력은 각각 제1 패스게이트 트랜지스터(passgate transistor) Q1에 연결되고, 이 제1 패스케이트 트랜지스터 Q1은 한 쌍의 상보성 비트 라인들(complementary bit lines) 중 제1 비트 라인 Bitline_H에 연결된다. 유사하게, 인버터(238)의 입력 및 인버터(239)의 출력은 제2 패스게이트 트랜지스터 Q2에 연결되고, 이 제2 패스케이트 트랜지스터 Q2는 상기 한 쌍의 상보성 비트 라인들 중 제2 비트 라인 Bitline_L에 연결된다. 도 3의 Bitline_H 및 Bitline_L은 도 2의 bl_h 및 bl_l로 표시된 비트 라인들에 각각 대응한다는 것에 주목한다.

정보를 저장하고 있을 때, 임의의 주어진 시간에 인버터들(238 및 239)의 출력 단자들에 존재하는 출력 값들은 서로의 여수들(complements)이다. 예를 들면, 메모리 셀(219)이 인버터(238)의 출력 단자에 논리 1(예를 들면, 논리 하이(high) 전압)을 저장하고 있을 때, 인버터(239)의 출력 단자에는 논리 0(예를 들면, 논리 로우(low) 전압)이 저장되어 있다.

트랜지스터들 Q1 및 Q2 각각의 게이트 단자들은 워드 라인에 연결된다. 메모리 셀(219)이 액세스되어야 할 때, 워드 라인은 하이로 드라이브된다(예를 들면, 디코더(203) 및/또는 다른 제어 회로에 의해). 만약 동작이 판독 동작이라면, 교차 연결된 인버터들(238 및 239)을 포함하는 키퍼 회로에 의해 저장된 데이터는 각각 패스게이트 트랜지스터들 Q1 및 Q2를 통하여 비트 라인들로 전파되고 (예를 들면, I/O 회로(207)의) 감지 증폭기에 의해 감지된다. 만약 동작이 기입 동작이라면, 대응하는 데이터는 I/O 회로(207)에 의해 비트 라인들로 드라이브되고, 거기서 그것은 패스게이트 트랜지스터들 Q1 및 Q2를 통하여 각각 인버터들(238 및 239)로 전파되고, 메모리 셀(219)의 현재 상태를 오버라이트(overwrite)할 수 있다. 판독 또는 기입 동작이 완료되면, 워드 라인은 로우로 떨어지고, 그 결과 패스게이트 트랜지스터들 Q1 및 Q2가 비활성화되고, 이로써 인버터들(238 및 239)이 비트 라인들로부터 분리된다.

메모리 셀(219)은 메모리 셀을 위한 전력의 공급을 용이하게 하는 2개의 전압 레일들(291 및 292)을 포함한다. 하기에 더 설명되는 바와 같이, 이 전압 레일들 중 하나는 가상 전압 레일일 수 있다. 예를 들면, 도 2 및 4의 실시예들에서는, 전압 레일(291)이 가상 전압 레일(예를 들면, 가상 VDD 레일)이다. 도 6 및 7에 관련하여 설명될 실시예들에서는, 전압 레일(292)이 가상 전압 레일(가상 VSS 레일)이다. 본 명세서에서 사용될 때, 용어 "전압 레일"(또는 "전압 공급 레일/노드")는 디바이스에 전력의 공급을 용이하게 하기 위해 전력 공급 유닛으로부터 전압이 공급되는 노드를 나타낸다. 본 명세서에서 사용된 용어 "가상 전압 레일"은 때때로 그것이 전압 레일로부터 분리되도록 스위칭 회로를 통하여 전압 레일로부터의 전압이 공급되는 노드를 나타낸다(예를 들면, 특정한 때에 비활성일 수 있는 하나 또는 그 이상의 트랜지스터 또는 스위칭 회로를 통하여 공급 전압 노드에 연결되는 전압 레일). 다양한 실시예들에서, 전압 레일들(291 또는 292) 중 하나는 외부 접지에 관하여 0 볼트의 전압을 제공할 수 있고, 따라서 접지 레일(또는 가상 접지 레일)을 형성할 수 있다.

도 3의 메모리 셀(219)은 서브어레이(202)(따라서 메모리 어레이(201))에서 구현될 수 있는 메모리 셀의 예시적인 실시예라는 것에 주목해야 한다. 더 많은 또는 더 적은 수의 트랜지스터들 및 상이한 특정한 구성들을 갖는 다른 유형의 메모리 셀들이 가능하고 예상된다.

전압 레일들(291 또는 292) 중 하나는 가상 전압 레일이기 때문에, 메모리 셀(219)은 누설의 효과를 겪을 수 있다. 더 상세하게는, 트랜지스터들 Q3-Q6 각각은 비활성일 때 누설 전류의 여지가 있을 수 있다. 이 누설은 전압 레일들(291 및 292) 사이의 전압 차이를 감소시킬 수 있고, 그 결과 검사하지 않은 채로 방치하면 저장된 데이터가 손실될 수 있다. 그러나, 하기에 설명되는 바와 같이, 저장된 데이터의 손실을 막을 수 있는 누설 제어 회로의 다양한 실시예들이 제공된다.

다시 도 2로 되돌아가서, 도시된 실시예의 서브어레이(202)의 각각의 셀(219)은 가상 전압 레일(이 경우, 가상 VDD)에 연결되어 있다. 서브어레이(202)의 가상 VDD 레일은, PMOS 트랜지스터들 P1 또는 P2 중 어느 하나가 활성일 때 이 트랜지스터들 중 어느 하나를 통하여, 공급 전압 레일, 즉 VDD 레일에 전기적으로 연결될 수 있다. 트랜지스터 P2는 파워 게이터(power gater)라 불리고, 트랜지스터 P1은 바이어스 트랜지스터(bias transistor)라 불린다. 판독 및 기입 동작들 동안에 서브어레이(202)가 액세스되어야 할 때, 서브어레이 인에이블 신호(sub-array_en)가 논리 로우로서 어서트(assert)되고(예를 들면, 제어 로직(206)에 의해) 액세스 바로 전에 트랜지스터 P2의 게이트 단자에 제공되고, 일단 액세스가 완료되면 디어서트(de-assert)될 수 있다. 트랜지스터 P2는 그것의 게이트 단자에서의 논리 로우에 응답하여 활성화되고, 이로써 VDD 레일과 가상 VDD 레일 사이에 풀업 경로(pull-up path)를 제공한다. 따라서, 서브어레이(202)에의 각각의 액세스 바로 전에, 적절한 판독 및 기입 동작들을 보장하기 위해 가상 VDD 레일은 VDD 레일에 존재하는 전압을 향하여 풀업된다(pulled up). 서브어레이(202)가 액세스되고 있지 않을 때, 서브어레이 인에이블 신호는 논리 하이로 전이함으로써 디어서트되고, 이로써 트랜지스터 P2를 오프 시키고 가상 VDD 레일을 VDD 레일로부터 분리한다. 트랜지스터 P2가 비활성 상태에 있는 결과로서, 가상 VDD 레일에 존재하는 전압 레벨은 서브어레이(202)의 셀들(219)에서의 누설로 인해 얼마간 떨어질 수 있지만, 그 전압 레벨이 떨어지는 양은 하기에 설명되는 바와 같이 누설 제어 회로(210)에 의해 제한될 수 있다.

도시된 실시예에서, 누설 제어 회로(210)는 비교기(215)를 포함하고, 이것은 임의의 적당한 비교기 회로(예를 들면, 슈미트 트리거)를 이용하여 구현될 수 있다. 비교기(215)의 비반전 입력(non-inverting input)은 가상 VDD 레일에 입력되고, 반전 입력은 기준 전압 유닛(220)으로부터 기준 전압을 수신하도록 연결된다. 기준 전압 유닛(220)에 의해 공급되는 기준 전압은 가상 VDD 레일에 존재하는 전압 레벨과의 비교를 위한 기초를 제공하는 문턱 전압(threshold voltage)이다. 예를 들면, 하나의 특정한 실시예에서 VDD 레일에 존재하는 전압은 1 볼트일 수 있고, 기준 전압 유닛(220)에 의해 제공되는 기준 전압은 0.7 볼트일 수 있다(비록 이 전압들은 실시예에 따라서 다를 수 있지만). 다양한 실시예들에서, 기준 전압 유닛(220)에 의해 제공되는 기준 전압은 입력(299)을 통하여 프로그램 가능할 수 있다.

비교기(215)가 인에이블되었다고 가정하여, 가상 VDD 레일의 전압 레벨이 기준 전압보다 클 때, (도시된 실시예에서 바이어스 인에이블 신호(bias_en)에 대응하는) 비교기(215)의 출력은 하이로 드라이브된다. 따라서, 트랜지스터 P1은 비활성 상태로 유지된다(오프 된다). 만약 가상 VDD 레일의 전압 레벨이 기준 전압의 전압 레벨보다 아래로 떨어지면, 비교기(215)에 의해 출력되는 바이어스 인에이블 신호는 로우로 드라이브된다. 로우 바이어스 인에이블 신호는 따라서 트랜지스터(P1)의 활성화로 귀착한다. P1이 활성화되면(온 되면), 가상 VDD 레일의 전압 레벨은 전압 레일 VDD에 존재하는 전압 레벨을 향하여 풀업된다. 가상 VDD 레일의 전압 레벨이 기준 전압 유닛(220)에 의해 제공되는 기준 전압의 레벨보다 더 큰 레벨로 풀업되는 것에 응답하여, 비교기(215)는 바이어스 인에이블 신호가 하이로 전이하게 하고 따라서 P1의 비활성화를 일으킨다. 따라서, 누설 제어 회로(210)는 가상 VDD 레일의 전압을 VDD 레일의 전압 레벨을 향하여 그리고 기준 전압 유닛(220)에 의해 제공되는 기준 전압의 레벨보다 위로 주기적으로 풀하는 것에 의해 누설로 인한 데이터의 손실을 막을 수 있다.

도 2에 도시된 실시예에서, 누설 제어 회로(210)는 타이머(211)를 포함한다. 타이머(211)는 비교기(215)의 인에이블 입력에 가해지는 클록 신호를 생성하도록 구성된다. 예를 들면, 하나의 실시예에서, 타이머(211)는 미리 정해진 주파수 및 듀티 사이클(duty cycle)을 갖는 클록 신호를 생성하도록 구성된다. 하나의 실시예에서, 듀티 사이클은 50%일 수 있지만 다른 듀티 사이클 값들이 가능하다. 게다가, 타이머(211)에 의해 생성되는 클록 신호의 주파수 및/또는 듀티 사이클은 입력(298)을 통해 수신된 하나 또는 그 이상의 제어 신호들에 따라 다양한 실시예들에서 프로그램 가능할 수 있다. 일 실시예에서 비교기(215)는 클록 신호가 하이일 때 인에이블되고 클록 신호가 로우일 때 디스에이블(disable)되도록 구성된다. 디스에이블될 때, 비교기(215)는 비교 동작을 수행하지 않고 따라서 출력 신호를 드라이브하지 않는다. 따라서 비교는 이 실시예에서 비교기(215)가 인에이블되는 때에만 수행된다. 비교기(215)를 주기적으로 인에이블하고 디스에이블하는 것에 의해, 누설 제어 프로세스의 향상된 제어 및/또는 개선된 동작이 달성될 수 있다.

타이머(211)는, 원하는 대로, 각종 특정한 회로 구성을 이용하여 구현될 수 있고, 클록 신호의 주파수를 원하는 값으로 설정하기 위하여, 위상 동기 루프 및/또는 카운터 및/또는 디바이더(divider)와 같은 다른 유형의 회로를 포함할 수 있다는 것에 주목한다. 또한 타이머를 사용하지 않는 누설 제어 회로(210)의 실시예들(즉, 동작 동안에 비교기(215)가 항상 인에이블되는 실시예들)이 또한 가능하고 예상된다는 것에 주목한다.

도 2에 도시된 실시예의 결과 동작이 도 5의 타이밍도에서 설명된다. 타이밍도에 도시된 바와 같이, 가상 VDD 레일에 존재하는 전압('가상 VDD')은 시간이 지나면서 떨어질 수 있다(즉, 누설 전류로 인해). 이 전압이 기준 전압('기준')의 레벨보다 아래로 떨어진 후에, 위에 설명된 바이어스 트랜지스터 및 비교기의 동작은 그 전압 레벨이 VDD 레일에 존재하는 전압('VDD')를 향하여 풀업되게 한다. 이러한 사이클은 되풀이될 수 있지만, 대응하는 서브어레이(202)에의 액세스가 언제든지 그 사이클을 중단(interrupt)하여, 파워 게이터 트랜지스터 P2가 활성화되게 할 수 있고, 이로써 가상 VDD 레일에 존재하는 전압이 기준 전압보다 아래로 떨어졌는지 여부에 관계없이 그것을 풀업할 수 있다는 것에 주목한다.

메모리 회로(200)의 몇몇 구현들에서, 예를 들면, 트랜지스터 P1이 비교적 큰 디바이스이면(따라서 강한 드라이브 및 빠른 스위칭 시간을 갖는다면), 바이어스 인에이블 신호가 로우로 드라이브되는 지속 기간 및 따라서 트랜지스터 P1이 활성인 지속 기간을 감소시키는 것이 바람직할 수 있다. 따라서, 다양한 실시예들에서 바이어스 인에이블 신호가 어서트되는 시간의 길이, 및 따라서 트랜지스터 P1이 활성인 시간의 양을 제어하기 위해 펄스 폭 제어기가 사용될 수 있다. 도 4는 가상 VDD 레일을 이용하는 누설 제어 회로(210)의 그러한 실시예를 도시하는 개략도이다. 도 2의 것들에 대응하는 회로 부분들은 간결함을 위하여 동일하게 번호가 매겨져 있다. 위에 설명된 회로 요소들에 더하여, 도 4의 누설 제어 회로(210)는 또한 비교기(215)의 출력과 P1의 게이트 단자 사이에 연결된 펄스 폭 제어기(217)를 포함한다. 이 실시예에서, 펄스 폭 제어기(217)는 비교기(215)에 의해 제공되는 출력 신호에 응답하여 생성되는 바이어스 인에이블 신호(en_bias)의 펄스 폭을 감소시키도록 구성될 수 있다.

도 6 및 7은 누설 제어 회로들(210)의 대체 실시예들을 도시한다. 도 2 및 4의 것들에 대응하는 회로 부분들은 간결함을 위하여 다시 동일하게 번호가 매겨져 있다. 도 6 및 7의 누설 제어 회로들(210)은 각각, 가상 VDD 레일을 이용하는 대신에, 가상 VSS(예를 들면, 가상 접지) 레일들을 이용한다. 트랜지스터들 N1 및 N2가 모두 비활성인 때, 가상 VSS 레일에 존재하는 전압은 (누설 전류로 인해) 상승하게 된다. 가상 VSS 레일에 존재하는 전압 레벨은 비교기(215)에 의해 (기준 전압 유닛(220)으로부터 수신된) 기준 전압 레벨과 비교될 수 있다. 만약 가상 VSS 레일에 존재하는 전압 레벨이 기준 전압 유닛(220)에 의해 제공된 기준 전압을 초과한다면, 비교기(215)는, 인에이블될 때, 출력 신호를 어서트할 것이고 그 결과 바이어스 인에이블 신호가 하이로 전이하게 된다. 하이 바이어스 인에이블 신호에 응답하여, 트랜지스터 N1은 활성이 될 것이고, 이로써 가상 VSS 레일로부터 VSS 레일로 풀다운 경로(pull down path)를 생성한다(즉, N1이 활성일 때 가상 VSS 레일은 VSS 레일에 전기적으로 연결된다). 가상 VSS 레일의 전압 레벨은 그 후 트랜지스터 N1이 비활성이 될 때까지 VSS 레일에 존재하는 전압 레벨을 향하여 풀다운된다. 도 7의 누설 제어 회로(210)는, 도 4의 실시예에 대하여 위에 설명된 것들과 유사한 이유로 몇몇 실시예들에서 사용될 수 있는, 펄스 폭 제어기(217)를 포함한다는 것에 주목한다.

도 6 및 7의 누설 제어 회로들(210)은 모두 파워 게이터 트랜지스터(양쪽 실시예들에서 N2)를 포함한다. 파워 게이터 트랜지스터 N2는 서브어레이(202)의 액세스 바로 전에 활성화된다. 활성일 때, 트랜지스터 N2는 가상 VSS 레일과 VSS 레일 사이에 풀다운 경로를 제공한다. 액세스가 완료된 후에, 파워 게이터 트랜지스터(202)는 비활성화된다.

도 2 및 4에 관련하여 위에 설명된 실시예들에 더하여, 도 6 및 7의 누설 제어 회로들(210)은 모두 비교기(215)를 주기적으로 인에이블하기 위해 사용되는 클록 신호를 생성하도록 구성된 타이머(211)를 포함한다. 그러나, 회로 동작 동안에 비교기(215)가 항상 인에이블되는(따라서 그러한 타이머를 포함하지 않는) 다른 실시예들이 또한 가능하고 예상된다는 것에 주목한다.

도 6 및 7에 도시된 실시예들의 결과 동작이 도 8의 타이밍도에서 설명된다. 타이밍도에 도시된 바와 같이, 가상 VSS 레일에 존재하는 전압은 시간이 지나면서 상승할 수 있다(즉, 누설 전류로 인해). 이 전압이 기준 전압의 레벨보다 위로 상승한 후에, 위에 설명된 바이어스 트랜지스터 및 비교기의 동작은 그 전압 레벨이 VSS 레일에 존재하는 전압를 향하여 풀다운되게 한다. 이러한 사이클은 되풀이될 수 있지만, 대응하는 서브어레이(202)에의 액세스가 언제든지 그 사이클을 중단하여, 파워 게이터 트랜지스터 N2가 활성화되게 할 수 있고, 이로써 가상 VSS 레일에 존재하는 전압이 기준 전압보다 위로 상승했는지 여부에 관계없이 그것을 풀다운할 수 있다는 것에 주목한다.

이제 도 9로 주의를 돌리면, 집적 회로(IC)의 하나의 실시예의 블록도가 도시되어 있다. 도시된 실시예에서, IC(400)는 기능 유닛(401), I/O 유닛(403), SRAM(405), 및 프로그램 가능한 제어 유닛(407)을 포함한다. 기능 유닛(401)은 IC(401)의 특정 목적에 따라서, 원하는 대로, 각종 기능들 중 임의의 기능을 제공하도록 구성될 수 있다. 예를 들면, 몇몇 실시예들(예를 들면, 멀티코어 프로세서들)에서, 기능 유닛(401)은 복수의 프로세서 코어들을 포함할 수 있다. 따라서, 기능 유닛(401)은 SRAM(405)으로부터 데이터(또는 명령)를 판독하고 SRAM(405)에 데이터를 기입하도록 구성될 수 있다. 다양한 실시예들에서, SRAM(405)은 캐시 메모리를 형성할 수 있다. 도시된 실시예에서 I/O 유닛(403)은 IC(400)의 외부의 디바이스들과 기능 유닛(401) 사이의 통신을 위한 경로를 제공하도록 구성된 버스 인터페이스일 수 있다. SRAM(405)은 도 1에 도시된 메모리 회로에 따라 구체화될 수 있고, 따라서 위에 설명된 실시예들 중 임의의 실시예에 따른 누설 제어 회로를 포함할 수 있다. 도시된 실시예에서, IC(401)는 또한 위에 설명된 기준 전압 유닛(220)의 사례들로부터 제공되는 기준 전압을 설정하는 제어 값들을 저장하기 위해 이용될 수 있고, 또한 위에 설명된 타이머(211)의 사례들에 의해 제공되는 클록 신호의 주파수 및/또는 듀티 사이클을 설정하는 제어 값들을 저장할 수 있는 프로그램 가능한 제어 유닛(407)을 포함한다. 다양한 실시예들에서, 이러한 제어 값들은 IC(400)가 구현되는 시스템의 초기화 동안에, 또는 대안적으로는, 동작의 임의의 다른 시간 동안에 검출될 수 있다.

하나의 실시예에서, 프로그램 가능한 제어 유닛(407)은 프로그램 가능한 퓨즈들을 이용하여 구현된다. 그러나, IC(401)의 다른 실시예들은 다른 유형의 메모리 기술(예를 들면, 플래시 메모리)을 이용하여 프로그램 가능한 제어 유닛(407)을 구현할 수 있다. (프로그램 가능한 퓨즈들을 이용하는 실시예들과 같은) 몇몇 실시예들에서, 정보는 단 한 번 프로그램 가능한 제어 유닛(407) 안에 프로그래밍될 수 있다. 다른 실시예들(예를 들면, 플래시 메모리를 이용하는 것들)에서, 원한다면, 정보는 최초 프로그래밍 후에 다시 프로그래밍될 수 있다.

도 10은 메모리 회로에서 누설을 제어하기 위한 방법의 하나의 실시예의 흐름도이다. 방법(500)은 위에 설명된 누설 제어 회로(210)의 다양한 실시예들 중 임의의 실시예와 관련하여 이용될 수 있다. 도시된 실시예에서, 방법(500)은 누설 제어 회로(210)의 비교기(215)를 인에이블하는 것으로부터 시작된다(블록(505)). 인에이블될 때, 비교기(215)는 가상 전압 레일의 전압을 기준 전압 유닛(220)에 의해 생성된 기준 전압과 비교한다(블록(510)). 만약 비교기가 인에이블된 동안 언제든지 문턱(threshold)을 넘은 것을 검출하면(블록(515), 예(yes); 예를 들면, 가상 VSS > 문턱 또는 가상 VDD < 문턱), 비교기는 출력 신호를 어서트하고 가상 전압 레일의 전압은 전압 레일의 전압을 향하여 풀된다(블록(520)). 이것은 비교기가 가상 전압 레일의 전압이 전압 레일에 존재하는 전압 레벨을 향하여 충분히 풀된(이로써 비교기 출력 신호의 디어서트(de-assertion)를 일으키는) 것을 검출할 때까지 또는 비교기가 디스에이블되는(블록(530)) 때까지 계속될 수 있다. 만약 비교기가, 인에이블된 동안, 전압 문턱을 넘은 것을 검출하지 않는다면(블록(515), 아니오(no)), 출력 신호는 어서트되지 않고(블록(525)) 비교기는 그 후 디스에이블된다(블록(530)).

위에 설명된 누설 제어 회로(210)의 다른 실시예들에서, 바이어스 트랜지스터들 및 파워 게이터 트랜지스터들은 다른 실시예들에서, 원하는 대로, 추가적인 및/또는 대안적인 컴포넌트들을 이용하여 구현된 대안적인 스위칭 회로들로 대체될 수 있다는 것에 주목한다.

본 발명은 특정 실시예들에 관하여 설명되었지만, 그 실시예들은 설명적인 것이고 본 발명의 범위는 그렇게 제한되지 않는다는 것을 이해할 것이다. 설명된 실시예들에 대한 임의의 변형들, 수정들, 추가들, 및 개선들이 가능하다. 이러한 변형들, 수정들, 추가들, 및 개선들은 하기의 청구항들 내에서 상술된 발명의 범위 안에 있을 수 있다.

Claims

메모리 회로로서,
제1 노드를 통하여 전력을 수신하도록 연결된 복수의 메모리 셀;
상기 제1 노드와 전압 공급 노드 사이에 연결된 스위칭 회로; 및
상기 제1 노드의 전압 레벨을 기준 전압(reference voltage) 레벨과 비교하도록 연결되고 그 비교에 따라서 출력 신호를 생성하도록 구성된 비교기
를 포함하고,
상기 스위칭 회로는 제1 상태에 있을 때 상기 제1 노드를 상기 전압 공급 노드에 전기적으로 연결하도록 구성되고 제2 상태에 있을 때 상기 제1 노드를 상기 전압 공급 노드로부터 전기적으로 분리하도록 구성되고, 상기 스위칭 회로의 상기 제1 상태 및 제2 상태는 상기 출력 신호에 의존하는, 메모리 회로.
제1항에 있어서, 상기 전압 공급 노드는 전력 공급 유닛으로부터 전압을 수신하도록 연결되고, 상기 비교기는 상기 제1 노드의 전압 레벨이 상기 기준 전압보다 아래로 떨어지는 것에 응답하여 상기 스위칭 회로가 활성화되도록 상기 출력 신호를 생성하도록 구성되는, 메모리 회로.
제1항에 있어서, 상기 전압 공급 노드는 접지 레일(ground rail)이고, 상기 비교기는 상기 제1 노드의 전압 레벨이 상기 기준 전압보다 위로 상승하는 것에 응답하여 상기 스위칭 회로가 활성화되도록 상기 출력 신호를 생성하도록 구성되는, 메모리 회로.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 비교기로부터의 상기 출력 신호의 펄스 폭을 감소시키고 상기 스위칭 회로가 상기 제1 상태에 있는지 또는 상기 제2 상태에 있는지를 제어하는 결과의 인에이블 신호(resulting enable signal)를 제공하도록 구성된 펄스 폭 제어기를 더 포함하는, 메모리 회로.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 비교기에 인에이블 신호를 제공하도록 연결된 타이밍 유닛을 더 포함하고, 상기 비교기는 상기 인에이블 신호에 따라서 상기 출력 신호를 주기적으로 생성하도록 구성되는, 메모리 회로.
제5항에 있어서, 상기 타이밍 유닛으로부터 제공된 신호의 주파수 및/또는 듀티 사이클을 제어하는 하나 이상의 값을 저장하도록 구성된 프로그램 가능한 유닛을 더 포함하는, 메모리 회로.
제1항, 제2항, 및 제4항 내지 제6항 중 어느 한 항에 있어서, 상기 스위칭 회로는 PMOS 트랜지스터이고, 상기 PMOS 트랜지스터의 소스 단자 및 드레인 단자는 상기 전압 공급 노드 및 상기 제1 노드에 각각 연결되고, 상기 PMOS 트랜지스터의 게이트 단자는 상기 비교기로부터의 상기 출력 신호의 상태에 따라서 상기 PMOS 트랜지스터가 활성화되도록 연결되는, 메모리 회로.
제1항 및 제3항 내지 제6항 중 어느 한 항에 있어서, 상기 스위칭 회로는 NMOS 트랜지스터이고, 상기 NMOS 트랜지스터의 드레인 단자 및 소스 단자는 상기 제1 노드 및 전압 공급 노드에 각각 연결되고, 상기 NMOS 트랜지스터의 게이트 단자는 상기 비교기가 상기 제1 노드에 존재하는 전압 레벨이 상기 기준 전압보다 더 큰 것을 검출하는 것에 응답하여 상기 NMOS 트랜지스터가 활성화되도록 연결되는, 메모리 회로.
집적 회로로서,
복수의 서브어레이(sub-array)를 포함하는 메모리 어레이
를 포함하고,
각각의 서브어레이는 제1항 내지 제8항 중 어느 한 항에 기재된 메모리 회로를 포함하고, 각각의 서브어레이는 대응하는 제1 노드를 통하여 전력을 수신하도록 연결되는, 집적 회로.
제1 노드에 존재하는 전압 레벨을 기준 전압과 비교하는 단계 - 상기 제1 노드는 메모리 서브어레이에 연결됨 -;
상기 비교의 결과에 따라서 출력 신호를 제공하는 단계; 및
상기 출력 신호에 따라서 스위칭 회로를 활성화하는 단계 - 상기 스위칭 회로는, 활성화될 때, 상기 제1 노드에 존재하는 전압 레벨을 대응하는 전압 공급 노드에 존재하는 전압 레벨을 향하여 풀(pull)함 -
를 포함하는 방법.
제9항에 있어서, 상기 제1 노드에 존재하는 전압 레벨이 상기 기준 전압보다 작은 것을 검출하는 것에 응답하여 상기 출력 신호가 상기 스위칭 회로를 활성화되게 하는 단계를 더 포함하고, 상기 스위칭 회로가 활성화될 때 상기 제1 노드의 전압은 상기 전압 공급 노드에 존재하는 전압을 향하여 풀업되는(pulled up), 방법.
제9항에 있어서, 상기 제1 노드에 존재하는 전압 레벨이 상기 기준 전압보다 큰 것을 검출하는 것에 응답하여 상기 출력 신호가 상기 스위칭 회로를 활성화되게 하는 단계를 더 포함하고, 상기 스위칭 회로가 활성화될 때 상기 제1 노드의 전압은 상기 전압 공급 노드에 존재하는 전압을 향하여 풀다운되는(pulled down), 방법.
제9항 내지 제11항 중 어느 한 항에 있어서, 상기 출력 신호의 펄스 폭을 변경하고, 상기 스위칭 회로의 활성화를 제어하는 결과의 인에이블 신호를 제공하는 단계를 더 포함하는, 방법.
제9항 내지 제12항 중 어느 한 항에 있어서, 상기 비교를 수행하기 위해 비교기를 주기적으로 인에이블하는 단계를 더 포함하는, 방법.