KR20110109804A - 클럭제어회로를 포함하는 반도체 메모리 장치 및 구동 방법 - Google Patents

클럭제어회로를 포함하는 반도체 메모리 장치 및 구동 방법 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 동기 제어를 위한 클럭제어회로에 관한 것이다. 본 발명은 셀프 리프레쉬 동작 중에 셀프 리프레쉬 종료 커맨드 신호가 입력되면 제 1 클럭신호를 토글링하여 출력하는 제 1 클럭버퍼; 및 상기 셀프 리프레쉬 동작이 종료되면, 내부 회로에 필요한 제 2 클럭신호를 토글링하여 출력하는 제 2 클럭버퍼를 포함하는 것을 특징으로 한다.

Description

클럭제어회로를 포함하는 반도체 메모리 장치 및 구동 방법{SEMICONDUCTOR MEMORY DEVICE INCLUDING CLOCK CONTROL CIRCUIT AND METHOD FOR OPERATING THE SAME}
본 발명은 반도체 메모리 장치의 동기 제어를 위한 클럭제어회로 및 클럭 제어회로를 포함하는 반도체 메모리 장치의 구동 방법에 관한 것이다.
반도체 메모리장치는, 고속 동작을 위해서 외부적으로 클럭신호를 입력받고, 그 클럭신호에 동기하여 커맨드, 데이터 처리를 수행한다. 이때 입력되는 클럭신호는, 반도체 메모리장치의 동작조건에서 항상 토글링하기 때문에 파워를 소비하는 주요 원인 중의 하나이다.
도 1 및 도 2는 종래 반도체 메모리장치에 이용되는 클럭제어회로를 도시하고 있다.
도시되고 있는 바와 같이 클럭제어회로는, 도 1에 도시되고 있는 제 1 클럭 버퍼(14)와, 도 2에 도시되고 있는 제 2 클럭 버퍼(28)를 포함하고 있다. 상기 제 1 클럭 버퍼(14)는, 제 1 클럭 버퍼 인에이블신호(CLKBUF1_EN)가 로직 '하이'로 활성화 되었을 때, 입력된 클럭신호(CLK/CLKB)를 버퍼링하여 제 1 내부 클럭신호(ICLK2F, ICLK2)로 출력한다. 상기 제 2 클럭 버퍼(28)는, 제 2 클럭 버퍼 인에이블신호(CLKBUF2_EN)가 로직 '하이'로 활성화 되었을 때, 입력된 클럭신호(CLK/CLKB)를 버퍼링하여 제 2 내부 클럭신호(CVR_CLK2, CVR_CLK1B)로 출력한다.
상기 제 1 클럭 버퍼(14)를 제어하는 제 1 클럭 버퍼 인에이블신호(CLKBUF1_EN)는, 외부 리셋신호의 반전신호인 리셋바신호(RSTB)가 로직 '하이'로일 때, 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)가 로직 '하이'로 입력되면, 로직 '하이'가 된다. 참고로, 상기 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 외부 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD)의 입력 시점에 로직 '로우'로 활성화되고, 외부 셀프 리프레쉬 종료 커맨드 신호(EXIT_CMD)의 입력 시점에 로직 '하이'로 비활성화되는 신호이다. 이렇게 발생된 로직 '하이'의 제 1 클럭 버퍼 인에이블신호(CLKBUF1_EN)에 따라, 제 1 클럭 버퍼(14)는 입력되는 클럭신호(CLK/CLKB)를 변환시켜서 제 1 내부 클럭신호 (ICLK2F, ICLK2)를 출력한다. 상기 제 1 내부 클럭신호(ICLK2F, ICLK2)는 셀프 리프레쉬 구간이 아닌 경우, 항상 토글링 제어되며, 내부의 특정 블록(10) 및 셀프 리프레쉬 신호 생성부(20)의 동작 제어 입력으로 제공된다. 따라서 반도체 메모리장치가 동작하는 상황에서는 상기 제 1 클럭 버퍼(14)는, 항상 토글링 동작에 따른 전류를 소비하게 된다. 참고로, 상기 내부의 특정 블록(10)은 반도체 메모리 장치의 메인 내부 동작 이전에 미리 활성화되어 있어야하는 ODT 블록이나 DLL 회로 등이 될 수 있다.
다음으로, 제 2 클럭 버퍼(28)를 제어하는 제 2 클럭 버퍼 인에이블신호(CLKBUF2_EN)는, 리셋바신호(RSTB)가 로직 '하이' 신호일 때, 내부 셀프 리프레쉬 신호(SREF) 및 파워 다운 모드 신호(PWR_DN)가 모두 로직 '로우'로 입력되면, 로직 '하이'가 된다. 참고로, 상기 내부 셀프 리프레쉬 신호(SREF)는 반도체 메모리장치 내부에서 실제 셀프-리프레쉬 동작이 수행되는 구간 동안 로직 '하이'로 활성화되는 신호이다. 또한, 상기 파워 다운 모드 신호(PWR_DN)는 반도체 메모리장치의 파워 다운 모드 동안 로직 '하이'로 활성화되는 신호이다.
이렇게 발생된 로직 '하이'의 제 2 클럭 버퍼 인에이블신호(CLKBUF2_EN)에 따라 제 2 클럭 버퍼(28)는 입력되는 클럭신호(CLK/CLKB)를 변환시켜서 제 2 내부 클럭신호(CVR_CLK2, CVR_CLK1B)를 출력한다. 상기 제 2 내부 클럭신호(CVR_CLK2, CVR_CLK1B)는 셀프 리프레쉬 모드 혹은 파워 다운 모드가 아닌 경우, 항상 토글링 제어되며, 다수의 내부 회로들(30-36)에 공급된다. 따라서 반도체 메모리장치가 동작하는 상황에서는 상기 제 2 클럭 버퍼(28)도 항상 토글링 동작에 따른 전류를 소비하게 된다. 참고로, 상기 다수의 내부 회로들(30-36)은 반도체 메모리 장치의 메인 내부 동작 시에 수행되는 명령어 디코딩부 등을 포함할 수 있다.
상기와 같은 종래 반도체 메모리장치의 클럭제어회로는 다음과 같이 동작한다.
도 3은 셀프 리프레쉬 동작 완료 시점에서 반도체 메모리 장치 내부 동작이 아이들 상태일 때를 도시한 타이밍도이다.
도 3을 참조하면, 먼저 외부 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD)가 -입력되면 이에 따라 클럭 인에이블 신호(CKE) 및 아이들 신호(IDLE)는 로직 '로우'로 비활성화 되고, 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 로직 '로우'로, 내부 셀프 리프레쉬 신호(SREF)는 로직 '하이'로 각각 활성화된다. 상기 로직 '로우'의 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)에 따라 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)는 로직 '로우'로 비활성화되고, 제 1 클럭 버퍼(14)는 제 1 내부 클럭신호(ICLK2)의 토글링을 멈춘다. 마찬가지로, 로직 '하이'의 내부 셀프 리프레쉬 신호(SREF)에 따라 제 2 클럭 버퍼 인에이블 신호(CLKBUF2_EN)는 로직 '로우' 비활성화되고, 제 2 클럭 버퍼(28) 또한 제 2 내부 클럭신호(CVR_CLK2)의 토글링을 멈춘다.
내부 셀프 리프레쉬 동작이 수행된 후, 외부 셀프 리프레쉬 종료 커맨드 신호(EXIT_CMD)가 입력되면, 이에 따라 클럭 인에이블 신호(CKE)는 로직 '로우'로 활성화되고, 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 로직 '로우'로 비활성화 된다. 이 때, 반도체 메모리장치 내부의 뱅크 중에서 로우 액티브된 뱅크가 하나도 없는 상태로 아이들 신호(IDLE)는 로직 '로우'로 천이되어 있다. 상기 로직 '하이'의 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)에 따라 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)는 로직 '하이'로 활성화되고, 제 1 클럭 버퍼(14)는 제 1 내부 클럭신호(ICLK2)를 토글링하여 출력한다. 상기 제 1 내부 클럭신호(ICLK2)가 토글링함에 따라 셀프 리프레쉬 신호 생성부(20)는 내부 셀프 리프레쉬 신호(SREF)를 로직 '로우'로 비활성화하고, 제 2 클럭 버퍼 인에이블 신호(CLKBUF2_EN)는 로직 '하이'로 활성화된다. 결과적으로, 제 2 클럭 버퍼(28)도 제 2 내부 클럭신호(CVR_CLK2)를 토글링하여 출력한다.
도 4는 셀프 리프레쉬 동작 완료 시점에서 반도체 메모리장치 내부 동작이 아이들 상태가 아닐 때를 도시한 타이밍도이다.
도 4를 참조하면, 도 3에서와 마찬가지로, 먼저 외부 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD)가 입력되면 이에 따라 제 1 클럭 버퍼(14) 및 제 2 클럭 버퍼(28)는 제 1 내부 클럭신호(ICLK2) 및 제 2 내부 클럭신호(CVR_CLK2)의 토글링을 멈춘다.
내부 셀프 리프레쉬 동작이 수행된 후, 외부 셀프 리프레쉬 종료 커맨드 신호(EXIT_CMD)가 입력되면, 이에 따라 클럭 인에이블 신호(CKE)는 로직 '하이'로 활성화되고, 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 로직 '하이'로 비활성화 된다. 이 때, 반도체 메모리장치 내부의 뱅크 중에서 액티브된 뱅크가 하나라도 있는 경우에 아이들 신호(IDLE)는 로직 '로우'를 유지하고 있다. 상기 로직 '하이'의 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)에 따라 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)는 로직 '하이'로 활성화되고, 제 1 클럭 버퍼(14)는 제 1 내부 클럭신호(ICLK2)를 토글링하여 출력한다. 반면, 상기 셀프 리프레쉬 신호 생성부(20)는 상기 아이들 신호(IDLE)가 로직 '하이'가 될 때까지 내부 셀프 리프레쉬 신호(SREF)를 로직 '하이'상태로 유지하다가, 상기 아이들 신호(IDLE)가 로직 '하이'가 되면, 제 1 내부 클럭신호(ICLK2)에 따라 내부 셀프 리프레쉬 신호(SREF)를 로직 '로우'상태로 비활성화한다. 상기 내부 셀프 리프레쉬 신호(SREF)의 비활성화에 따라 제 2 클럭 버퍼 인에이블 신호(CLKBUF2_EN)는 로직 '하이'로 활성화되고, 결과적으로, 제 2 클럭 버퍼(28)도 제 2 내부 클럭신호(CVR_CLK2)의 토글링하여 출력한다.
이와 같이 동작되는 종래 클럭제어회로는, 클럭 버퍼를 2개 구비해야만 필요한 클럭신호를 발생시키는 것이 가능하였다. 따라서 거의 모든 상태에서 두개의 클럭 버퍼가 토글링 동작 상태를 유지해야만 하기 때문에, 토글링 동작에 다른 전류소비가 많은 문제점이 있었다.
따라서 상기 문제점을 해결하기 위한 본 발명의 목적은, 클럭신호를 제어하여, 클럭신호의 토글링에 따른 전력낭비를 방지할 수 있는 클럭제어회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 클럭제어회로는, 셀프 리프레쉬 동작 중에 셀프 리프레쉬 종료 커맨드 신호가 입력되면 제 1 클럭신호를 토글링하여 출력하는 제 1 클럭버퍼; 및 상기 셀프 리프레쉬 동작이 종료되면, 내부 회로에 필요한 제 2 클럭신호를 토글링하여 출력하는 제 2 클럭버퍼를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 셀프 리프레쉬 종료 커맨드의 입력 시점으로부터 내부 셀프 리프레쉬 동작이 종료되는 시점까지 토글링하는 제 1 내부 클럭신호를 생성하는 제 1 클럭 버퍼; 셀프 리프레쉬 시작 커맨드에 따라 인에이블되고, 상기 제 1 내부 클럭신호에 따라 디스에이블되는 내부 셀프 리프레쉬 신호를 생성하는 셀프 리프레쉬 신호 생성부; 상기 내부 셀프 리프레쉬 신호에 따라 토글링하는 제 2 내부 클럭신호를 생성하는 제 2 클럭 버퍼; 및 상기 제 2 내부 클럭신호를 사용하는 다수의 내부 회로들을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 셀프 리프레쉬 종료 커맨드의 입력 시점으로부터 내부 셀프 리프레쉬 동작이 종료되는 시점까지 활성화되는 제 1 클럭 인에이블 신호를 생성하는 제 1 인에이블 제어부; 상기 제 1 클럭 인에이블 신호에 따라 셀프 리프레쉬 제어 회로에서 사용되는 제 1 내부 클럭신호를 생성하는 제 1 클럭 버퍼; 상기 내부 셀프 리프레쉬 동작이 종료되는 시점 이후에 활성화되는 제 2 클럭 인에이블 신호를 생성하는 제 2 인에이블 제어부; 및 상기 제 2 클럭 인에이블 신호에 따라 내부 회로 블록들에서 사용되는 제 2 내부 클럭신호를 생성하는 제 2 클럭 버퍼를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 구동 방법은, 셀프 리프레쉬 종료 커맨드의 입력 시점으로부터 내부 셀프 리프레쉬 동작이 종료되는 시점까지 토글링하는 제 1 내부 클럭신호를 생성하는 단계; 셀프 리프레쉬 시작 커맨드에 따라 인에이블되고, 상기 제 1 내부 클럭신호에 따라 디스에이블되는 내부 셀프 리프레쉬 신호를 생성하는 단계; 및 상기 내부 셀프 리프레쉬 신호에 따라 토글링하여 다수의 내부 회로에서 사용되는 제 2 내부 클럭신호를 생성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 셀프 리프레쉬 종료 동작시에만 클럭신호의 토글링을 제어하는 버퍼와, 그 외 동작에서 클럭신호의 토글링을 제어하는 버퍼를 구비하고, 클럭신호의 토글링동작을 제어한다. 따라서 본 발명은 클럭신호의 토글링동작에서 발생되는 전력 소비를 절감하는 효과를 얻는다.
도 1 및 도 2는 종래 클럭 버퍼 제어회로이다.
도 3은 셀프 리프레쉬 동작 완료 시점에서 반도체 메모리 장치 내부 동작이 아이들 상태일 때를 도시한 타이밍도이다.
도 4는 셀프 리프레쉬 동작 완료 시점에서 반도체 메모리장치 내부 동작이 아이들 상태가 아닐 때를 도시한 타이밍도이다.
도 5 및 도 6은 본 발명에 따른 클럭 버퍼 제어회로이다.
도 7은 도 5의 셀프 리프레쉬 신호 생성 회로이다.
도 8은 도 7에 도시된 제 1 신호출력부의 회로도이다.
도 9는 제 7에 도시된 제 2 신호출력부의 회로도이다.
도 10은 본 발명에서 셀프 리프레쉬 동작 완료 시점에서 내부 동작이 아이들 상태일 때를 도시한 타이밍도이다.
도 11은 본 발명에서 셀프 리프레쉬 동작 완료 시점에서 내부 동작이 아이들 상태가 아닐 때를 도시한 타이밍도이다.
이하 첨부한 도면을 참조하여 본 발명에 따른 클럭제어회로에 대해서 자세하게 살펴보기로 한다.
도 5 및 도 6은 본 발명에 따른 클럭제어회로의 구성도이다.
본 발명은 도 5에 도시되고 있는 제 1 클럭 버퍼(66)와, 도 6에 도시되고 있는 제 2 클럭 버퍼(78)를 포함한다. 상기 제 1 및 제 2 클럭 버퍼(66, 78)는 각각 제 1 및 제 2 클럭 버퍼 인에이블 신호(CLKBUF1_EN, CLKBUF2_EN)가 로직 '하이' 신호가 되었을 때, 입력된 클럭신호(CLK/CLKB)를 변환하여 제 1 내부 클럭신호(ICLK2F, ICLK2) 및 제 2 내부 클럭신호(CVR_CLK2, CVR_CLK1B)로 출력한다.
상기 제 1 클럭 버퍼(66)는, 내부 셀프 리프레쉬 신호(SREF) 및 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)가 모두 로직 '하이' 인 경우에만 활성화된다. 물론 이때 상기 클럭 버퍼(66)의 인에이블동작을 위해서는 리셋바신호(RSTB)는 로직 '하이' 가 된다. 참고로, 상기 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 외부 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD)의 입력 시점에 로직 '로우' 로 활성화되고, 외부 셀프 리프레쉬 종료 커맨드 신호(EXIT_CMD)의 입력 시점에 로직 '하이'로 비활성화되는 신호이다.
상기 제 1 클럭 버퍼(66)를 제어하는 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)를 발생하기 위한 제 1 인에이블 제어부(60)는, 상기 내부 셀프 리프레쉬 신호(SREF), 리셋바신호(RSTB) 및 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)를 앤드 연산하는 앤드연산기(64)를 포함하여 구성된다.
상기 제 1 클럭버퍼(66)는 로직 '하이'의 제 1 클럭 버퍼 인에이블신호(CLKBUF1_EN)에 응답하여, 입력되는 클럭 신호(CLK/CLKB)를 변환시켜서 제 1 내부 클럭신호(ICLK2F, ICLK2)로 출력한다. 상기 제 1 내부 클럭신호(ICLK2F, ICLK2)가 활성화됨에 따라 셀프 리프레쉬 신호 생성부(69)은 내부 셀프 리프레쉬 신호(SREF)를 로직 '로우'로 출력한다. 그리고 상기 로직 '로우'의 내부 셀프 리프레쉬 신호(SREF)에 의해서 상기 제 1 클럭 버퍼(66)는 다시 비활성화 된다. 따라서, 상기 제 1 클럭 버퍼(66)는 상기 제 1 인에이블 제어부(60)의 출력신호인 제 1 클럭 버퍼 인에이블신호(CLKBUF1_EN)에 의해서 인에이블 또는 디스에이블상태로 제어되고, 상기 제 1 클럭 버퍼(66)의 출력신호는 인버터(68)를 통해서 제 1 내부 클럭신호(ICLK2)로 발생된다.
다음으로, 상기 제 2 클럭 버퍼(78)는, 리셋바신호(RSTB)가 로직 '하이'이고, 내부 셀프 리프레쉬 신호(SREF)가 로직 '로우'인 경우에 로직 '하이'로 활성화된다.
상기 제 2 클럭 버퍼(78)를 제어하는 제 2 클럭 버퍼 인에이블 신호(CLKBUF2_EN)를 발생하기 위한 제 2 인에이블 제어부(70)는, 상기 내부 셀프 리프레쉬 신호(SREF)를 반전시키는 인버터(72)와, 상기 인버터(72)의 출력신호와 리셋바신호(RSTB)를 앤드 연산하는 앤드연산기(76)를 포함하여 구성된다.
따라서, 상기 제 2 인에이블 제어부(70)에서 발생하는 제 2 클럭 버퍼 인에이블 신호(CLKBUF2_EN)에 따라서, 제 2 클럭 버퍼(78)는 입력되는 클럭 신호(CLK/CLKB)를 변환시켜서 제 2 내부 클럭신호(CVR_CLK1B, CVR_CLK2)를 출력한다.
특히, 본 발명에서는, 상기 셀프 리프레쉬 신호 생성부(69)만이 제 1 내부 클럭신호(ICLKF, ICLK2)를 사용하고, 나머지 내부 회로 블록들(80-88)은 모두 제 2 내부 클럭신호(CVR_CLK1B, CVR_CLK2)를 사용하도록 한다. 즉, 상기 제 1 및 제 2 클럭 버퍼(66, 78)은 각각 제 1 및 제 2 내부 클럭신호의 토글링 동작이 오버랩되지 않도록 출력하고, 대부분의 내부 회로 블록들(80-88)이 셀프 리프레쉬 구간을 제외하고 토글링되는 제 2 내부 클럭 신호(CVR_CLK1B, CVR_CLK2)를 입력받아 동작함으로써 발생하는 전력 소비를 절감하는 효과를 얻을 수 있다.
도 7은 제 1 및 제 2 클럭 버퍼(66, 78)의 동작 제어를 위한 내부 셀프 리프레쉬 신호(SREF)를 생성하는 셀프 리프레쉬 신호 생성부(69)의 블록도이다. 도 8 및 도 9는 상기 도 7에 도시된 셀프 리프레쉬 신호 생성부(69)의 제 1 신호출력부(40) 및 제 2 신호출력부(42)의 상세 블록도이다.
도 7을 참조하면, 셀프 리프레쉬 신호 생성부(69)는 제 1 및 제 2 신호출력부(40, 42)를 포함한다. 제 1 신호출력부(40)는, 아이들 신호(IDLE), 리셋바신호(RSTB), 셀프 리프레쉬 제어신호(SREFD) 및 제 1 내부 클럭신호(ICLK2)에 따라 내부 셀프 리프레쉬 신호(SREF)의 비활성화 시점을 결정하는 셀프-리프레쉬 디스에이블 신호(SREFEXEB)를 생성한다. 제 2 신호출력부(42)는 외부 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD) 및 상기 제 1 신호출력부(40)로부터 출력된 셀프-리프레쉬 디스에이블 신호(SREFEXEB)에 따라 내부 셀프 리프레쉬 신호(SREF)를 생성한다.
보다 상세하게, 상기 제 1 신호출력부(40)는, 반도체 메모리장치 내부의 뱅크 중에서 로우 액티브된 뱅크가 하나도 없는 상태일 때 아이들 신호(IDLE)가 로직 '하이'이고, 셀프 리프레쉬 제어신호(SREFD) 및 리셋바신호(RSTB)가 로직 '하이'일 때, 제 1 클럭 버퍼(66)에서 발생된 제 1 내부 클럭신호(ICLK2)가 토글링을 하면, 셀프-리프레쉬 디스에이블 신호(SREFEXEB)를 로직 '로우'로 활성화한다.
도 8을 참조하면, 상기 제 1 신호출력부(40)는, 셀프 리프레쉬 제어신호(SREFD)와 제 1 내부 클럭신호(ICLK2)를 앤드 연산하는 앤드게이트(44), 상기 앤드게이트(44)의 출력신호와 아이들신호(IDLE)를 낸드 연산하는 낸드게이트(46), 상기 낸드게이트(46)의 출력신호와 리셋바신호(RSTB)를 앤드 연산하는 앤드게이트(48)를 포함하여, 셀프 리프레쉬 디스에이블시점을 결정하는 셀프-리프레쉬 디스에이블 신호(SREFEXEB)를 생성한다.
상기 제 2 신호출력부(42)는, 상기 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD)가 입력되면, 내부 셀프 리프레쉬 신호(SREF)를 로직 '하이' 신호로 출력하고, 셀프-리프레쉬 디스에이블 신호(SREFEXEB)가 입력되면, 내부 셀프 리프레쉬 신호(SREF)를 로직 '로우' 신호로 천이시킨다.
도 9를 참조하면, 상기 제 2 신호출력부(42)는 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD)와 셀프-리프레쉬 디스에이블 신호(SREFEXEB)에 따라 셋/리셋되는 두개의 낸드게이트로 구성된 래치부(52), 상기 래치부(52)의 출력 신호를 지연시키기 위한 인버터 체인(54)로 구성된다. 그리고 상기 인버터 체인(54)의 출력 신호인 내부 셀프 리프레쉬 신호(SREF)를 지연회로(56)를 통해서 셀프 리프레쉬 제어신호(SREFD)를 발생시킨다.
이하, 도 5 내지 도 9를 참조하여, 본 발명에 따른 클럭제어회로의 동작에 대해서 살펴보기로 한다.
도 10은 셀프 리프레쉬 동작 완료 시점에서 본 발명에 따른 반도체 메모리장치의 내부동작이 아이들 상태일 때를 도시한 타이밍도이다.
도 10을 참조하면, 먼저, 외부 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD)가 입력되기 전에, 내부 셀프 리프레쉬 신호(SREF)가 로직 '로우'로 비활성화되어 있으므로, 제 1 인에이블 제어부(60)는 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)를 로직 '로우'로 비활성화하여 출력하고, 이에 따라, 제 1 클럭 버퍼(66)는 제 1 내부 클럭 신호(ICLK2)를 토글링하지 않는다. 반면, 내부 셀프 리프레쉬 신호(SREF)가 로직 '로우'로 비활성화되어 있으므로, 제 2 인에이블 제어부(70)는 제 2 클럭 버퍼 인에이블 신호(CLKBUF2_EN)를 로직 '하이'로 활성화하여 출력하고, 이에 따라, 제 2 클럭 버퍼(78)는 제 2 내부 클럭 신호(CVR_CLK2)를 토글링하여 출력한다.
이후, 외부 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD)가 입력되면 클럭 인에이블 신호(CKE) 및 아이들 신호(IDLE)는 로직 '로우'로 비활성화 되고, 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 로직 '로우'로, 내부 셀프 리프레쉬 신호(SREF)는 로직 '하이'로 각각 활성화된다. 이 때, 상기 로직 '하이'의 내부 셀프 리프레쉬 신호(SREF)에 따라 제 2 클럭 버퍼 인에이블 신호(CLKBUF2_EN)는 로직 '로우'로 비활성화되므로, 제 2 클럭 버퍼(78)는 제 2 내부 클럭신호(CVR_CLK2)의 토글링을 멈춘다. 또한, 상기 내부 셀프 리프레쉬 신호(SREF)가 로직 '하이'가 되더라도, 상기 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 로직 '로우'가 되어 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)는 로직 '로우'를 계속해서 유지하므로 제 1 클럭 버퍼(66)는 비활성화되어 있다.
내부 셀프 리프레쉬 동작이 수행된 후, 외부 셀프 리프레쉬 종료 커맨드 신호(EXIT_CMD)가 입력되면, 클럭 인에이블 신호(CKE)는 로직 '하이'로 활성화되고, 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 로직 '하이로 비활성화 된다. 이 때, 반도체 메모리장치 내부의 뱅크 중에서 로우 액티브된 뱅크가 하나도 없는 상태로 아이들 신호(IDLE)는 로직 '하이를 유지하고 있다. 제 1 인에이블 제어부(60)는 로직 '하이'의 유효 셀프-리프레쉬 동작 신호(SREF_FASTB) 및 내부 셀프 리프레쉬 신호(SREF)에 따라 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)를 활성화하고, 제 1 클럭 버퍼(66)는 제 1 내부 클럭신호(ICLK2)를 토글링 하여 출력한다. 이에 따라, 제 1 신호출력부(40)는 셀프-리프레쉬 디스에이블 신호(SREFEXEB)를 로직 '로우'로 활성화하고, 제 2 신호출력부(42)는 내부 셀프 리프레쉬 신호(SREF)를 로직 '로우'로 비활성화 하여 출력한다.
상기 로직 '로우'의 내부 셀프 리프레쉬 신호(SREF)에 따라 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)는 로직 '로우'로 비활성화되고, 제 2 클럭 버퍼 인에이블 신호(CLKBUF2_EN)는 로직 '하이'로 활성화된다. 결과적으로, 제 1 클럭 버퍼(66)는 제 1 내부 클럭신호(ICLK2)의 토글링을 멈추고, 제 2 클럭 버퍼(78)는 제 2 내부 클럭신호(CVR_CLK2)를 토글링하여 출력한다.
도 11은 셀프 리프레쉬 동작 완료 시점에서 본 발명에 따른 반도체 메모리장치의 내부동작이 아이들상태가 아닐 때를 도시한 타이밍도이다.
도 11을 참조하면, 먼저 외부 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD)가 입력되기 전에, 로직 '로우'의 내부 셀프 리프레쉬 신호(SREF)에 따라 제 1 클럭 버퍼(66)는 비활성화되어 제 1 내부 클럭신호(ICLK2)는 토글링하지 않는 반면, 제 2 클럭 버퍼(78)는 활성화되어 제 2 내부 클럭신호(CVR_CLK2)를 토글링하여 출력한다.
이후, 외부 셀프 리프레쉬 시작 커맨드 신호(SREF_CMD)가 입력되면, 클럭 인에이블 신호(CKE) 및 아이들 신호(IDLE)는 로직 '로우'로 비활성화 되고, 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 로직 '로우'로, 내부 셀프 리프레쉬 신호(SREF)는 로직 '하이'로 각각 활성화된다. 로직 '하이'의 내부 셀프 리프레쉬 신호(SREF)에 따라 제 2 클럭 버퍼(78)는 비활성화되어 제 2 내부 클럭신호(CVR_CLK2)의 토글링을 멈춘다. 또한, 상기 내부 셀프 리프레쉬 신호(SREF)가 로직 '하이'가 되더라도, 상기 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 로직 '로우'가 되어 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)는 로직 '로우'를 계속해서 유지하므로 제 1 클럭 버퍼(66)는 비활성화되어 있다.
내부 셀프 리프레쉬 동작이 수행된 후에, 외부 셀프 리프레쉬 종료 커맨드 신호(EXIT_CMD)가 입력되면, 클럭 인에이블 신호(CKE)는 로직 '하이'로 활성화되고, 유효 셀프-리프레쉬 동작 신호(SREF_FASTB)는 로직 '하이'로 비활성화 된다. 이 때, 반도체 메모리장치 내부의 뱅크 중에서 로우 액티브된 뱅크가 하나라도 있는 경우에 아이들 신호(IDLE)는 로직 '로우'를 유지한다.
제 1 인에이블 제어부(60)는 로직 '하이'의 유효 셀프-리프레쉬 동작 신호(SREF_FASTB) 및 내부 셀프 리프레쉬 신호(SREF)에 따라 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)를 활성화하고, 제 1 클럭 버퍼(66)는 제 1 내부 클럭신호(ICLK2)를 토글링 하여 출력한다. 이 때, 상기 아이들 신호(IDLE)가 로직 '로우'를 유지하고 있으므로, 상기 제 1 신호출력부(40)는 상기 제 1 내부 클럭신호(ICLK2)가 토글링 여부에 상관없이 셀프-리프레쉬 디스에이블 신호(SREFEXEB)를 로직 '하이'로 비활성화하여 출력한다. 따라서, 제 2 신호출력부(42)는 내부 셀프 리프레쉬 신호(SREF)를 계속 로직 '하이'를 유지한다.
이후, 반도체 메모리장치 내부의 뱅크 중에서 로우 액티브된 뱅크가 하나도 없는 상태로 아이들 신호(IDLE)가 로직 '하이'를가 되면, 제 1 신호출력부(40)는 상기 제 1 내부 클럭신호(ICLK2)의 토글링에 따라 셀프-리프레쉬 디스에이블 신호(SREFEXEB)를 로직 '로우'로 활성화하고, 제 2 신호출력부(42)는 내부 셀프 리프레쉬 신호(SREF)를 로직 '로우'로 비활성화 하여 출력한다. 상기 내부 셀프 리프레쉬 신호(SREF)의 비활성화에 따라, 제 1 클럭 버퍼 인에이블 신호(CLKBUF1_EN)는 로직 '로우'로 비활성화되고 제 1 클럭 버퍼(66)은 제 1 내부 클럭신호(ICLK2)의 토글링을 멈춘다. 반면, 제 2 클럭 버퍼 인에이블 신호(CLKBUF2_EN)는 로직 '하이'로 활성화되고, 결과적으로, 제 2 클럭 버퍼(28)는 제 2 내부 클럭신호(CVR_CLK2)를 토글링하여 출력한다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 클럭신호의 토글링 동작을 적절히 조정하여 파워 감소가 이루어지도록 제어하는 경우에 적용될 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
66,78 : 클럭 버퍼 69: 셀프 리프레쉬 신호 생성부
40,42 : 신호출력부 52 : 래치부
54: 인버터 체인 56 : 지연회로

Claims (19)

  1. 셀프 리프레쉬 동작 중에 셀프 리프레쉬 종료 커맨드 신호가 입력되면 제 1 클럭신호를 토글링하여 출력하는 제 1 클럭버퍼; 및
    상기 셀프 리프레쉬 동작이 종료되면, 내부 회로에 필요한 제 2 클럭신호를 토글링하여 출력하는 제 2 클럭버퍼
    를 포함하는 것을 특징으로 하는 클럭제어회로.
  2. 제 1 항에 있어서,
    상기 제 1 클럭버퍼는,
    상기 셀프 리프레쉬 종료 커맨드 신호가 입력되면 인에이블되어 상기 제 1 클럭신호를 토글링하고, 상기 셀프 리프레쉬 종료 커맨드 신호에 따라 상기 셀프 리프레쉬 동작이 종료하는 시점에서 상기 제 1 클럭신호의 토글링 동작을 정지시키는 것을 특징으로 하는 클럭제어회로.
  3. 제 1 항에 있어서,
    상기 제 2 클럭버퍼는,
    상기 제 1 클럭버퍼에서 생성된 제 1 클럭신호에 기초해서 발생된 신호로부터 동작이 제어되어 제 2 클럭신호를 토글링하여 출력하는 것을 특징으로 하는 클럭 제어회로.
  4. 제 1 항에 있어서,
    상기 셀프 리프레쉬 종료 커맨드신호 및 셀프 리프레쉬 신호에 따라, 상기 제 1 클럭 버퍼를 제어하는 제 1 클럭버퍼 인에이블신호를 생성하는 제 1 인에이블 제어부; 및
    상기 셀프 리프레쉬 신호의 반전된 신호에 따라 상기 제 2 클럭 버퍼를 제어하는 제 2 클럭버퍼 인에이블신호를 생성하는 제 2 인에이블 제어부
    를 더 포함하는 것을 특징으로 하는 클럭 제어회로.
  5. 셀프 리프레쉬 종료 커맨드의 입력 시점으로부터 내부 셀프 리프레쉬 동작이 종료되는 시점까지 토글링하는 제 1 내부 클럭신호를 생성하는 제 1 클럭 버퍼;
    셀프 리프레쉬 시작 커맨드에 따라 인에이블되고, 상기 제 1 내부 클럭신호에 따라 디스에이블되는 내부 셀프 리프레쉬 신호를 생성하는 셀프 리프레쉬 신호 생성부;
    상기 내부 셀프 리프레쉬 신호에 따라 토글링하는 제 2 내부 클럭신호를 생성하는 제 2 클럭 버퍼; 및
    상기 제 2 내부 클럭신호를 사용하는 다수의 내부 회로들
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 클럭 버퍼는
    상기 내부 셀프 리프레쉬 신호의 비활성화에 응답하여 토글링하는 상기 제 2 내부 클럭신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 셀프 리프레쉬 신호 생성부는,
    상기 내부 셀프 리프레쉬 신호의 지연 신호, 상기 제 1 내부 클럭신호 및 아이들 신호에 따라 상기 내부 셀프 리프레쉬 동작의 비활성화 시점을 결정하는 셀프-리프레쉬 디스에이블 신호를 출력하는 제 1 신호 출력부; 및
    상기 셀프 리프레쉬 시작 커맨드 및 상기 셀프-리프레쉬 디스에이블 신호에 따라 상기 내부 셀프 리프레쉬 신호를 생성하는 제 2 신호 출력부
    를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 신호 출력부는
    반도체 메모리장치 내부의 뱅크 중에서 로우 액티브된 뱅크가 하나도 없는 상태일 때 아이들 신호가 활성화되고, 상기 내부 셀프 리프레쉬 신호의 지연 신호가 활성화 될 때, 상기 제 1 내부 클럭신호가 토글링함에 따라 셀프-리프레쉬 디스에이블 신호를 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 1 신호 출력부는
    상기 내부 셀프 리프레쉬 신호의 지연 신호와 상기 제 1 내부 클럭신호를 앤드 연산하는 제 1 로직 게이트; 및
    상기 제 1 로직 게이트의 출력신호와 아이들 신호를 낸드 연산하여 셀프-리프레쉬 디스에이블 신호를 생성하는 제 2 로직 게이트
    를 포함하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제 2 신호 출력부는
    상기 셀프 리프레쉬 시작 커맨드가 입력되면 상기 내부 셀프 리프레쉬 신호를 활성화 시키고, 상기 셀프-리프레쉬 디스에이블 신호가 입력되면 상기 내부 셀프 리프레쉬 신호를 비활성화 시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 제 2 신호 출력부는
    상기 셀프 리프레쉬 시작 커맨드와 상기 셀프-리프레쉬 디스에이블 신호를 각각 셋/리셋 입력으로 받는 래치부;
    상기 래치부의 출력 신호를 인버팅-지연시켜 내부 셀프 리프레쉬 신호 로 출력하는 인버터 체인; 및
    상기 인버터 체인의 출력 신호를 지연시켜 지연 신호를 출력하는 지연회로
    를 포함하는 반도체 메모리 장치.
  12. 셀프 리프레쉬 종료 커맨드의 입력 시점으로부터 내부 셀프 리프레쉬 동작이 종료되는 시점까지 활성화되는 제 1 클럭 인에이블 신호를 생성하는 제 1 인에이블 제어부;
    상기 제 1 클럭 인에이블 신호에 따라 셀프 리프레쉬 제어 회로에서 사용되는 제 1 내부 클럭신호를 생성하는 제 1 클럭 버퍼;
    상기 내부 셀프 리프레쉬 동작이 종료되는 시점 이후에 활성화되는 제 2 클럭 인에이블 신호를 생성하는 제 2 인에이블 제어부; 및
    상기 제 2 클럭 인에이블 신호에 따라 내부 회로 블록들에서 사용되는 제 2 내부 클럭신호를 생성하는 제 2 클럭 버퍼
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 2 인에이블 제어부는
    상기 셀프 리프레쉬 제어 회로에서 생성되는 내부 셀프 리프레쉬 신호에 응답하여 제 2 클럭 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 셀프 리프레쉬 제어 회로는,
    상기 내부 셀프 리프레쉬 신호의 지연 신호 및 상기 제 1 내부 클럭신호에 따라 상기 내부 셀프 리프레쉬 동작의 비활성화 시점을 결정하는 셀프-리프레쉬 디스에이블 신호를 출력하는 제 1 신호 출력부; 및
    상기 셀프 리프레쉬 시작 커맨드 및 상기 셀프-리프레쉬 디스에이블 신호에 따라 상기 내부 셀프 리프레쉬 신호를 생성하는 제 2 신호 출력부
    를 포함하는 반도체 메모리 장치.
  15. 셀프 리프레쉬 종료 커맨드의 입력 시점으로부터 내부 셀프 리프레쉬 동작이 종료되는 시점까지 토글링하는 제 1 내부 클럭신호를 생성하는 단계;
    셀프 리프레쉬 시작 커맨드에 따라 인에이블되고, 상기 제 1 내부 클럭신호에 따라 디스에이블되는 내부 셀프 리프레쉬 신호를 생성하는 단계; 및
    상기 내부 셀프 리프레쉬 신호에 따라 토글링하여 다수의 내부 회로에서 사용되는 제 2 내부 클럭신호를 생성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  16. 제 15 항에 있어서,
    상기 제 2 내부 클럭신호를 생성하는 단계는
    상기 내부 셀프 리프레쉬 신호의 비활성화에 응답하여 토글링하는 상기 제 2 내부 클럭신호를 생성하는 반도체 메모리 장치의 구동 방법.
  17. 제 15 항에 있어서,
    상기 내부 셀프 리프레쉬 신호를 생성하는 단계는,
    상기 내부 셀프 리프레쉬 신호의 지연 신호, 상기 제 1 내부 클럭신호 및 아이들 신호에 따라 상기 내부 셀프 리프레쉬 동작의 비활성화 시점을 결정하는 셀프-리프레쉬 디스에이블 신호를 출력하는 단계; 및
    상기 셀프 리프레쉬 시작 커맨드 및 상기 셀프-리프레쉬 디스에이블 신호에 따라 상기 내부 셀프 리프레쉬 신호를 생성하는 단계
    것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  18. 제 17 항에 있어서,
    상기 셀프-리프레쉬 디스에이블 신호를 출력하는 단계는
    반도체 메모리장치 내부의 뱅크 중에서 로우 액티브된 뱅크가 하나도 없는 상태일 때 아이들 신호가 활성화되고, 상기 내부 셀프 리프레쉬 신호의 지연 신호가 활성화 될 때, 상기 제 1 내부 클럭신호가 토글링함에 따라 상기 셀프-리프레쉬 디스에이블 신호를 활성화하는 반도체 메모리 장치의 구동 방법.
  19. 제 17 항에 있어서,
    상기 내부 셀프 리프레쉬 신호를 생성하는 단계는
    상기 셀프 리프레쉬 시작 커맨드가 입력되면 상기 내부 셀프 리프레쉬 신호를 활성화 시키고, 상기 셀프-리프레쉬 디스에이블 신호가 입력되면 상기 내부 셀프 리프레쉬 신호를 비활성화 시키는 것을 반도체 메모리 장치의 구동 방법.
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