KR20110108614A - Semiconductor memory apparatus - Google Patents

Semiconductor memory apparatus Download PDF

Info

Publication number
KR20110108614A
KR20110108614A KR1020100027899A KR20100027899A KR20110108614A KR 20110108614 A KR20110108614 A KR 20110108614A KR 1020100027899 A KR1020100027899 A KR 1020100027899A KR 20100027899 A KR20100027899 A KR 20100027899A KR 20110108614 A KR20110108614 A KR 20110108614A
Authority
KR
South Korea
Prior art keywords
pull
power
driving
driving voltage
driver
Prior art date
Application number
KR1020100027899A
Other languages
Korean (ko)
Other versions
KR101143444B1 (en
Inventor
송호욱
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100027899A priority Critical patent/KR101143444B1/en
Publication of KR20110108614A publication Critical patent/KR20110108614A/en
Application granted granted Critical
Publication of KR101143444B1 publication Critical patent/KR101143444B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

반도체 메모리 장치는 액티브 동작구간 동안 풀업 구동전압을 구동하는 전원 구동부와, 액티브 동작구간 중 초기 일정구간 동안 풀업 구동전압을 구동하는 보조 전원 구동부와, 전원 구동부 및 보조 전원 구동부에서 구동되는 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부와, 풀업 전원라인을 통해서 공급되는 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하며, 보조 전원 구동부는 풀업 구동전압의 구동시간을 조절하는 것을 특징으로 한다.The semiconductor memory device may include a power driver driving a pull-up driving voltage during an active operation period, an auxiliary power driver driving a pull-up driving voltage during an initial predetermined period of an active operation period, and a pull-up driving voltage driven by the power driving unit and the auxiliary power driving unit. A pull-up power transmission unit for transferring to the pull-up power line, and a bit line detection amplifier for amplifying by using a pull-up driving voltage supplied through the pull-up power line, and the auxiliary power driving unit controls the driving time of the pull-up driving voltage. Characterized in that.

Figure P1020100027899
Figure P1020100027899

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}Semiconductor memory device {SEMICONDUCTOR MEMORY APPARATUS}

본 발명은 반도체 메모리 장치에 관한 것으로서, 비트라인 감지증폭회로의 풀업 구동전압을 구동하는 기술에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a technique for driving a pull-up driving voltage of a bit line sense amplifier circuit.

일반적으로 반도체 장치는 외부 전원을 제공받아 다양한 전압레벨의 내부전압을 생성하고, 이러한 내부전압을 이용하여 내부회로를 동작시키고 있다.
In general, a semiconductor device receives an external power source to generate internal voltages of various voltage levels, and operates an internal circuit using the internal voltages.

도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.1 is a block diagram of a semiconductor memory device of the prior art.

도 1을 참조하면, 반도체 메모리 장치는 전원 구동부(11)와, 보조 전원 구동부(12)와, 제1 풀업전원 전달부(21)와, 제2 풀업전원 전달부(22)와, 풀다운전원 전달부(23)와, 비트라인 감지증폭부(30)로 구성된다.
Referring to FIG. 1, a semiconductor memory device may include a power driver 11, an auxiliary power driver 12, a first pull-up power transmitter 21, a second pull-up power transmitter 22, and a pull-down power transfer. And a bit line sense amplifier 30.

상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.The detailed configuration and main operations of the semiconductor memory device configured as described above are as follows.

전원 구동부(11)는 액티브 신호(ACT)의 제어에 따라 출력노드(N0)에 풀업 구동전압(VCORE)을 구동한다. 전원 구동부(11)는 전원전압(VDD)을 다운 컨버팅 하여 풀업 구동전압(VCORE)을 출력한다. The power driver 11 drives the pull-up driving voltage VCORE to the output node N0 under the control of the active signal ACT. The power driver 11 outputs the pull-up driving voltage VCORE by down-converting the power voltage VDD.

보조 전원 구동부(12)는 딥 파워다운 신호(DPD)가 비활성화 되어 있을 때 풀업 구동전압(VCORE)을 출력노드(N0)에 구동한다. 즉, 보조 전원 구동부(12)는 딥 파워다운 동작구간이 아닌 대기모드(IDLE MODE)에서 출력노드(N0)의 전압레벨이 일정한 레벨 이상 유지하도록 한다. 보조 전원 구동부(12)는 액티브 동작이 시작되었을 때, 출력노드(N0)의 전압레벨이 빠르게 상승할 수 있도록 한다.The auxiliary power supply driver 12 drives the pull-up driving voltage VCORE to the output node N0 when the deep power down signal DPD is inactivated. That is, the auxiliary power supply driver 12 maintains the voltage level of the output node N0 at a predetermined level or more in the standby mode (IDLE MODE) rather than the deep power down operation section. The auxiliary power supply driver 12 allows the voltage level of the output node NO to rise quickly when the active operation is started.

제1 풀업전원 전달부(21)는 제1 풀업전원 인에이블 신호(SAP1)의 제어에 따라 전원전압(VDD)을 풀업 전원라인(RTO)으로 구동한다. 또한, 제2 풀업전원 전달부(22)는 제2 풀업전원 인에이블 신호(SAP2)의 제어에 따라 전원전압(VDD) 보다 낮은 전압레벨의 풀업 구동전압(VCORE)을 풀업 전원라인(RTO)으로 구동한다. 여기에서 제1 풀업전원 전달부(21)는 전원전압단(VDD)과 풀업 전원라인(RTO) 사이에 접속되며, 제1 풀업전원 인에이블 신호(SAP1)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다. 또한, 제2 풀업전원 전달부(22)는 출력노드(N0)와 풀업 전원라인(RTO) 사이에 접속되며, 제2 풀업전원 인에이블 신호(SAP2)의 제어를 받는 NMOS 트랜지스터(MN2)로 구성된다.The first pull-up power transmission unit 21 drives the power supply voltage VDD to the pull-up power line RTO under the control of the first pull-up power enable signal SAP1. In addition, the second pull-up power transmitter 22 transfers the pull-up driving voltage VCORE having a voltage level lower than the power voltage VDD to the pull-up power line RTO under the control of the second pull-up power enable signal SAP2. Drive. Here, the first pull-up power transmitter 21 is connected between the power voltage terminal VDD and the pull-up power line RTO, and is connected to the NMOS transistor MN1 under the control of the first pull-up power enable signal SAP1. It is composed. In addition, the second pull-up power transmitter 22 is connected to the output node NO and the pull-up power line RTO, and is configured as an NMOS transistor MN2 that is controlled by the second pull-up power enable signal SAP2. do.

풀다운전원 전달부(23)는 풀다운전원 인에이블 신호(SAN)의 제어에 따라 풀다운 구동전압(VSS)을 풀다운 전원라인(SB)으로 전달한다. 여기에서 풀다운전원 전달부(23)는 접지전압단(VSS)과 풀다운 전원라인(SB) 사이에 접속되며, 풀다운전원 인에이블 신호(SAN)의 제어를 받는 NMOS 트랜지스터(MN3)로 구성된다.The pull-down power transmission unit 23 transfers the pull-down driving voltage VSS to the pull-down power line SB according to the control of the pull-down power enable signal SAN. Here, the pull-down power transmission unit 23 is connected between the ground voltage terminal VSS and the pull-down power line SB and includes a NMOS transistor MN3 that is controlled by the pull-down power enable signal SAN.

비트라인 감지증폭부(30)는 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 공급되는 풀업 구동전압 및 풀다운 구동전압(VSS)을 이용하여 증폭동작을 수행한다.
The bit line detection amplifier 30 performs an amplification operation using the pull-up driving voltage and the pull-down driving voltage VSS supplied through the pull-up power line RTO and the pull-down power line SB.

도 2는 도 1의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.FIG. 2 is a timing diagram illustrating an internal operation of the semiconductor memory device of FIG. 1.

도 2의 타이밍 다이어그램 및 도 1을 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 동작을 설명하면 다음과 같다.Referring to the timing diagram of FIG. 2 and FIG. 1, the operation of the semiconductor memory device configured as described above is as follows.

우선, 액티브 펄스신호(ACT_PULSE)가 하이레벨로 펄싱하면, 액티브 신호(ACT)가 하이레벨로 활성화 된다.First, when the active pulse signal ACT_PULSE pulses to a high level, the active signal ACT is activated to a high level.

다음으로, 제1 풀업전원 인에이블 신호(SAP1)가 일정시간 동안 하이레벨로 활성화 된다. 이때, 전원전압(VDD)이 풀업 전원라인(RTO)으로 구동되므로 풀업 전원라인(RTO)의 전압레벨은 빠르게 상승하게 된다. 즉, 전원전압(VDD)을 오버 드라이빙 전압으로 이용하여 풀업 전원라인(RTO)의 전압을 빠르게 상승시킨다.Next, the first pull-up power supply enable signal SAP1 is activated to a high level for a predetermined time. At this time, since the power supply voltage VDD is driven by the pull-up power supply line RTO, the voltage level of the pull-up power supply line RTO rises rapidly. That is, the voltage of the pull-up power line RTO is quickly increased by using the power supply voltage VDD as an overdriving voltage.

다음으로, 제2 풀업전원 인에이블 신호(SAP2)는 제1 풀업전원 인에이블 신호(SAP1)가 로우레벨로 비활성화 되는 시점부터 하이레벨로 활성화 된다. 이때, 풀업 구동전압(VCORE)이 풀업 전원라인(RTO)으로 구동되므로, 풀업 전원라인(RTO)은 풀업 구동전압(VCORE)을 유지하게 된다.Next, the second pull-up power supply enable signal SAP2 is activated to a high level from the time when the first pull-up power supply enable signal SAP1 is inactivated to a low level. At this time, since the pull-up driving voltage VCORE is driven by the pull-up power line RTO, the pull-up power line RTO maintains the pull-up driving voltage VCORE.

즉, 액티브 동작모드의 초기구간 동안 풀업 전원라인(RTO)의 전압레벨을 전원전압(VDD)을 이용하게 빠르게 상승시키고, 초기구간 이후에는 전원전압(VDD) 보다 낮은 풀업 구동전압(VCORE)을 이용하여 풀업 전원라인(RTO)의 전압레벨을 일정한 레벨로 유지하게 된다. 이와 같은 방식은 풀업 전원라인(RTO)의 전압레벨을 빠르게 상승시켜서, 비트라인 감지증폭부(30)의 증폭동작이 빠르게 수행 되도록 한다. 하지만, 전원전압(VDD)과 풀업 구동전압(VCORE) 사이의 전압 차이가 클 경우, 풀업 전원라인(RTO)의 전압레벨이 안정적으로 유지되지 못하고 규정된 범위 이상 상승하게 되는 경우가 발생할 수 있다. 또한, 종래의 방식은 고집적화된 코어 영역에 풀업전원 전달부가 복수개 구비되므로, 레이아웃 측면에서 불리하다.
That is, the voltage level of the pull-up power line RTO is quickly increased to use the power supply voltage VDD during the initial period of the active operation mode, and the pull-up driving voltage VCORE lower than the power voltage VDD is used after the initial period. As a result, the voltage level of the pull-up power supply line RTO is maintained at a constant level. In this manner, the voltage level of the pull-up power supply line RTO is quickly increased, so that the amplification operation of the bit line detection amplifier 30 is performed quickly. However, when the voltage difference between the power supply voltage VDD and the pull-up driving voltage VCORE is large, a voltage level of the pull-up power supply line RTO may not be maintained stably and may rise above a prescribed range. In addition, the conventional method is disadvantageous in terms of layout since a plurality of pull-up power transmission units are provided in the highly integrated core region.

본 발명은 안정적인 풀업 구동전압을 공급할 수 있는 반도체 메모리 장치를 제공한다.The present invention provides a semiconductor memory device capable of supplying a stable pull-up driving voltage.

또한, 본 발명은 안정적인 증폭동작을 수행하는 비트라인 감지증폭부를 포함한 반도체 메모리 장치를 제공한다.
In addition, the present invention provides a semiconductor memory device including a bit line detection amplifier for performing a stable amplification operation.

본 발명의 일 실시예에 따르면, 액티브 동작구간 동안 풀업 구동전압을 구동하는 전원 구동부; 상기 액티브 동작구간 중 초기 일정구간 동안 상기 풀업 구동전압을 구동하는 보조 전원 구동부; 상기 전원 구동부 및 상기 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및 상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하며, 상기 보조 전원 구동부는 상기 풀업 구동전압의 구동시간을 조절하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.According to one embodiment of the invention, the power supply driving unit for driving a pull-up driving voltage during the active operation period; An auxiliary power driver driving the pull-up driving voltage during an initial predetermined period of the active operation period; A pull-up power transfer unit configured to transfer the pull-up driving voltage driven by the power drive unit and the auxiliary power drive unit to a pull-up power line; And a bit line sensing amplifier configured to perform an amplification operation by using the pull-up driving voltage supplied through the pull-up power line, wherein the auxiliary power driver controls the driving time of the pull-up driving voltage. An apparatus is provided.

또한, 본 발명의 다른 실시예에 따르면, 액티브 동작구간 동안 풀업 구동전압을 구동하는 전원 구동부; 상기 액티브 동작구간 중 초기 일정구간 동안 상기 풀업 구동전압을 구동하는 제1 보조 전원 구동부; 딥 파워다운 동작구간을 제외한 구간동안 상기 풀업 구동전압을 구동하는 제2 보조 전원 구동부; 상기 전원 구동부 및 상기 제1 및 제2 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및 상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하며, 상기 제1 보조 전원 구동부는 상기 풀업 구동전압의 구동시간을 조절하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.In addition, according to another embodiment of the present invention, a power supply driving unit for driving a pull-up driving voltage during the active operation period; A first auxiliary power driver driving the pull-up driving voltage during an initial predetermined period of the active operation period; A second auxiliary power driver driving the pull-up driving voltage during a period except a deep power down operation period; A pull-up power transmitter configured to transfer the pull-up driving voltage driven by the power driver and the first and second auxiliary power drivers to a pull-up power line; And a bit line sensing amplifier configured to perform an amplification operation using the pull-up driving voltage supplied through the pull-up power line, wherein the first auxiliary power driver adjusts a driving time of the pull-up driving voltage. A semiconductor memory device is provided.

또한, 본 발명의 또 다른 실시예에 따르면, 액티브 펄스신호에 응답하여 활성화 되는 액티브 신호의 제어에 따라 풀업 구동전압을 구동하는 전원 구동부; 상기 액티브 펄스신호에 응답하여 일정시간 동안 활성화 되는 제어펄스신호를 생성하는 제어펄스 생성부; 상기 제어펄스신호에 응답하여 상기 풀업 구동전압을 구동하는 제1 보조 전원 구동부; 딥 파워다운 신호에 응답하여 상기 풀업 구동전압을 구동하는 제2 보조 전원 구동부; 상기 액티브 신호 및 상기 제어펄스신호의 활성화 시점으로부터 일정시간 이후에 활성화 되는 풀업전원 인에이블 신호에 응답하여 상기 전원 구동부 및 상기 제1 및 제2 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및 상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하는 반도체 메모리 장치가 제공된다.
Further, according to another embodiment of the present invention, the power supply driver for driving a pull-up driving voltage in accordance with the control of the active signal is activated in response to the active pulse signal; A control pulse generator for generating a control pulse signal activated for a predetermined time in response to the active pulse signal; A first auxiliary power driver driving the pull-up driving voltage in response to the control pulse signal; A second auxiliary power driver driving the pull-up driving voltage in response to a deep power down signal; A pull-up power line configured to supply the pull-up driving voltage driven by the power driver and the first and second auxiliary power drivers in response to a pull-up power enable signal activated after a predetermined time from an activation time of the active signal and the control pulse signal; Pull-up power transmission unit for transmitting to; And a bit line sensing amplifier configured to perform an amplification operation by using the pull-up driving voltage supplied through the pull-up power line.

도 1은 종래기술의 반도체 메모리 장치에 대한 구성도이다.
도 2는 도 1의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 4는 도 3의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.1 is a block diagram of a semiconductor memory device of the prior art.
FIG. 2 is a timing diagram illustrating an internal operation of the semiconductor memory device of FIG. 1.
3 is a block diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention.
4 is a timing diagram illustrating an internal operation of the semiconductor memory device of FIG. 3.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.3 is a block diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention.

본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.The semiconductor memory device according to the present embodiment includes only a brief configuration for clearly describing the technical idea to be proposed.

도 3을 참조하면, 반도체 메모리 장치는 전원 구동부(110)와, 제1 보조 전원 구동부(120)와, 제2 보조 전원 구동부(130)와, 풀업전원 전달부(210)와, 풀다운전원 전달부(220)와, 비트라인 감지증폭부(300)와, 제어펄스 생성부(400)를 포함한다. Referring to FIG. 3, the semiconductor memory device may include a power driver 110, a first auxiliary power driver 120, a second auxiliary power driver 130, a pull-up power transmitter 210, and a pull-down power transmitter. And a bit line sensing amplifier 300 and a control pulse generator 400.

참고적으로 제2 보조 전원 구동부(130) 및 제어펄스 생성부(400)는 실시예에 따라 선택적으로 구비되는 요소이다. 한편, 본 실시예에서 풀다운 전원라인(SB)에 풀다운 구동전압, 즉 접지전압(VSS)을 전달하는 풀다운전원 전달부(220)는 풀업 전원라인(RTO)에 풀업 구동전압(VCORE)이 구동될 때, 동시에 풀다운 구동전압(VSS)을 전달한다고 가정하기로 한다.
For reference, the second auxiliary power driver 130 and the control pulse generator 400 are elements that are selectively provided according to the embodiment. Meanwhile, in the present embodiment, the pull-down power transmission unit 220 which transfers the pull-down driving voltage, that is, the ground voltage VSS, to the pull-down power line SB may drive the pull-up driving voltage VCORE on the pull-up power line RTO. In this case, it is assumed that the pull-down driving voltage VSS is simultaneously transferred.

상기와 같이 구성되는 반도체 메모리 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.The detailed configuration and main operations of the semiconductor memory device configured as described above are as follows.

전원 구동부(110)는 액티브 동작구간 동안 풀업 구동전압(VCORE)을 구동한다. 전원 구동부(110)는 액티브 펄스신호(ACT_PULSE)에 응답하여 활성화 되는 액티브 신호(ACT)의 제어에 따라 출력노드(N0)에 풀업 구동전압(VCORE)을 구동한다. 여기에서 액티브 펄스신호(ACT_PULSE)는 액티브 동작을 지시하는 내부 커맨드 신호이며, 액티브 신호(ACT)는 액티브 펄스신호(ACT_PULSE)가 펄싱하면 액티브 동작구간 동안 하이레벨로 활성화 되는 신호이다. 참고적으로 전원 구동부(110)는 전원전압(VDD)을 다운 컨버팅 하여 풀업 구동전압(VCORE)을 출력한다. The power driver 110 drives the pull-up driving voltage VCORE during the active operation period. The power driver 110 drives the pull-up driving voltage VCORE to the output node N0 under the control of the active signal ACT activated in response to the active pulse signal ACT_PULSE. The active pulse signal ACT_PULSE is an internal command signal for instructing active operation, and the active signal ACT is a signal that is activated at a high level during the active operation period when the active pulse signal ACT_PULSE is pulsed. For reference, the power driver 110 outputs the pull-up driving voltage VCORE by down-converting the power voltage VDD.

제어펄스 생성부(400)는 액티브 펄스신호(ACT_PULSE)에 응답하여 일정시간 동안 활성화 되는 제어펄스신호(CTRL_PULSE)를 생성한다. 즉, 액티브 펄스신호(ACT_PULSE)는 액티브 동작구간 중 초기 일정구간 동안 하이레벨로 활성화 되는 신호이다. 제어펄스 생성부(400)는 제어펄스신호(CTRL_PULSE)의 활성화 시점 및 활성화 시간을 조절하도록 구성될 수 있다.The control pulse generator 400 generates a control pulse signal CTRL_PULSE that is activated for a predetermined time in response to the active pulse signal ACT_PULSE. That is, the active pulse signal ACT_PULSE is a signal that is activated at a high level during an initial predetermined period of the active operation period. The control pulse generator 400 may be configured to adjust an activation time and an activation time of the control pulse signal CTRL_PULSE.

제1 보조 전원 구동부(120)는 액티브 동작구간 중 초기 일정구간 동안 풀업 구동전압(VCORE)을 구동한다. 즉, 제1 보조 전원 구동부(120)는 제어펄스신호(CTRL_PULSE)에 응답하여 출력노드(N0)에 풀업 구동전압(VCORE)을 구동한다. 따라서, 제1 보조 전원 구동부(120)는 제어펄스신호(CTRL_PULSE)의 활성화 시점 및 활성화 시간에 따라 풀업 구동전압(VCORE)의 구동시점 및 구동시간을 조절한다.The first auxiliary power driver 120 drives the pull-up driving voltage VCORE during an initial predetermined period of the active operation period. That is, the first auxiliary power driver 120 drives the pull-up driving voltage VCORE to the output node N0 in response to the control pulse signal CTRL_PULSE. Therefore, the first auxiliary power driver 120 adjusts the driving time and the driving time of the pull-up driving voltage VCORE according to the activation time and the activation time of the control pulse signal CTRL_PULSE.

제2 보조 전원 구동부(130)는 딥 파워다운 동작구간을 제외한 구간동안 풀업 구동전압(VCORE)을 구동한다. 제2 보조 전원 구동부(130)는 딥 파워다운 신호(DPD)가 비활성화 되어 있을 때 풀업 구동전압(VCORE)을 출력노드(N0)에 구동한다. 즉, 제2 보조 전원 구동부(130)는 딥 파워다운 동작구간이 아닌 대기모드(IDLE MODE)에서 출력노드(N0)의 전압레벨이 일정한 레벨 이상 유지하도록 한다. 제2 보조 전원 구동부(130)는 액티브 동작이 시작되었을 때, 출력노드(N0)의 전압레벨이 빠르게 상승할 수 있도록 한다.The second auxiliary power driver 130 drives the pull-up driving voltage VCORE during the period except the deep power down operation period. The second auxiliary power driver 130 drives the pull-up driving voltage VCORE to the output node N0 when the deep power down signal DPD is inactivated. That is, the second auxiliary power driver 130 maintains the voltage level of the output node NO at a predetermined level or more in the idle mode instead of the deep power down operation period. The second auxiliary power driver 130 allows the voltage level of the output node N0 to rise quickly when the active operation starts.

한편, 제1 보조 전원 구동부(120)는 전원 구동부(110) 보다 전원 구동력이 강하게 설계되고, 제2 보조 전원 구동부(130)는 전원 구동부(110) 보다 전원 구동력이 약하게 설계되는 것이 바람직하다. 제2 보조 전원 구동부(130)는 대기모드에서 출력노드(N0)의 전압레벨을 일정레벨로 유지하는 일종의 프리차지 역할을 하게 되므로, 전류소모를 고려하여 구동력이 상대적으로 약하게 설계된다. 또한, 제1 보조 전원 구동부(120)는 액티브 동작모드의 초기 일정구간 동안 강한 구동력으로 구동하여 풀업 전원라인(RTO)의 전압레벨을 빠르게 상승시키는 역할을 하므로 전류소모가 많더라도 전원 구동력이 상대적으로 강하게 설계된다.On the other hand, it is preferable that the first auxiliary power driver 120 is designed to be stronger than the power driver 110, and the second auxiliary power driver 130 is designed to be weaker than the power driver 110. Since the second auxiliary power driver 130 serves as a kind of precharge to maintain the voltage level of the output node N0 at a constant level in the standby mode, the driving power is relatively weak in consideration of current consumption. In addition, since the first auxiliary power driver 120 drives the voltage level of the pull-up power line RTO quickly by driving with a strong driving force during an initial predetermined period of the active operation mode, the power driving force is relatively high even though the current consumption is high. Strongly designed

풀업전원 전달부(210)는 전원 구동부(110) 및 제1 및 제2 보조 전원 구동부(120,130)에서 구동되는 풀업 구동전압(VCORE)을 풀업 전원라인(RTO)으로 전달한다. 이때, 풀업전원 전달부(210)는 전원 구동부(110)와 제1 및 제2 보조 전원 구동부(120,130)에서 풀업 구동전압(VCORE)을 구동한 시점으로부터 일정시간 이후에 풀업 구동전압(VCORE)을 전달하도록 구성된다. 여기에서 풀업전원 전달부(210)는 출력노드(N0)와 풀업 전원라인(RTO) 사이에 접속되며, 풀업전원 인에이블 신호(SAP)의 제어를 받는 NMOS 트랜지스터(MN1)로 구성된다. 풀업전원 전달부(210)는 액티브 신호(ACT) 및 제어펄스신호(CTRL_PULSE)의 활성화 시점으로부터 일정시간 이후에 활성화 되는 풀업전원 인에이블 신호(SAP)에 응답하여 전원 구동부(110) 및 제1 및 제2 보조 전원 구동부(120,130)에서 구동되는 풀업 구동전압(VCORE)을 풀업 전원라인(RTO)으로 전달한다.The pull-up power transmitter 210 transfers the pull-up driving voltage VCORE driven by the power driver 110 and the first and second auxiliary power drivers 120 and 130 to the pull-up power line RTO. In this case, the pull-up power transmission unit 210 generates the pull-up driving voltage VCORE after a predetermined time from the time when the power driving unit 110 and the first and second auxiliary power driving units 120 and 130 drive the pull-up driving voltage VCORE. Configured to deliver. Here, the pull-up power transmitter 210 is connected between the output node NO and the pull-up power line RTO, and is configured as an NMOS transistor MN1 that is controlled by the pull-up power enable signal SAP. The pull-up power transmitter 210 may respond to the power-up driver 110 and the first and the first and second power-up power enable signals SAP, which are activated after a predetermined time from the activation time of the active signal ACT and the control pulse signal CTRL_PULSE. The pull-up driving voltage VCORE driven by the second auxiliary power driver 120 and 130 is transferred to the pull-up power line RTO.

풀다운전원 전달부(220)는 풀다운전원 인에이블 신호(SAN)에 응답하여 풀다운 구동전압(VSS)을 풀다운 전원라인(SB)으로 전달한다. 여기에서 풀다운전원 전달부(220)는 접지전압단(VSS)과 풀다운 전원라인(SB) 사이에 접속되며, 풀다운전원 인에이블 신호(SAN)의 제어를 받는 NMOS 트랜지스터(MN2)로 구성된다.The pull-down power transmitter 220 transfers the pull-down driving voltage VSS to the pull-down power line SB in response to the pull-down power enable signal SAN. Here, the pull-down power transmitter 220 is connected between the ground voltage terminal VSS and the pull-down power line SB and includes a NMOS transistor MN2 that is controlled by the pull-down power enable signal SAN.

비트라인 감지증폭부(300)는 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해서 공급되는 풀업 구동전압(VCORE) 및 풀다운 구동전압(VSS)을 이용하여 증폭동작을 수행한다. 참고적으로 비트라인 감지증폭부(300)는 하이레벨의 데이터를 풀업 구동전압(VCORE)을 이용하여 증폭하며, 로우레벨의 데이터를 풀다운 구동전압(VSS)을 이용하여 증폭한다. 한편, 비트라인 감지증폭부(300)가 차동증폭회로로 구성된다면, 풀업 및 풀다운 구동전압(VCORE,VSS)을 이용하여 데이터를 차동증폭하게 된다.
The bit line detection amplifier 300 performs an amplification operation using the pull-up driving voltage VCORE and the pull-down driving voltage VSS supplied through the pull-up power line RTO and the pull-down power line SB. For reference, the bit line sense amplifier 300 amplifies the high level data using the pull-up driving voltage VCORE and amplifies the low level data using the pull-down driving voltage VSS. On the other hand, if the bit line sense amplifier 300 is configured as a differential amplifier circuit, the data is differentially amplified using the pull-up and pull-down driving voltages VCORE and VSS.

도 4는 도 3의 반도체 메모리 장치의 내부동작을 나타낸 타이밍 다이어그램이다.4 is a timing diagram illustrating an internal operation of the semiconductor memory device of FIG. 3.

도 4의 타이밍 다이어그램 및 도 3을 참조하여, 상기와 같이 구성되는 반도체 메모리 장치의 동작을 설명하면 다음과 같다.Referring to the timing diagram of FIG. 4 and FIG. 3, the operation of the semiconductor memory device configured as described above is as follows.

우선, 액티브 펄스신호(ACT_PULSE)가 하이레벨로 펄싱하면, 액티브 신호(ACT)가 하이레벨로 활성화 된다. 이때, 제어펄스신호(CTRL_PULSE)는 액티브 신호(ACT)와는 달리 일정시간 동안에만 하이레벨로 활성화 된다. 액티브 신호(ACT)가 활성화 되었으므로, 전원 구동부(110)는 출력노드(N0)로 풀업 구동전압(VCORE)을 구동한다. 또한, 제어펄스신호(CTRL_PULSE)도 활성화 되었으므로, 제1 보조 전원 구동부(120)는 출력노드(N0)로 풀업 구동전압(VCORE)을 구동한다.First, when the active pulse signal ACT_PULSE pulses to a high level, the active signal ACT is activated to a high level. At this time, unlike the active signal ACT, the control pulse signal CTRL_PULSE is activated at a high level only for a predetermined time. Since the active signal ACT is activated, the power supply driver 110 drives the pull-up driving voltage VCORE to the output node NO. In addition, since the control pulse signal CTRL_PULSE is also activated, the first auxiliary power driver 120 drives the pull-up driving voltage VCORE to the output node N0.

다음으로, 풀업전원 인에이블 신호(SAP)가 하이레벨로 활성화 되면 풀업전원 전달부(210)가 풀업 전원라인(RTO)으로 풀업 구동전압(VCORE)을 전달하기 시작하여 풀업 전원라인(RTO)의 전압레벨이 점진적으로 상승하게 된다.Next, when the pull-up power enable signal SAP is activated to a high level, the pull-up power transmission unit 210 starts to transfer the pull-up driving voltage VCORE to the pull-up power line RTO, thereby The voltage level gradually rises.

이때, 액티브 동작모드의 초기구간, 즉, 제어펄스신호(CTRL_PULSE)가 활성화 되는 구간동안 강한 전원 구동력을 갖는 제1 보조 전원 구동부(120)가 전원 구동부(110)와 함께 풀업 구동전압(VCORE)을 구동하므로, 풀업 전원라인(RTO)의 전압레벨이 안정적으로 증가하게 된다. 즉, 풀업 전원라인(RTO)의 전압레벨이 규정된 범위 이하로 하강하거나, 규정된 범위 이상으로 상승하는 문제를 방지할 수 있다. In this case, during the initial period of the active operation mode, that is, during the period in which the control pulse signal CTRL_PULSE is activated, the first auxiliary power driver 120 having the strong power driving force together with the power driver 110 may pull the pull-up driving voltage VCORE. As a result, the voltage level of the pull-up power line RTO is increased stably. That is, it is possible to prevent the problem that the voltage level of the pull-up power supply line RTO falls below the prescribed range or rises above the prescribed range.

이와 같이 단일 전압레벨의 풀업 구동전압(VCORE)을 이용하여 데이터를 증폭하는 반도체 메모리 장치는 레이아웃을 단순화 시킬 수 있으므로 공간배치 측면에서 유리하다. 또한, 단일 전원을 구동하므로 전류소모를 감소시킬 수 있다.
As described above, a semiconductor memory device that amplifies data using the pull-up driving voltage VCORE having a single voltage level can simplify the layout, which is advantageous in terms of space layout. In addition, driving a single power supply can reduce current consumption.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 이러한, 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.In the above, the specific description was made according to the embodiment of the present invention. For reference, although not directly related to the technical spirit of the present invention, in order to explain the present invention in more detail, an embodiment including an additional configuration may be illustrated. In addition, the configuration of an active high or an active low for indicating an activation state of a signal and a circuit may vary according to embodiments. Such a detailed description according to the change of the implementation is too many cases, and since the change can be easily inferred by anyone skilled in the art, the description thereof will be omitted.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

210 : 풀업전원 전달부
220 : 풀다운전원 전달부
도면에서 NMOS 트랜지스터는 각각 MNi (i=0,1,2, … ) 으로 표시함.210: pull-up power transmission unit
220: pull-down power transmission unit
In the figure, NMOS transistors are denoted by MNi (i = 0,1,2,…), respectively.

Claims (13)

액티브 동작구간 동안 풀업 구동전압을 구동하는 전원 구동부;
상기 액티브 동작구간 중 초기 일정구간 동안 상기 풀업 구동전압을 구동하는 보조 전원 구동부;
상기 전원 구동부 및 상기 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및
상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하며,
상기 보조 전원 구동부는 상기 풀업 구동전압의 구동시간을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
A power driver driving the pull-up driving voltage during the active operation period;
An auxiliary power driver driving the pull-up driving voltage during an initial predetermined period of the active operation period;
A pull-up power transfer unit configured to transfer the pull-up driving voltage driven by the power drive unit and the auxiliary power drive unit to a pull-up power line; And
And a bit line detection amplifier configured to perform an amplification operation by using the pull-up driving voltage supplied through the pull-up power line.
And the auxiliary power supply driver adjusts a driving time of the pull-up driving voltage.
제1항에 있어서,
상기 보조 전원 구동부의 구동시점 및 구동시간을 제어하기 위한 제어펄스신호를 생성하는 제어펄스 생성부를 더 포함하는 반도체 메모리 장치.
The method of claim 1,
And a control pulse generator configured to generate a control pulse signal for controlling a driving time and a driving time of the auxiliary power driver.
제1항에 있어서,
상기 풀업전원 전달부는,
상기 전원 구동부 및 상기 보조 전원 구동부에서 상기 풀업 구동전압을 구동한 시점으로부터 일정시간 이후에 상기 풀업 구동전압을 전달하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1,
The pull-up power transmission unit,
And the pull-up driving voltage is transmitted after a predetermined time from when the power-up driving unit and the auxiliary power-supply driving unit drive the pull-up driving voltage.
제3항에 있어서,
상기 풀업전원 전달부는,
풀업전원 인에이블 신호의 제어를 받는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 3,
The pull-up power transmission unit,
And a switching unit which is controlled by a pull-up power supply enable signal.
제1항에 있어서,
상기 보조 전원 구동부는 상기 전원 구동부 보다 전원 구동력이 강한 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 1,
The auxiliary power driver is a semiconductor memory device, characterized in that the power driving force is stronger than the power driver.
액티브 동작구간 동안 풀업 구동전압을 구동하는 전원 구동부;
상기 액티브 동작구간 중 초기 일정구간 동안 상기 풀업 구동전압을 구동하는 제1 보조 전원 구동부;
딥 파워다운 동작구간을 제외한 구간동안 상기 풀업 구동전압을 구동하는 제2 보조 전원 구동부;
상기 전원 구동부 및 상기 제1 및 제2 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및
상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부를 포함하며,
상기 제1 보조 전원 구동부는 상기 풀업 구동전압의 구동시간을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
A power driver driving the pull-up driving voltage during the active operation period;
A first auxiliary power driver driving the pull-up driving voltage during an initial predetermined period of the active operation period;
A second auxiliary power driver driving the pull-up driving voltage during a period except a deep power down operation period;
A pull-up power transmitter configured to transfer the pull-up driving voltage driven by the power driver and the first and second auxiliary power drivers to a pull-up power line; And
And a bit line detection amplifier configured to perform an amplification operation by using the pull-up driving voltage supplied through the pull-up power line.
And the first auxiliary power supply driver adjusts a driving time of the pull-up driving voltage.
제6항에 있어서,
상기 제1 보조 전원 구동부의 구동시점 및 구동시간을 제어하기 위한 제어펄스신호를 생성하는 제어펄스 생성부를 더 포함하는 반도체 메모리 장치.
The method of claim 6,
And a control pulse generator configured to generate a control pulse signal for controlling a driving time and a driving time of the first auxiliary power driver.
제6항에 있어서,
상기 풀업전원 전달부는,
상기 전원 구동부와 상기 제1 및 제2 보조 전원 구동부에서 상기 풀업 구동전압을 구동한 시점으로부터 일정시간 이후에 상기 풀업 구동전압을 전달하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 6,
The pull-up power transmission unit,
And the pull-up driving voltage is transmitted after a predetermined time from when the power-up driving unit and the first and second auxiliary power driving units drive the pull-up driving voltage.
제8항에 있어서,
상기 풀업전원 전달부는,
풀업전원 인에이블 신호의 제어를 받는 스위칭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 8,
The pull-up power transmission unit,
And a switching unit which is controlled by a pull-up power supply enable signal.
제6항에 있어서,
상기 제1 보조 전원 구동부는 상기 전원 구동부 보다 전원 구동력이 강하며, 상기 제2 보조 전원 구동부는 상기 전원 구동부 보다 전원 구동력이 약한 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 6,
And the first auxiliary power driver is stronger than the power driver, and the second auxiliary power driver is weaker than the power driver.
액티브 펄스신호에 응답하여 활성화 되는 액티브 신호의 제어에 따라 풀업 구동전압을 구동하는 전원 구동부;
상기 액티브 펄스신호에 응답하여 일정시간 동안 활성화 되는 제어펄스신호를 생성하는 제어펄스 생성부;
상기 제어펄스신호에 응답하여 상기 풀업 구동전압을 구동하는 제1 보조 전원 구동부;
딥 파워다운 신호에 응답하여 상기 풀업 구동전압을 구동하는 제2 보조 전원 구동부;
상기 액티브 신호 및 상기 제어펄스신호의 활성화 시점으로부터 일정시간 이후에 활성화 되는 풀업전원 인에이블 신호에 응답하여 상기 전원 구동부 및 상기 제1 및 제2 보조 전원 구동부에서 구동되는 상기 풀업 구동전압을 풀업 전원라인으로 전달하는 풀업전원 전달부; 및
상기 풀업 전원라인을 통해서 공급되는 상기 풀업 구동전압을 이용하여 증폭동작을 수행하는 비트라인 감지증폭부
를 포함하는 반도체 메모리 장치.
A power driver driving a pull-up driving voltage according to a control of an active signal activated in response to an active pulse signal;
A control pulse generator for generating a control pulse signal activated for a predetermined time in response to the active pulse signal;
A first auxiliary power driver driving the pull-up driving voltage in response to the control pulse signal;
A second auxiliary power driver driving the pull-up driving voltage in response to a deep power down signal;
A pull-up power line configured to supply the pull-up driving voltage driven by the power driver and the first and second auxiliary power drivers in response to a pull-up power enable signal activated after a predetermined time from an activation time of the active signal and the control pulse signal; Pull-up power transmission unit for transmitting to; And
Bit line detection amplifier for performing an amplification operation using the pull-up driving voltage supplied through the pull-up power line
And a semiconductor memory device.
제11항에 있어서,
상기 제1 보조 전원 구동부는 상기 전원 구동부 보다 전원 구동력이 강하며, 상기 제2 보조 전원 구동부는 상기 전원 구동부 보다 전원 구동력이 약한 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 11,
And the first auxiliary power driver is stronger than the power driver, and the second auxiliary power driver is weaker than the power driver.
제11항에 있어서,
상기 제어펄스 생성부는,
상기 제어펄스신호의 활성화 시점 및 활성화 시간을 조절하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 11,
The control pulse generator,
And activating time and activation time of the control pulse signal.
KR1020100027899A 2010-03-29 2010-03-29 Semiconductor memory apparatus KR101143444B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100027899A KR101143444B1 (en) 2010-03-29 2010-03-29 Semiconductor memory apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100027899A KR101143444B1 (en) 2010-03-29 2010-03-29 Semiconductor memory apparatus

Publications (2)

Publication Number Publication Date
KR20110108614A true KR20110108614A (en) 2011-10-06
KR101143444B1 KR101143444B1 (en) 2012-05-23

Family

ID=45026133

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100027899A KR101143444B1 (en) 2010-03-29 2010-03-29 Semiconductor memory apparatus

Country Status (1)

Country Link
KR (1) KR101143444B1 (en)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886628B1 (en) 2006-05-10 2009-03-04 주식회사 하이닉스반도체 Internal voltage generation circuit in semiconductor device

Also Published As

Publication number Publication date
KR101143444B1 (en) 2012-05-23

Similar Documents

Publication Publication Date Title
US20060091937A1 (en) Internal voltage generator
KR100604660B1 (en) Semiconductor memory device controlled drivability of over-driver
KR100567916B1 (en) Apparatus and method for supplying power in a semiconductor memory device
US7567469B2 (en) Over driving pulse generator
KR20150137250A (en) Semiconductor device and semiconductor system using the same
KR20120086067A (en) Semiconductor memory apparatus
KR101153803B1 (en) Fuse circuit for semiconductor apparatus
KR100954112B1 (en) Semiconductor memory device
KR101068340B1 (en) Integrated circuit and semiconductor memory device
KR101143444B1 (en) Semiconductor memory apparatus
KR100762881B1 (en) A circuit of sense amplifier
KR20070097804A (en) A circuit of sense amplifier
US7012840B2 (en) Semiconductor memory device having voltage driving circuit
KR102034614B1 (en) Semiconductor memory device
KR20160115484A (en) Power driving device and semiconductor device including the same
JP2012119023A (en) Semiconductor device
KR20140028556A (en) Semiconductor integrated circuit having differential signal transfer scheme and driving method thereof
US20120275243A1 (en) Semiconductor memory device
KR20030057702A (en) Semiconductor device for providing stable power to sense amplifer
KR100940844B1 (en) Sense Amplifier Driving Circuit for Semiconductor Memory Apparatus
KR20020034215A (en) Sense amplifier over drive circuit
KR20100064102A (en) Semiconductor memory device and operation method thereof
KR20050097153A (en) Semiconductor memory device
KR100680949B1 (en) Internal voltage generator for memory device
KR20210084955A (en) Memory device including data input/output circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee