KR20110108220A - Three dimensional semiconductor memory device and method of fabricating the same - Google Patents
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Abstract
3차원 반도체 장치 및 그 제조 방법이 제공된다. 이 장치는 차례로 적층된 도전 패턴들을 포함하면서 기판 상에 배치되는 도전 구조체, 도전 구조체를 관통하여 기판의 상부면에 삽입되는 반도체 패턴, 및 반도체 패턴과 도전 구조체 사이에 개재되는 절연막 구조체를 포함한다. 반도체 패턴은 수평적으로 연장되어 절연막 구조체의 아래에서 기판의 측벽과 직접 접촉한다. A three-dimensional semiconductor device and a method of manufacturing the same are provided. The apparatus includes a conductive structure disposed on a substrate, including conductive patterns stacked in turn, a semiconductor pattern penetrating through the conductive structure and inserted into an upper surface of the substrate, and an insulating film structure interposed between the semiconductor pattern and the conductive structure. The semiconductor pattern extends horizontally to directly contact the sidewalls of the substrate under the insulating film structure.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 3차원적으로 배열된 메모리 셀들을 포함하는 3차원 메모리 반도체 장치에 관한 것이다. The present invention relates to a semiconductor device, and more particularly, to a three-dimensional memory semiconductor device including three-dimensionally arranged memory cells.
3D-IC 메모리 기술은 메모리 용량의 증대를 위한 기술로서, 메모리 셀들을 3차원적으로 배열하는 것과 관련된 제반 기술들을 의미한다. 메모리 용량은, 3D-IC 메모리 기술 이외에도, (1) 패턴 미세화 기술 및 (2) 다중 레벨 셀(MLC) 기술을 통해서도 증대될 수 있다. 하지만, 패턴 미세화 기술은 고비용의 문제를 수반하고, MLC 기술은 증가시킬 수 있는 셀당 비트의 수에서 제한될 수 밖에 없다. 이런 이유에서, 3D-IC 기술은 메모리 용량의 증대를 위한 필연적인 방법인 것으로 보인다. 물론, 패턴 미세화 및 MLS 기술들이 3D-IC 기술에 접목될 경우, 더욱 증가된 메모리 용량을 구현할 수 있다는 점에서, 패턴 미세화 및 MLS 기술들 역시 3D-IC 기술과는 독립적으로 발전할 것으로 기대된다. 3D-IC memory technology is a technology for increasing memory capacity, and refers to various technologies related to three-dimensionally arranging memory cells. In addition to the 3D-IC memory technology, memory capacity can be increased through (1) pattern refinement technology and (2) multi-level cell (MLC) technology. However, pattern refinement involves a costly problem, and MLC techniques are limited in terms of the number of bits per cell that can be increased. For this reason, 3D-IC technology seems to be an inevitable way to increase memory capacity. Of course, when pattern refinement and MLS technologies are combined with 3D-IC technology, it is expected that pattern refinement and MLS technologies will also develop independently of 3D-IC technology.
3D-IC 기술의 하나로서, 펀치-앤-플러그(punch-and-plug) 기술이 최근 제안되었다. 상기 펀치-앤-플러그 기술은 다층의 박막들을 기판 상에 차례로 형성한 후 상기 박막들을 관통하는 플러그들을 형성하는 단계들을 포함한다. 이 기술을 이용하면, 제조 비용의 큰 증가없이 3D 메모리 소자의 메모리 용량을 크게 증가시킬 수 있기 때문에, 이 기술은 최근 크게 주목받고 있다. As one of the 3D-IC technologies, punch-and-plug technology has recently been proposed. The punch-and-plug technique involves sequentially forming multiple layers of thin films on a substrate and then forming plugs through the thin films. This technology has attracted much attention recently because it can greatly increase the memory capacity of a 3D memory device without significantly increasing the manufacturing cost.
본 발명이 이루고자 하는 일 기술적 과제는 동작 전류의 감소 및 스트링의 저항 증가를 예방할 수 있는 3차원 반도체 장치의 제조 방법을 제공하는 데 있다. One object of the present invention is to provide a method of manufacturing a three-dimensional semiconductor device capable of preventing a decrease in operating current and an increase in resistance of a string.
본 발명이 이루고자 하는 일 기술적 과제는 동작 전류의 감소 및 스트링의 저항 증가를 예방할 수 있는 3차원 반도체 장치를 제공하는 데 있다. One object of the present invention is to provide a three-dimensional semiconductor device capable of preventing a decrease in operating current and an increase in resistance of a string.
기판의 상부면에 삽입된 반도체 패턴을 포함하는 3차원 반도체 장치의 제조 방법이 제공된다. 이 방법은 기판 상에 형성된 다층막 구조체를 관통하여 상기 기판의 상부면을 소정의 깊이로 리세스시키는 개구부를 형성하고, 상기 개구부의 내벽을 덮는 수직막 및 제 1 반도체막을 차례로 형성하고, 상기 제 1 반도체막의 내측벽에 상기 제 1 반도체막의 바닥면을 노출시키는 보호막 스페이서를 형성한 후, 상기 보호막 스페이서를 식각 마스크로 사용하여 상기 제 1 반도체막 및 상기 수직막을 차례로 그리고 등방적으로 식각하는 단계를 포함할 수 있다. 상기 식각 단계의 결과로서, 상기 개구부에 의해 리세스된 상기 기판의 측벽을 노출시키는 언더컷 영역이 형성될 수 있다. 이후, 상기 언더컷 영역에는 상기 기판과 상기 제 1 반도체막을 연결하는 제 2 반도체막이 형성된다. Provided is a method of manufacturing a three-dimensional semiconductor device including a semiconductor pattern inserted into an upper surface of a substrate. The method forms an opening for penetrating the multilayer film structure formed on the substrate and recessing the upper surface of the substrate to a predetermined depth, and forming a vertical film and a first semiconductor film covering the inner wall of the opening in order, and forming the first film. Forming a passivation layer spacer on the inner sidewall of the semiconductor layer to expose the bottom surface of the first semiconductor layer, and then sequentially and isotropically etching the first semiconductor layer and the vertical layer using the passivation layer spacer as an etching mask; can do. As a result of the etching step, an undercut region may be formed that exposes the sidewall of the substrate recessed by the opening. Thereafter, a second semiconductor film connecting the substrate and the first semiconductor film is formed in the undercut region.
일부 실시예들에 따르면, 상기 제 1 반도체막을 등방적으로 식각하는 단계는 상기 제 1 반도체막의 노출된 표면을 건식 식각하여 상기 수직막의 표면을 노출시키는 단계를 포함할 수 있다. 상기 건식 식각은 플라즈마를 의도적으로 생성하지 않는 분위기에서 실시될 수 있으며, 이러한 플라즈마의 비사용은 상기 제 1 반도체막 또는 상기 수직막에 대한 플라즈마 유발 식각 손상을 예방할 수 있도록 만든다. In example embodiments, the isotropic etching of the first semiconductor layer may include exposing the surface of the vertical layer by dry etching the exposed surface of the first semiconductor layer. The dry etching may be performed in an atmosphere that does not intentionally generate plasma, and the non-use of such plasma makes it possible to prevent plasma-induced etching damage to the first semiconductor film or the vertical film.
일부 실시예들에 따르면, 상기 건식 식각은 불소 원자를 포함하는 제 1 가스, 염소 원자를 포함하는 제 2 가스 및 아르곤, 헬륨 및 질소 중의 적어도 하나를 포함하는 캐리어 가스를 사용하여 실시될 수 있다. 또한, 상기 건식 식각은 1기압보다 낮은 압력 조건 및 섭씨 350도 내지 섭씨 500도의 온도 조건 아래에서 실시될 수 있다. According to some embodiments, the dry etching may be performed using a first gas containing a fluorine atom, a second gas containing a chlorine atom, and a carrier gas including at least one of argon, helium, and nitrogen. In addition, the dry etching may be performed under pressure conditions lower than 1 atmosphere and temperature conditions of 350 degrees to 500 degrees Celsius.
일부 실시예들에 따르면, 상기 수직막을 등방적으로 식각하는 단계는, 상기 제 1 반도체막이 식각됨으로써 노출되는, 상기 수직막의 표면을 식각액을 사용하여 식각하는 단계를 포함할 수 있다. 상기 식각액은 상기 제 1 반도체막에 대해 식각 선택성을 가지고 상기 수직막을 식각할 수 있는 액상의 물질들을 포함할 수 있다. In some embodiments, the isotropic etching of the vertical layer may include etching the surface of the vertical layer, which is exposed by etching the first semiconductor layer, using an etchant. The etchant may include liquid materials capable of etching the vertical layer with an etching selectivity with respect to the first semiconductor layer.
일부 실시예들에 따르면, 상기 수직막은 상기 개구부의 내벽을 덮는 복수의 박막들로 구성될 수 있으며, 상기 수직막을 구성하는 박막들 중의 적어도 하나는 실리콘 산화막 또는 실리콘 질화막일 수 있다. 예를 들면, 상기 수직막은 상기 개구부의 내벽을 차례로 덮는 캐핑막, 전하저장막 및 터널절연막을 포함하고, 상기 수직막을 등방적으로 식각하는 단계는 상기 터널절연막, 상기 전하저장막 및 상기 캐핑막을 차례로 그리고 등방적으로 식각하는 단계를 포함할 수 있다. 이 경우, 상기 터널절연막 및 상기 캐핑막을 식각하는 단계들 각각은 불산을 포함하는 포함하는 식각액을 사용하여 실시되고, 상기 전하저장막을 식각하는 단계는 인산을 포함하는 식각액을 사용하여 실시될 수 있다. In example embodiments, the vertical layer may be formed of a plurality of thin films covering the inner wall of the opening, and at least one of the thin films forming the vertical layer may be a silicon oxide layer or a silicon nitride layer. For example, the vertical layer may include a capping layer, a charge storage layer, and a tunnel insulation layer that sequentially cover an inner wall of the opening, and the isotropic etching of the vertical layer may sequentially rotate the tunnel insulation layer, the charge storage layer, and the capping layer. And isotropically etching. In this case, each of etching the tunnel insulation layer and the capping layer may be performed using an etchant including hydrofluoric acid, and the etching of the charge storage layer may be performed using an etchant including phosphoric acid.
일부 실시예들에 따르면, 상기 보호막 스페이서는 상기 수직막을 등방적으로 식각하는 동안 함께 식각되어 제거될 수 있다. In example embodiments, the passivation layer spacers may be etched and removed together while isotropically etching the vertical layer.
기판의 상부면에 삽입된 반도체 패턴을 포함하는 3차원 반도체 장치가 제공된다. 이 장치는 차례로 적층된 도전 패턴들을 포함하면서 기판 상에 배치되는 도전 구조체, 상기 도전 구조체를 관통하여 상기 기판의 상부면에 삽입되는 반도체 패턴, 및 상기 반도체 패턴과 상기 도전 구조체 사이에 개재되는 절연막 구조체를 포함할 수 있다. 상기 절연막 구조체는 전하저장막, 상기 전하저장막과 상기 도전 구조체 사이의 캐핑막 및 상기 전하저장막과 상기 반도체 패턴 사이의 터널절연막을 포함할 수 있고, 상기 반도체 패턴은 수평적으로 연장되어 상기 절연막 구조체의 아래에서 상기 기판의 측벽과 직접 접촉할 수 있다. 이에 더하여, 상기 전하저장막은 상기 캐핑막 및 상기 터널절연막보다 상기 기판을 향해 돌출되고, 상기 캐핑막의 바닥면은 상기 터널절연막의 바닥면보다 그것들 각각의 하부에 위치하는 상기 기판의 상부면에 더 인접할 수 있다. Provided is a three-dimensional semiconductor device including a semiconductor pattern inserted in an upper surface of a substrate. The device includes a conductive structure disposed on a substrate, including conductive patterns stacked in turn, a semiconductor pattern penetrating through the conductive structure and inserted into an upper surface of the substrate, and an insulating film structure interposed between the semiconductor pattern and the conductive structure. It may include. The insulating film structure may include a charge storage film, a capping film between the charge storage film and the conductive structure, and a tunnel insulating film between the charge storage film and the semiconductor pattern, wherein the semiconductor pattern extends horizontally to form the insulating film. Below the structure may be in direct contact with the sidewalls of the substrate. In addition, the charge storage film protrudes toward the substrate rather than the capping film and the tunnel insulating film, and the bottom surface of the capping film is closer to the top surface of the substrate located below each of them than the bottom surface of the tunnel insulating film. Can be.
본 발명의 일부 실시예들에 따르면, 수직 패턴의 아래에는 언더컷 영역이 형성되고, 상기 언더컷 영역에는 기판과 반도체 스페이서를 연결하는 반도체 물질이 형성된다. 이에 따라, 도 58을 참조하여 설명될 동작 전류의 감소 및 스트링의 저항 증가의 문제들은 예방될 수 있다. According to some embodiments of the present invention, an undercut region is formed under the vertical pattern, and the undercut region is formed with a semiconductor material connecting the substrate and the semiconductor spacer. Accordingly, problems of the decrease in the operating current and the increase in the resistance of the string to be described with reference to FIG. 58 can be prevented.
이에 더하여 본 발명의 실시예들에 따르면, 상기 언더컷 영역은 플라즈마를 사용하지 않는 건식 식각 또는 습식 식각 기술들을 사용하여 형성될 수 있다. 이에 따라, 상기 반도체 스페이서에 대한 플라즈마 유발 식각 손상은 예방될 수 있다. In addition, according to embodiments of the present invention, the undercut region may be formed using dry etching or wet etching techniques that do not use plasma. Accordingly, plasma induced etch damage to the semiconductor spacer can be prevented.
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 12 내지 도 21은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 22 내지 도 24는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다.
도 25 내지 도 27은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다.
도 28 내지 도 43은 정보저장막의 구조와 관련된 본 발명의 실시예들을 설명하기 위한 사시도들이다.
도 44 내지 도 46은 변형된 실시예들에 따른 3차원 반도체 장치들을 설명하기 위한 단면도들이다.
도 47 및 도 48은 다른 변형된 실시예들에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다.
도 49 및 도 50은 비교예들에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다.
도 51 내지 도 57는 도 24를 참조하여 설명된 상기 언더컷 영역을 형성하는 실시예를 예시적으로 도시하는 단면도들이다.
도 58 및 도 59는 본 발명의 실시예들에 따른 3차원 반도체 장치들의 비교하여 설명하기 위한 단면도들이다.
도 60은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 61은 본 발명에 따른 메모리 시스템을 장착하는 정보 처리 시스템을 간략히 보여주는 블록도이다. 1 to 11 are perspective views illustrating a method of manufacturing a 3D semiconductor device according to a first embodiment of the present invention.
12 to 21 are perspective views illustrating a method of manufacturing a three-dimensional semiconductor device according to a second embodiment of the present invention.
22 to 24 are perspective views illustrating three-dimensional semiconductor devices according to the first embodiment of the present invention.
25 to 27 are perspective views illustrating three-dimensional semiconductor devices according to a second embodiment of the present invention.
28 to 43 are perspective views for describing embodiments of the present invention related to the structure of an information storage film.
44 to 46 are cross-sectional views illustrating 3D semiconductor devices in accordance with modified embodiments.
47 and 48 are perspective views illustrating three-dimensional semiconductor devices according to other modified embodiments.
49 and 50 are perspective views illustrating three-dimensional semiconductor devices according to comparative examples.
51 to 57 are cross-sectional views illustrating exemplary embodiments of forming the undercut region described with reference to FIG. 24.
58 and 59 are cross-sectional views for comparing and explaining 3D semiconductor devices according to example embodiments.
60 is a block diagram schematically illustrating an example of a memory card including a flash memory device according to the present invention.
Fig. 61 is a block diagram briefly showing an information processing system equipped with a memory system according to the present invention.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Objects, other objects, features and advantages of the present invention will be readily understood through the following preferred embodiments associated with the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
In the present specification, when it is mentioned that a film is on another film or substrate, it means that it may be formed directly on another film or substrate or a third film may be interposed therebetween. In addition, in the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical contents. In addition, although the terms first, second, third, etc. are used to describe various regions, films, etc. in various embodiments of the present specification, these regions, films should not be limited by these terms. . These terms are only used to distinguish any given region or film from other regions or films. Thus, the film quality referred to as the first film quality in one embodiment may be referred to as the second film quality in other embodiments. Each embodiment described and illustrated herein also includes its complementary embodiment.
본 발명의 실시예들에 따른 3차원 반도체 장치는 셀 어레이 영역, 주변회로 영역, 센스 앰프 영역, 디코딩 회로 영역 및 연결 영역을 포함할 수 있다. 상기 셀 어레이 영역에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 상기 주변 회로 영역에는 상기 메모리 셀들의 구동을 위한 회로들이 배치되고, 상기 센스 앰프 영역에는 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들이 배치된다. 상기 연결 영역은 상기 셀 어레이 영역과 상기 디코딩 회로 영역 사이에 배치될 수 있으며, 여기에는 상기 워드라인들과 상기 디코딩 회로 영역을 전기적으로 연결하는 배선 구조체가 배치될 수 있다. The 3D semiconductor device according to example embodiments may include a cell array region, a peripheral circuit region, a sense amplifier region, a decoding circuit region, and a connection region. In the cell array region, a plurality of memory cells and bit lines and word lines for electrical connection to the memory cells are disposed. Circuits for driving the memory cells are disposed in the peripheral circuit region, and circuits for reading information stored in the memory cells are disposed in the sense amplifier region. The connection area may be disposed between the cell array area and the decoding circuit area, and a wiring structure may be disposed to electrically connect the word lines and the decoding circuit area.
아래에서는, 3차원 반도체 장치의 셀 어레이 영역의 일부분과 관련된 기술적 특징들이 주로 설명될 것이다. 한편, 2009년 12월 18일에 출원된 한국특허출원번호 2009-0126854, 2010년 2월 18일에 출원된 한국특허출원번호 2010-0014751, 2010년 1월 22일에 출원된 한국특허출원번호 2010-0006124, 2009년 10월 19일에 출원된 한국특허출원번호 2009-0099370, 2009년 6월 8일에 출원된 미국특허출원번호 12/480,399는 상기 셀 어레이 영역뿐만이 아니라 (주변회로 영역 또는 연결 영역과 같은) 다른 영역들과 관련된 기술적 특징들을 개시하고 있다. 한국특허출원번호 2009-0126854, 2010-0014751, 2010-0006124, 2009-0099370 및 미국특허출원번호 12/480,399에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다. In the following, technical features related to a part of the cell array region of the three-dimensional semiconductor device will be mainly described. Meanwhile, Korean Patent Application No. 2009-0126854, filed December 18, 2009, Korean Patent Application No. 2010-0014751, filed February 18, 2010, and Korean Patent Application No. 2010, filed January 22, 2010 -0006124, Korean Patent Application No. 2009-0099370, filed on October 19, 2009, US Patent Application No. 12 / 480,399, filed on June 8, 2009, is not only the cell array region (a peripheral circuit region or a connection region). Technical features related to other areas). The contents disclosed in Korean Patent Application Nos. 2009-0126854, 2010-0014751, 2010-0006124, 2009-0099370 and US Patent Application No. 12 / 480,399 are incorporated in their entirety as part of this application.
이에 더하여, 상기 한국특허출원번호 2010-0006124는 메모리 구조체를 형성하는 단계를 반복함으로써, 메모리 구조체를 다층으로 형성하는 구성을 개시하고 있다. 본 발명의 기술적 사상은 아래에서 설명될 메모리 구조체를 반복적으로 형성함으로써 다층의 메모리 구조체들을 형성하는 실시예들로 확장되어 구현될 수 있다.
In addition, the Korean Patent Application No. 2010-0006124 discloses a configuration of forming a memory structure in multiple layers by repeating the step of forming the memory structure. The technical idea of the present invention can be extended to embodiments of forming a multilayer memory structures by repeatedly forming a memory structure to be described below.
[방법-제 1 [Method-Part 1 실시예Example ]]
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 1 to 11 are perspective views illustrating a method of manufacturing a 3D semiconductor device according to a first embodiment of the present invention.
도 1을 참조하면, 기판(10) 상에 주형 구조체(100)를 형성한다. 상기 기판(10)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 상기 기판(10)은 실리콘 웨이퍼일 수 있다. Referring to FIG. 1, the
변형된 실시예에 따르면, 상기 기판(10)과 상기 주형 구조체(100) 사이에는 적어도 하나의 트랜지스터를 포함하는 하부 구조체(미도시)가 배치될 수 있다. 하지만, 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 주형 구조체(100)가 상기 기판(10) 상에 직접 형성되는 실시예를 예시적으로 설명할 것이다. 그럼에도 불구하고, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. According to a modified embodiment, a lower structure (not shown) including at least one transistor may be disposed between the
상기 주형 구조체(100)는 복수의 절연막들(121~129: 120) 및 복수의 희생막들(131~138: 130)을 포함할 수 있다. 상기 절연막들(120) 및 상기 희생막들(130)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 상기 희생막(130)은 상기 절연막(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생막(130)을 식각하는 공정에서, 상기 희생막(130)은 상기 절연막(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 알려진 것처럼, 이러한 식각 선택성(etch selectivity)은 상기 절연막(120)의 식각 속도에 대한 상기 희생막(130)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생막(130)은 상기 절연막(120)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 예를 들면, 상기 절연막(120)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 상기 희생막(130)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 절연막(120)과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 절연막들(120)은 실리콘 산화막이고 상기 희생막들(130)은 실리콘 질화막인 실시예를 예시적으로 설명할 것이다. The
한편, 일 실시예에 따르면, 도시된 것처럼, 상기 희생막들(130)은 실질적으로 동일한 두께로 형성될 수 있다. 이와 달리, 상기 절연막들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들면, 상기 절연막들(120) 중의 최하부층(121)은 상기 희생막(130)보다 얇은 두께로 형성되고, 아래에서부터 3번째층(123) 및 위에서부터 3번째층(127)은 상기 희생막(130)보다 두꺼운 두께로 형성되고, 상기 절연막들(120) 중의 나머지는 상기 희생막(130)보다 얇거나 두꺼울 수 있다. 하지만, 상기 절연막들(120)의 이러한 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 상기 주형 구조체(100)를 구성하는 막들의 층수 역시 다양하게 변형될 수 있다. In some embodiments, as illustrated, the
도 2 및 도 3을 참조하면, 상기 주형 구조체(100)를 관통하는 개구부들(105)을 형성한 후, 상기 개구부들(105)의 내벽들을 콘포말하게 덮는 수직막(150)을 형성한다. 상기 수직막(150)은 상기 개구부들(105)로부터 수평적으로 연장되어 상기 주형 구조체(100)의 상부면을 덮을 수도 있다.2 and 3, after forming the
이 실시예에 따르면, 상기 개구부들(105)은 홀 모양으로 형성될 수 있다. 즉, 상기 개구부들(105) 각각은 그것의 깊이가 그것의 폭보다 적어도 5배 이상 큰 모양으로 형성될 수 있다. 이에 더하여, 이 실시예에 따르면, 상기 개구부들(105)은 상기 기판(10)의 상부면(즉, xy 평면) 상에 2차원적으로 형성될 수 있다. 즉, 상기 개구부들(105) 각각은 x 및 y 방향을 따라 다른 것들로부터 이격되어 형성되는 고립된 영역일 수 있다. According to this embodiment, the
상기 개구부들(105)을 형성하는 단계는 상기 주형 구조체(100) 상에 상기 개구부들(105)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계 및 이를 식각 마스크로 사용하여 상기 주형 구조체(100)를 이방성 식각하는 단계를 포함할 수 있다. 한편, 상기 주형 구조체(100)는 적어도 두 종류의 서로 다른 막들을 포함하기 때문에, 상기 개구부(105)의 측벽은 상기 기판(10)의 상부면에 완전하게 수직하기 않을 수 있다. 예를 들면, 상기 기판(10)의 상부면에 가까울수록, 상기 개구부(105)의 폭은 감소될 수 있다. 상기 개구부(105) 폭의 이러한 불균일함은 3차원적으로 배열되는 트랜지스터들의 동작 특성에서의 불균일함을 유발할 수 있다. 이러한 불균일함에 대한 보다 상세한 설명 및 이를 개선할 수 있는 방법들은 미국출원번호 12/420,518에 개시되고 있으며, 여기에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다. The forming of the
한편, 상기 주형 구조체(100)가 상기 기판(10) 상에 직접 형성되는 실시예의 경우, 상기 개구부(105)는 도시된 것처럼 상기 기판(10)의 상부면을 노출시키도록 형성될 수 있다. 이에 더하여, 상기 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 상기 개구부(105) 아래의 기판(10)은 소정의 깊이로 리세스될 수 있다. Meanwhile, in the embodiment in which the
상기 수직막(150)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 상기 수직막(150)은 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 박막들 중의 적어도 하나를 포함할 수 있다. 본 발명의 실시예들은 상기 수직막(150)을 구성하는 박막들이 무엇인가에 따라 다양하게 세분화될 수 있다. 이러한 세분화된 실시예들은 이후 도 28 내지 도 35를 참조하여 상세하게 다시 설명될 것이다. The
도 4를 참조하면, 상기 개구부들(105) 각각의 내벽을 차례로 덮는 수직 패턴(155) 및 반도체 스페이서(165)를 형성한다. 이 단계는 상기 수직막(150)이 형성된 결과물을 콘포말하게 덮는 제 1 반도체막을 형성한 후, 상기 제 1 반도체막 및 상기 수직막(150)을 이방성 식각하여 상기 개구부들(105)의 바닥에서 상기 기판(10)의 상부면을 노출시키는 단계를 포함할 수 있다. 이에 따라, 상기 수직 패턴(155) 및 반도체 스페이서(165)는 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 또한, 상기 제 1 반도체막을 이방성 식각하는 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼, 상기 반도체 스페이서(165)에 의해 노출되는 상기 기판(10)의 상부면은 리세스될 수 있다. Referring to FIG. 4, a
한편, 상기 이방성 식각 단계 동안, 상기 반도체 스페이서(165)의 아래에 위치하는 상기 수직막(150)의 일부분은 식각되지 않을 수 있으며, 이 경우, 상기 수직 패턴(155)은 상기 반도체 스페이서(165)의 바닥면과 상기 기판(10)의 상부면 사이에 개재되는 바닥부를 가질 수 있다. 변형된 실시예에 따르면, 상기 반도체 스페이서(165)를 식각 마스크로 사용하여 상기 수직 패턴(155)의 노출된 표면을 식각하는 단계가 더 실시될 수 있다. 이 경우, 도 24에 도시된 것처럼, 상기 반도체 스페이서(165)의 아래에는 언더컷 영역이 형성될 수 있으며, 상기 수직 패턴(155)의 길이는 상기 반도체 스페이서(165)의 길이보다 짧아질 수 있다. Meanwhile, during the anisotropic etching step, a portion of the
이에 더하여, 상기 제 1 반도체막 및 상기 수직막(150)에 대한 이방성 식각의 결과로서, 상기 주형 구조체(100)의 상부면이 노출될 수 있다. 이에 따라, 상기 수직 패턴들(155) 각각 및 상기 반도체 스페이서들(165) 각각은 상기 개구부들(105) 내에 국소화될 수 있다. 즉, 상기 수직 패턴들(155) 및 상기 반도체 스페이서들(165)은 xy 평면 상에 2차원적으로 배열될 수 있다. In addition, an upper surface of the
상기 제 1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있다. 또한, 상기 제 1 반도체막은 상기 개구부(105)의 폭의 1/50 내지 1/5의 범위에서 선택되는 두께로 형성될 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 제 1 반도체막은 에피택시얼 기술들 중의 한가지를 사용하여 형성될 수 있다. 2010년 2월 2일에 출원된 한국출원번호 2010-0009628은 본 발명의 기술적 사상을 구현하기 위해 사용될 수 있는 에피택시얼 기술들을 개시하고 있으며, 여기에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다. 본 발명의 다른 변형된 실시예들에 따르면, 상기 제 1 반도체막은 유기 반도체막 및 탄소 나노 구조체들 중의 한가지일 수도 있다. The first semiconductor film may be a polycrystalline silicon film formed using one of atomic layer deposition (ALD) or chemical vapor deposition (CVD) techniques. In addition, the first semiconductor film may be formed to a thickness selected from a range of 1/50 to 1/5 of the width of the
도 5 및 도 6을 참조하면, 상기 수직 패턴(155)이 형성된 결과물 상에 제 2 반도체막(170) 및 매립 절연막(180)을 차례로 형성한다. 5 and 6, the
상기 제 2 반도체막(170)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있다. 일 실시예에 따르면, 상기 제 2 반도체막(170)은 상기 개구부(105)를 완전히 매립하지 않는 두께를 가지고 콘포말하게 형성될 수 있다. 즉, 도시된 것처럼, 상기 제 2 반도체막(170)은 상기 개구부(105) 내에 핀홀(105a)을 정의할 수 있다. The
상기 매립 절연막(180)은 상기 핀홀(105a)을 채우도록 형성될 수 있으며, 에스오지 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 일 실시예에 따르면, 상기 매립 절연막(180)을 형성하기 전에, 상기 제 2 반도체막(170)이 형성된 결과물을 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 단계가 더 실시될 수 있다. 상기 반도체 스페이서(165) 및 상기 제 2 반도체막(170) 내에 존재하는 결정 결함들 중의 많은 부분이 이러한 수소 어닐링 단계에 의해 치유될 수 있다. The buried insulating
본 발명의 변형된 실시예에 따르면, 상기 제 2 반도체막(170)은 상기 반도체 스페이서(165)가 형성된 상기 개구부들(105)을 채우도록 형성될 수 있으며, 이 경우 상기 매립 절연막(180)을 형성하는 단계는 생략될 수 있다. 도 23 및 도 24는 이러한 변형된 실시예에 따른 최종 결과물을 예시적으로 도시한다. According to a modified embodiment of the present invention, the
도 7을 참조하면, 상기 주형 구조체(100)을 관통하면서 상기 희생막들(130) 및 상기 절연막들(120)의 측벽들을 노출시키는 트렌치들(200)을 형성한다. 상기 트렌치들(200)은 도시된 것처럼 상기 개구부들(105)로부터 이격되어 이들 사이를 가로지를 수 있다. Referring to FIG. 7,
상기 트렌치들(200)을 형성하는 단계는 상기 주형 구조체(100)의 상부 또는 상기 매립 절연막(180)의 상부에 식각 마스크를 형성한 후, 상기 기판(10)의 상부면이 노출될 때까지 상기 식각 마스크 아래의 막들을 이방성 식각하는 단계를 포함할 수 있다. 이에 따라, 도시된 것처럼, 상기 주형 구조체(100)의 상부에서 상기 제 2 반도체막(170) 및 상기 매립 절연막(180)은 패터닝되어 상기 트렌치들(200)의 상부 입구들을 정의할 수 있다. 상기 이방성 식각 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼 상기 트렌치(200) 아래의 기판(10)은 소정의 깊이로 리세스될 수 있다.The forming of the
한편, 식각 대상이 실질적으로 동일하기 때문에, 상기 개구부(105)의 경우와 유사하게, 상기 기판(10)의 상부면에 가까울수록 상기 트렌치들(200)은 감소된 폭을 가질 수 있다. 상기 트렌치들(200) 폭의 이러한 불균일함은 3차원적으로 배열되는 트랜지스터들의 동작 특성에서의 불균일함을 유발할 수 있다. 이러한 불균일함에 대한 보다 상세한 설명 및 이를 개선할 수 있는 방법들은 2009년 4월 8일에 미국에 출원된 미국출원번호 12/420,518에 개시되고 있으며, 여기에 개시된 내용들은 완전한 형태로서 이 출원의 일부로 포함된다. Meanwhile, since the etching targets are substantially the same, similarly to the
일 실시예에 따르면, 도시된 것처럼, 한 쌍의 트렌치들(200)이 상기 개구부들(105) 각각의 양측에 형성될 수 있다. 즉, 동일한 y 좌표를 가지면서 x축 방향을 따라 배열되는 상기 개구부들(105)과 상기 트렌치들(200)의 수들은 실질적으로 동일할 수 있다. 하지만, 본 발명의 기술적 사상이 이러한 실시예에 한정되는 것은 아니다. 예를 들면, 2009년 12월 18일에 출원된 한국특허출원번호 2009-0126854는 상기 개구부들(105)에 대한 상기 트렌치들(200)의 상대적 배치와 관련된 변형된 실시예들을 개시하고 있다. 상기 한국특허출원번호 2009-0126854에 개시된 내용들은 완전한 형태로서 이 출원의 일부로서 포함된다. According to one embodiment, as shown, a pair of
도 8을 참조하면, 상기 노출된 희생막들(130)을 선택적으로 제거하여 상기 절연막들(120) 사이에 리세스 영역들(210)을 형성한다. Referring to FIG. 8, the exposed
상기 리세스 영역들(210)은 상기 트렌치들(200)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 상기 수직 패턴들(155)의 측벽들을 노출시키도록 형성된다. 보다 구체적으로, 상기 리세스 영역(210)의 외곽 경계(outer boundary)는 그것의 상/하부에 위치하는 상기 절연막들(120) 및 그것의 양측에 위치하는 상기 트렌치들(200)에 의해 한정된다. 또한, 상기 리세스 영역(210)의 내부 경계(internal boundary)는 그것을 수직하게 관통하는 상기 수직 패턴들(155)에 의해 정의된다. The
상기 리세스 영역들(210)을 형성하는 단계는 상기 절연막들(120) 및 상기 수직 패턴들(155)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 희생막들(130)을 수평적으로 식각하는 단계를 포함할 수 있다. 예를 들면, 상기 희생막들(130)이 실리콘 질화막이고 상기 절연막들(120)이 실리콘 산화막인 경우, 상기 수평적 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다. The forming of the
도 9를 참조하면, 상기 리세스 영역들(210)을 채우는 수평 구조체들(HS)을 형성한다. 상기 수평 구조체(HS)는 상기 리세스 영역(210)의 내벽을 덮는 수평 패턴들(220) 및 상기 리세스 영역(210)의 나머지 공간을 채우는 도전 패턴(230)을 포함할 수 있다. Referring to FIG. 9, horizontal structures HS may be formed to fill the
상기 수평 구조체들(HS)을 형성하는 단계는 상기 리세스 영역들(210)을 차례로 채우는 수평막 및 도전막을 차례로 형성한 후, 상기 트렌치들(200) 내에서 상기 도전막을 제거하여 상기 리세스 영역들(210) 내에 상기 도전 패턴들(230)을 남기는 단계를 포함할 수 있다. The forming of the horizontal structures HS may include forming a horizontal layer and a conductive layer which sequentially fill the
상기 수평막 또는 상기 수평 패턴들(220)은, 상기 수직막(150)의 경우와 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 패턴(220)이 전하트랩형 비휘발성 메모리 트랜지스터의 블록킹 유전막을 포함할 수 있다. 상술한 것처럼, 본 발명의 실시예들은 상기 수직막(150) 및 상기 수평 패턴(220) 각각을 구성하는 박막이 무엇인가에 따라 다양하게 세분화될 수 있다. 이러한 세분화된 실시예들은 이후 도 28 내지 도 35를 참조하여 상세하게 다시 설명될 것이다. Similar to the case of the
상기 도전막은, 상기 수평막에 의해 덮인, 상기 리세스 영역들(210)을 채우도록 형성될 수 있다. 이때, 상기 트렌치들(200)은 상기 도전막에 의해 완전히 또는 부분적으로 채워질 수 있다. 상기 도전막은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 도전막은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다. 일 실시예에 따르면, 상기 도전막은 상기 트렌치(200)의 내벽을 콘포말하게 덮도록 형성될 수 있으며, 이 경우, 상기 도전 패턴(230)을 형성하는 단계는 상기 트렌치(200) 내에서 상기 도전막을 등방적 식각의 방법으로 제거하는 단계를 포함할 수 있다. 다른 실시예에 따르면, 상기 도전막은 상기 트렌치(200)를 채우도록 형성될 수 있으며, 이 경우 상기 도전 패턴(230)을 형성하는 단계는 상기 트렌치(200) 내에서 상기 도전막을 이방성 식각하는 단계를 포함할 수 있다. The conductive layer may be formed to fill the
플래쉬 메모리를 위한 본 발명의 일 실시예에 따르면, 상기 도전 패턴들(230)을 형성한 후, 불순물 영역들(240)을 형성하는 단계가 더 실시될 수 있다. 상기 불순물 영역들(240)은 이온 주입 공정을 통해 형성될 수 있으며, 상기 트렌치(200)를 통해 노출된 상기 기판(10) 내에 형성될 수 있다. 한편, 상기 불순물 영역들(240)은 상기 기판(10)과 다른 도전형을 가질 수 있다. 이와 달리, 상기 제 2 반도체막(170)과 접하는 상기 기판(10)의 영역(이하, 콘택 영역)은 상기 기판(10)과 동일한 도전형을 가질 수 있다. 이에 따라, 상기 불순물 영역들(240)은 상기 기판(10) 또는 상기 제 2 반도체막(170)과 피엔-접합을 구성할 수 있다. According to the exemplary embodiment of the present invention for the flash memory, after the
일 실시예에 따르면, 상기 불순물 영역들(240) 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예에 따르면, 상기 불순물 영역들(240) 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 상기 불순물 영역들(240)은, 서로 다른 복수의 불순물 영역들을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다. In example embodiments, each of the
도 10을 참조하면, 상기 트렌치들(200)을 채우는 전극 분리 패턴(250)을 형성한다. 상기 전극 분리 패턴(250)을 형성하는 단계는 상기 불순물 영역들(240)이 형성된 결과물 상에 전극 분리막을 형성한 후, 그 결과물을 식각하여 상기 주형 구조체(100)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 전극 분리막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있으며, 상기 식각 단계는 화학적-기계적 연마 기술 또는 에치백 기술과 같은 평탄화 기술을 사용하여 실시될 수 있다. 상기 평탄화 식각의 결과로서, 상기 매립 절연막(180) 및 상기 제 2 반도체막(170)은, 도시된 것처럼 상기 개구부들(105) 각각의 내부에 국소적으로 배치되는, 매립 패턴들(185) 및 반도체 몸체부들(175)을 형성할 수 있다. Referring to FIG. 10, an
본 발명의 일 실시예에 따르면, 상기 수직 패턴(155), 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)는 하나의 수직 구조체(VS)를 구성할 수 있으며, 상기 기판(10) 상에는, 상기 주형 구조체(100)를 관통하면서 2차원적으로 배열되는, 복수의 수직 구조체들(VS)이 형성될 수 있다. 상술한 구성에 따르면, 상기 수직 구조체들(VS)이 배치되는 위치는 상기 개구부들(105)에 의해 정의된다. 한편, 상기 매립 패턴(185) 역시 상기 수직 구조체(VS)를 구성할 수 있다. According to an embodiment of the present invention, the
도 11을 참조하면, 상기 수직 구조체들(VS) 각각의 상부에는 상부 플러그들(260)이 형성되고, 상기 상부 플러그들(260)의 상부에는 이들을 연결하는 상부 배선들(270)이 형성될 수 있다. Referring to FIG. 11,
일 실시예에 따르면, 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)의 상부 영역은 상부 불순물 영역(미도시)을 가질 수 있다. 상기 상부 불순물 영역의 바닥은 상기 수평 구조체들(HS) 중의 최상층의 상부면보다 높을 수 있다. 또한, 상기 상부 불순물 영역은 그것의 아래에 위치하는 상기 반도체 스페이서(165)의 일부분과 다른 도전형으로 도핑될 수 있다. 이에 따라, 상기 상부 불순물 영역은 그 하부 영역과 다이오드를 구성할 수 있다. 이 실시예에 따르면, 상기 상부 플러그들(260)은 도핑된 실리콘 및 금속성 물질들 중의 한가지일 수 있다. In example embodiments, an upper region of the
다른 실시예에 따르면, 상기 상부 플러그들(260)은 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)과 다른 도전형으로 도핑된 실리콘막일 수 있다. 이 경우, 상기 상부 플러그들(260)은 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)과 피엔 접합을 구성할 수 있다.According to another embodiment, the
상기 상부 배선들(270) 각각은 상기 상부 플러그(260)을 통해 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175)에 전기적으로 연결될 수 있으며, 상기 수평 구조체들(HS)을 가로지르도록 형성될 수 있다. 낸드 플래시 메모리를 위한 실시예에 따르면, 상기 상부 배선들(270)은 복수의 셀 스트링들의 일단들에 접속하는 비트라인들로 사용될 수 있다. Each of the
[방법-제 2 [Method-second 실시예Example ]]
도 12 내지 도 21은 본 발명의 제 2 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 간결함을 위해, 상술한 제 1 실시예와 실질적으로 동일한, 제 2 실시예의 기술적 특징들은 아래의 설명에서 생략될 수 있다. 12 to 21 are perspective views illustrating a method of manufacturing a three-dimensional semiconductor device according to a second embodiment of the present invention. For brevity, the technical features of the second embodiment, which are substantially the same as the first embodiment described above, may be omitted in the following description.
도 1 및 도 12를 참조하면, 상기 주형 구조체(100)를 관통하는 개구부들(106)을 형성한다. 이 실시예에 따르면, 상기 개구부들(106)은, xy 평면 및 xz 평면 상에 투영되는 단면들의 종횡비들이 적어도 5 이상인, 육면체 모양의 부분을 포함할 수 있다. 즉, 상기 개구부(106)의 y 및 z 방향의 길이들은 그것의 x방향의 길이보다 5배 이상 큰 모양일 수 있다. 1 and 12,
도 13을 참조하면, 상기 개구부들(106) 각각의 내벽을 차례로 덮는 예비 수직 패턴(154) 및 예비 반도체 스페이서(164)를 형성한다. 이 단계는 상기 개구부들(106)의 내벽을 차례로 덮는 수직막 및 제 1 반도체막을 형성한 후, 상기 제 1 반도체막을 이방성 식각하여 상기 개구부(106)의 바닥에서 상기 기판(10)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 제 1 반도체막을 이방성 식각하는 단계에서의 과도식각(over-etch)의 결과로서, 도시된 것처럼, 상기 예비 반도체 스페이서(164)에 의해 노출되는 상기 기판(10)의 상부면은 리세스될 수 있다. Referring to FIG. 13, a preliminary
한편, 앞선 실시예에서와 같이, 상기 수직막은 하나의 박막 또는 복수의 박막들로 구성될 수 있으며, 이후 도 36 내지 도 43을 참조하여 상세하게 다시 설명될 것처럼, 본 발명의 실시예들은 상기 수직막을 구성하는 박막들이 무엇인가에 따라 다양하게 세분화될 수 있다. On the other hand, as in the previous embodiment, the vertical film may be composed of one thin film or a plurality of thin films, as will be described in detail later with reference to FIGS. 36 to 43, embodiments of the present invention are the vertical The thin films constituting the film may be subdivided in various ways according to what they are.
도 14 및 도 15를 참조하면, 상기 예비 수직 패턴(154)이 형성된 결과물 상에 제 2 반도체막(170) 및 스트링 정의 마스크(182)을 차례로 형성한다. 상기 제 2 반도체막(170)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 다결정 실리콘막일 수 있으며, 상기 스트링 정의 마스크(182)는 에스오지 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 14 and 15, a
상기 스트링 정의 마스크(182)을 형성하는 단계는 상기 제 2 반도체막(170)이 형성된 결과물 상에 상기 개구부들(106)을 채우는 스트링 분리막을 형성한 후, 상기 개구부들(106)을 가로지도록 상기 스트링 분리막을 패터닝하는 단계를 포함할 수 있다. 상기 스트링 분리막을 패터닝하는 단계는 상기 제 2 반도체막(170)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 스트링 분리막을 이방성 식각하는 단계를 포함할 수 있다. 일 실시예에 따르면, 상기 스트링 분리막을 패터닝하는 단계는 상기 개구부(106)의 바닥에서 상기 제 2 반도체막(170)을 노출시키도록 실시될 수 있다. The forming of the
이에 따라, 상기 스트링 정의 마스크들(182) 각각은 상기 개구부들(106)의 상부를 가로지르는 상부 패턴(182a) 및 상기 상부 패턴(182a)으로부터 아래로 연장되어 상기 개구부들(106)을 부분적으로 채우는 연장 패턴들(182b)을 가질 수 있다. 상기 연장 패턴들(182b) 사이에서 상기 제 2 반도체막(170)의 표면들은 노출될 수 있다. 즉, 상기 연장 패턴들(182b)은 그들 사이에 위치하는 상기 제 2 반도체막(170)의 측벽들 및 바닥면을 노출시키도록 형성될 수 있다. Accordingly, each of the string definition masks 182 extends downwardly from the
도 16을 참조하면, 상기 스트링 정의 마스크들(182)을 식각 마스크로 사용하여, 상기 제 2 반도체막(170) 및 상기 예비 반도체 스페이서(164)을 차례로 패터닝한다. 이 패터닝 단계는 상기 예비 수직 패턴(154)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 제 2 반도체막(170) 및 상기 예비 반도체 스페이서(164)을 등방적으로 식각하는 단계를 포함할 수 있다. Referring to FIG. 16, the
일 실시예에 따르면, 상기 패터닝 단계 동안, 상기 예비 수직 패턴(154)이 함께 식각되어, 상기 주형 구조체(100)의 측벽들이 노출될 수 있다. 이 경우, 상기 예비 수직 패턴(154)은 수평적으로 분리되어 2차원적으로 배열된 수직 패턴들(155)을 형성하고, 상기 예비 반도체 스페이서(164)는 수평적으로 분리되어 2차원적으로 배열되는 반도체 스페이서들(165)을 형성한다. 즉, 상기 스트링 정의 마스크들(182)과 상기 주형 구조체(100) 사이에는, 상기 기판(10) 상에 2차원적으로 배열되는 수직 패턴들(155) 및 반도체 스페이서들(165)이 형성된다. 이에 더하여, 상기 패터닝 공정의 결과로서, 상기 제 2 반도체막(170) 역시 수평적으로 분리된 제 2 반도체 패턴들(174)을 형성한다. 상기 제 2 반도체 패턴들(174)은 도시된 것처럼 상기 반도체 스페이서들(165)과 상기 스트링 정의 마스크들(182) 사이에 개재되는 반도체 몸체부들(175)을 포함할 수 있다. According to one embodiment, during the patterning step, the preliminary
다른 실시예에 따르면, 상기 제 2 반도체 패턴들(174)은 상기 패터닝 공정에 의해 분리되지만, 상기 예비 수직 패턴(154)은 상기 개구부들(106)의 내벽에 잔존할 수 있다. 즉, 상기 패터닝 공정은 상기 주형 구조체(100)의 측벽을 노출시키지 않도록 실시될 수 있다. 도 27은 이러한 변형된 실시예에 따른 최종 결과물의 일부분을 도시하는 사시도이다. 상기 수직막이 복수의 박막들로 구성되는 경우, 상기 개구부들(106)의 내벽에는 상기 수직막 또는 상기 예비 수직 패턴(154)을 구성하는 복수의 박막들 중의 일부가 잔존할 수 있다. According to another embodiment, the
도 17 및 도 18을 참조하면, 상기 스트링 정의 마스크들(182) 사이의 개구부들(106)을 채우는 스트링 분리막들(ISO)을 형성한 후, 상기 주형 구조체(100)를 관통하면서 상기 희생막들(130) 및 상기 절연막들(120)의 측벽들을 노출시키는 트렌치들(200)을 형성한다. Referring to FIGS. 17 and 18, after forming the string isolation layers ISO filling the
상기 스트링 분리막들(ISO)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 또한, 상기 스트링 분리막들(ISO)은 상기 스트링 정의 마스크들(182)과 유사한 모양으로 형성될 수 있다. 즉, 상기 스트링 분리막들(ISO) 각각은 상기 개구부들(106)을 수평하게 가로지르는 상부 분리 패턴(ISOa) 및 상기 상부 분리 패턴(ISOa)으로부터 아래로 연장되어 상기 개구부들(106)을 채우는 연장부들(미도시)을 가질 수 있다. The string separators ISO may be formed of at least one of insulating materials. In addition, the string isolation layers ISO may be formed in a shape similar to that of the string definition masks 182. That is, each of the string separators ISO extends downwardly from the upper separation pattern ISOa and the upper separation pattern ISOa to horizontally cross the
상기 트렌치들(200)은 상기 개구부들(105) 사이를 가로지르도록 형성될 수 있으며, 도 9를 참조하여 설명된 제 1 실시예의 방법을 이용하여 형성될 수 있다. 상기 트렌치들(200)에 의해 상기 제 2 반도체 패턴(174)을 구성하는 상기 반도체 몸체부들(175)은 서로 분리되고, 상기 스트링 정의 마스크(182)을 구성하는 상기 연장 패턴들(182b)은 서로 분리될 수 있다. 이에 따라, 상기 반도체 몸체부들(175)은 상기 수직 패턴들(155) 및 반도체 스페이서들(165)과 유사하게 상기 기판(10) 상에 2차원적으로 배열될 수 있다. The
상술한 구성에 따르면, 하나의 개구부(106) 내에는 복수의 수직 구조체들(VS) 및 이들 사이에 배치되는 복수의 스트링 분리막들(ISO)이 배치될 수 있으며, 상기 수직 구조체들(VS) 각각은 하나의 상기 반도체 몸체부(175), 한 쌍의 상기 수직 패턴들(155) 및 한 쌍의 상기 반도체 스페이서들(165)를 포함할 수 있다. 한편, 상기 수직 구조체(VS)는 상기 연장 패턴(182b)을 더 포함할 수도 있다. According to the above-described configuration, a plurality of vertical structures VS and a plurality of string separation layers ISO disposed therebetween may be disposed in one
이어서, 도 19에 도시된 것처럼, 상기 노출된 희생막들(130)을 선택적으로 제거하여 상기 절연막들(120) 사이에 리세스 영역들(210)을 형성한 후, 도 20에 도시된 것처럼, 상기 리세스 영역들(210)을 채우는 수평 구조체들(HS)을 형성한다. 상기 리세스 영역들(210) 및 상기 수평 구조체들(HS)은 도 8 및 도 9를 참조하여 설명된 제 1 실시예의 방법을 이용하여 형성될 수 있다. 이에 따라, 상기 수평 구조체(HS)는 상기 리세스 영역(210)의 내벽을 덮는 수평 패턴들(220) 및 상기 리세스 영역(210)의 나머지 공간을 채우는 도전 패턴(230)을 포함할 수 있다. 이에 더하여, 도 20에 도시된 것처럼, 상기 도전 패턴들(230)을 형성한 후, 상기 트렌치(200)를 통해 노출된 상기 기판(10) 내에, 불순물 영역들(240)이 더 형성될 수 있다. Subsequently, as shown in FIG. 19, after the exposed
이후, 도 21에 도시된 것처럼, 상기 트렌치들(200)을 채우는 전극 분리 패턴들(250), 상기 수직 구조체들(VS) 각각에 접속하는 상부 플러그들(260) 및 상기 상부 플러그들(260)을 연결하는 상부 배선들(270)을 형성한다. 상기 전극 분리 패턴들(250), 상기 상부 플러그들(260) 및 상기 상부 배선들(270)은 도 10 및 도 11을 참조하여 설명된 제 1 실시예의 방법을 이용하여 형성될 수 있다.
Afterwards, as shown in FIG. 21,
[3차원 반도체 장치][3D Semiconductor Device]
아래에서는 본 발명의 기술적 사상에 따른 3차원 반도체 장치들을 도 22 내지 도 27을 참조하여 설명할 것이다. 도 22 내지 도 27에 있어서, 도면에서의 복잡성을 줄이고 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해, 3차원 반도체 장치를 구성하는 요소들의 일부분들은 의도적으로 생략되었다. 당업자에게 있어, 이러한 생략된 부분은 도면에 도시된 부분들과 앞서 설명된 제조 방법들로부터 용이하게 복원될 수 있다는 점에서, 이에 대한 별도의 설명은 생략한다. 또한, 설명의 간결함을 위해, 앞서 설명된 제조 방법들과 중복되는 기술적 특징에 대한 설명은 생략될 수 있다. 하지만, 여기에서 설명될 3차원 반도체 장치는 앞서 설명된 제조 방법의 변형들 또는 그것과 다른 제조 방법들을 통해서 제조될 수 있다는 점에서, 상술한 제조 방법에서 설명된 기술적 특징들을 모두 또는 완전하게 가질 필요는 없다. Hereinafter, 3D semiconductor devices according to the inventive concepts will be described with reference to FIGS. 22 to 27. 22 to 27, in order to reduce the complexity in the drawings and to better understand the technical spirit of the present invention, some of the elements constituting the 3D semiconductor device are intentionally omitted. For those skilled in the art, this omitted part will be omitted from the parts shown in the drawings and from the manufacturing methods described above, a separate description thereof is omitted. In addition, for brevity of description, descriptions of technical features overlapping with the manufacturing methods described above may be omitted. However, the three-dimensional semiconductor device to be described herein needs to have all or completely the technical features described in the above-described manufacturing method, in that it can be manufactured through variations of the manufacturing method described above or other manufacturing methods. There is no.
[구조-제 1 [Structure-First 실시예Example 및 그 And that 변형예들Variants ]]
도 22은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이고, 도 23 및 도 24는 변형된 제 1 실시예들에 따른 3차원 반도체 장치를 설명하기 위한 사시도들이다. FIG. 22 is a perspective view illustrating a 3D semiconductor device according to a first embodiment of the present invention, and FIGS. 23 and 24 are perspective views illustrating a 3D semiconductor device according to modified first embodiments.
도 22를 참조하면, 수평 구조체들(HS)이 기판(10) 상에 3차원적으로 배열되고, 상기 수평 구조체들(HS)을 수직하게 관통하는 수직 구조체들(VS)이 상기 기판(10) 상에 2차원적으로 배열된다. Referring to FIG. 22, horizontal structures HS are three-dimensionally arranged on the
상기 수평 구조체들(HS) 각각은 도전 패턴(230) 및 수평 패턴(220)을 포함한다. 상기 도전 패턴(230)은, 그것의 장축이 상기 기판(10)의 상부면(즉, xy 평면)에 평행하도록, 배치된다. 또한, 상기 도전 패턴(230)의 내부에는, 상기 수직 구조체들(VS)에 의해 관통되는 복수의 개구부들(105)이 형성된다. 상기 수평 패턴(220)은 상기 도전 패턴(230)과 상기 수직 구조체들(VS) 사이에 개재될 수 있다. 즉, 상기 수평 패턴(220)은 상기 도전 패턴(230)의 내측벽 또는 상기 개구부들(105)의 측벽들을 덮을 수 있다. 이에 더하여, 이 실시예에 따르면, 상기 수평 패턴들(220)은 상기 개구부들(105)로부터 수평적으로 연장되어 상기 도전 패턴(230)의 상부면 및 하부면을 덮을 수 있다. Each of the horizontal structures HS includes a
상기 도전 패턴(230)은 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 도전 패턴(230)은 탄탈륨 질화막 또는 텅스텐을 포함할 수 있다. 상기 수평 패턴(220)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 패턴(220)은, 적어도, 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 블록킹 절연막을 포함할 수 있다. The
상기 수직 구조체들(VS) 각각은 상기 기판(10)의 상부면에 연결되는 반도체 패턴(SP) 및 상기 반도체 패턴(SP)과 상기 수평 구조체들(HS) 사이에 개재되는 수직 패턴(155)을 포함할 수 있다. 일 실시예에 따르면, 상기 반도체 패턴(SP)은 반도체 스페이서(165) 및 반도체 몸체부(175)를 포함할 수 있다. 상기 반도체 스페이서(165)는 상부 및 하부 입구가 오픈된 원통형의 모양일 수 있고, 상기 반도체 몸체부(175)는, 상기 반도체 스페이서(165)의 내벽 및 상기 기판(10)의 상부면을 덮는, 컵 모양일 수 있다. 즉, 상기 반도체 몸체부(175)는 상기 개구부(105)를 완전히 채우지 않는 두께로 형성됨으로써, 그 내부에는 핀홀(105a)이 정의될 수 있다. 이 실시예에 따르면, 도시된 것처럼, 상기 핀홀들(105a)은 매립 패턴들(185)에 의해 채워질 수 있다. Each of the vertical structures VS may include a semiconductor pattern SP connected to an upper surface of the
상기 수직 패턴(155)은 상부 및 하부 입구가 오픈된 원통형의 모양일 수 있으며, 상기 반도체 스페이서(165)의 아래로 연장되는 바닥부를 포함할 수 있다. 상기 수직 패턴(155)은 상기 반도체 패턴(SP)과 상기 수평 구조체들(HS) 사이로부터 수직적으로 연장되어, 도시된 것처럼, 하나의 반도체 패턴(SP)의 외벽 전체를 덮는 일체(single body)일 수 있다. The
일 실시예에 따르면, 상기 반도체 패턴(SP)은 반도체 물성을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 상기 반도체 스페이서(165) 및 상기 반도체 몸체부(175) 각각은 다결정 실리콘, 유기 반도체막 및 탄소 나노 구조물들 중의 한가지일 수 있다. 상기 수직 패턴(155)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수직 패턴(155)은, 적어도, 전하트랩형 비휘발성 메모리 트랜지스터의 메모리 요소로서 사용되는 터널 절연막을 포함할 수 있다. In example embodiments, the semiconductor pattern SP may be one of materials having semiconductor properties. For example, each of the
한편, 상기 수평 구조체들(HS) 및 상기 수직 구조체들(VS)은 이들 사이의 국소적 교차 영역들(localized intersecting regions)(또는, 채널 영역들), 상기 교차 영역들에 수직적으로 인접한 수직 인접 영역들 및 상기 교차 영역들에 수평적으로 인접한 수평 인접 영역들을 정의할 수 있다. 상기 수직 인접 영역들은 상기 수평 구조체들(HS) 사이에 위치하는 상기 수직 구조체(VS)의 측벽들로 정의될 수 있고, 상기 수평 인접 영역들은 상기 수직 구조체들(VS) 사이에 위치하는 상기 수평 구조체(HS)의 표면들로 정의될 수 있다. 본 발명의 일 측면에 따르면, 상기 수평 패턴(220) 및 상기 수직 패턴(155)은 상기 교차 영역들에 배치되되, 상기 수평 패턴(220)은 상기 수평 인접 영역들로 연장되고, 상기 수직 패턴(155)은 상기 수직 인접 영역들로 연장된다. On the other hand, the horizontal structures HS and the vertical structures VS are localized intersecting regions (or channel regions) therebetween, and vertically adjacent regions perpendicular to the intersection regions. And horizontally adjacent regions horizontally adjacent to the intersection regions. The vertical contiguous regions may be defined as sidewalls of the vertical structure VS positioned between the horizontal structures HS, and the horizontal contiguous regions are positioned between the vertical structures VS. It can be defined as surfaces of (HS). According to an aspect of the present invention, the
도 23을 참조하면, 상기 반도체 몸체부(175)는 상기 반도체 스페이서(165)가 형성된 개구부(105)를 실질적으로 완전히 채우도록 형성될 수 있다. 일 실시예에 따르면, 상기 반도체 몸체부(175)의 내부에는 보이드가 형성될 수도 있다. Referring to FIG. 23, the
한편, 상기 반도체 몸체부(175) 또는 상기 반도체 스페이서(165)는 결정 구조 변경 단계(예를 들면, 레이저 어닐링 단계를 포함하는 에피택시얼 기술)를 경험함으로써, 화학적 기상 증착을 통해 형성되는 다결정 실리콘과 다른 결정 구조를 가질 수 있다. 예를 들면, 상기 반도체 몸체부(175) 또는 상기 반도체 스페이서(165)는 그것의 하부 영역과 그것의 상부 영역이 서로 다른 그레인 사이즈(grain size)를 갖도록 형성될 수 있다. 상술한 또는 후술할 실시예들에 따른 반도체 몸체부(175) 또는 반도체 스페이서(165)는 결정 구조와 관련된 상술한 기술적 특징을 동일하게 가질 수 있다. Meanwhile, the
도 24를 참조하면, 상기 수직 패턴(155)의 길이는 상기 반도체 스페이서(165)의 길이보다 짧을 수 있다. 즉, 상기 반도체 스페이서(165)의 아래에는, 상기 수직 패턴(155)의 바닥면을 정의하는 언더컷 영역(under-cut region)(77)이 형성될 수 있다. 이러한 구조는, 앞서 도 4를 참조하여 설명된 것처럼, 상기 반도체 스페이서(165)를 식각 마스크로 사용하여 상기 수직 패턴(155)의 하부 영역을 등방적으로 식각하는 단계를 통해 얻어질 수 있다. 상기 언더컷 영역(77)은 상기 반도체 몸체부(175)에 의해 채워질 수 있다. 상술한 또는 후술할 실시예들에 따른 수직 구조체들(VS)은 상기 언더컷 영역과 관련된 상술한 기술적 특징을 동일하게 가질 수 있다.
Referring to FIG. 24, the length of the
[구조-제 2 [Structure-Second 실시예Example 및 그 And that 변형예들Variants ]]
도 25는 본 발명의 제 2 실시예에 따른 3차원 반도체 장치를 설명하기 위한 사시도이고, 도 26 및 도 27은 변형된 제 2 실시예들에 따른 3차원 반도체 장치를 설명하기 위한 사시도들이다. 설명의 간결함을 위해, 도 22 내지 도 24를 참조하여 설명된 제 1 실시예에 따른 3차원 반도체 장치와 중복되는 기술적 특징에 대한 설명은 생략될 수 있다. 25 is a perspective view illustrating a 3D semiconductor device according to a second embodiment of the present invention, and FIGS. 26 and 27 are perspective views illustrating a 3D semiconductor device according to modified second embodiments. For brevity of description, a description of technical features that overlap with the three-dimensional semiconductor device according to the first embodiment described with reference to FIGS. 22 to 24 may be omitted.
도 25를 참조하면, 수평 구조체들(HS)이 기판(10) 상에 3차원적으로 배열되고, 상기 수평 구조체들(HS) 사이에는 수직 구조체들(VS)이 배치된다. 상기 수직 구조체들(VS)은 상기 기판(10) 상에 2차원적으로 배열되며, 상기 수평 구조체들(HS)의 측벽들에 대향하도록 배치된다. Referring to FIG. 25, horizontal structures HS are three-dimensionally arranged on the
상기 수평 구조체들(HS) 각각은 도전 패턴(230) 및 수평 패턴(220)을 포함한다. 상기 도전 패턴(230)은 그것의 장축이 상기 기판(10)의 상부면에 평행한 라인 형태로 형성될 수 있다. 상기 수평 패턴(220)은 상기 도전 패턴(230)과 상기 수직 구조체들(VS) 사이에 개재될 뿐만 아니라 수평적으로 연장되어 상기 도전 패턴(230)의 상부면 및 하부면을 덮을 수 있다. 하지만, 상기 수직 구조체(VS)로부터 이격된 상기 도전 패턴(230)의 일 측벽은 상기 수평 패턴(220)에 의해 덮이지 않을 수 있다. 즉, xz 평면 상에 투영되는 상기 수평 패턴(220)의 단면은 "ㄷ"자 또는 "U"자 모양일 수 있다. Each of the horizontal structures HS includes a
상기 수직 구조체들(VS) 각각은 상기 기판(10)의 상부면에 연결되는 반도체 패턴(SP) 및 상기 반도체 패턴(SP)과 상기 수평 구조체들(HS) 사이에 개재되는 수직 패턴(155)을 포함할 수 있다. 일 실시예에 따르면, 하나의 수직 구조체(VS)를 구성하는 하나의 반도체 패턴(SP)은 한 쌍의 반도체 스페이서들(165) 및 이들 사이에 배치되는 하나의 반도체 몸체부(175)를 포함할 수 있다. Each of the vertical structures VS may include a semiconductor pattern SP connected to an upper surface of the
상기 반도체 몸체부(175)는 상기 수평 구조체들(HS)을 수직하게 가로지르는 한 쌍의 측벽부들 및 상기 측벽부들의 바닥면을 연결하는 바닥부를 포함할 수 있다. 즉, 상기 반도체 몸체부(175)는 말발굽 모양의 부분을 포함할 수 있다. 상기 반도체 스페이서들(165) 각각은, 상기 반도체 몸체부(175)의 측벽부와 상기 수직 패턴(155) 사이에 개재되는, 육면체 모양의 부분을 포함할 수 있다. 상기 반도체 몸체부(175)의 측벽부 및 상기 반도체 스페이서(165)의 x 방향 두께들은 수평적으로 인접하는 한 쌍의 도전 패턴들(230) 사이의 간격보다 작을 수 있다. 상기 반도체 몸체부(175)의 측벽부들 사이에는, 도 15에 도시된 것처럼, 스트링 정의 마스크(182)의 연장 패턴(182b)이 배치될 수 있다. The
상기 수직 패턴(155)은 육면체 모양일 수 있지만, 그것의 x 방향의 두께는 수평적으로 인접하는 한 쌍의 도전 패턴들(230) 사이의 간격보다 작을 수 있다. 즉, 상기 수직 패턴(155)은 길게 연장된 플레이트(elongated plate) 형태일 수 있다. 이에 더하여, 상기 수직 패턴(155)은 상기 반도체 스페이서(165)의 아래로 연장되는 바닥부를 더 포함할 수 있으며, 도시된 것처럼, 수직적으로 그리고 연속적으로 연장되어 상기 반도체 스페이서(165)의 일 측벽 전체를 덮을 수 있다. The
도 26 및 도 27을 참조하면, 상기 반도체 몸체부(175)는 상기 반도체 스페이서(165)가 형성된 개구부(105)를 실질적으로 완전히 채우도록 형성될 수 있다. 일 실시예에 따르면, 상기 반도체 몸체부(175)의 내부에는 불연속적 경계면(179) 또는 보이드가 형성될 수도 있다. 한편, 도 23을 참조하여 설명된 것처럼, 상기 반도체 몸체부(175) 또는 상기 반도체 스페이서(165)는 결정 구조 변경 단계(예를 들면, 레이저 어닐링 단계를 포함하는 에피택시얼 기술)를 경험함으로써, 화학적 기상 증착을 통해 형성되는 다결정 실리콘과 다른 결정 구조를 가질 수 있다. 26 and 27, the
도 27을 참조하면, 상기 수직 패턴(155)은, 도 16을 참조하여 설명한 것처럼, 수평적으로 연장되는 수평 연장부(155e)를 포함할 수 있다. 즉, 상기 수평 연장부(155e)는 수평적으로 인접하는 상기 반도체 몸체부들(175) 사이에 배치되어 상기 스트링 분리막(ISO)의 측벽과 접촉할 수 있다. Referring to FIG. 27, the
한편, 아래에서 도 36 내지 도 43을 참조하여 설명될 것처럼, 전하트랩형 비휘발성 메모리 장치에 관한 실시예들에 따르면, 상기 수직 패턴(155)은 터널 절연막(TIL) 및 전하 저장막(CL)을 포함할 수 있으며, 추가적으로 도시된 것처럼 캐핑막(CPL)을 더 포함할 수도 있다. 이러한 실시예들 중의 일부에 따르면, 상기 수평 연장부(155e)는 터널 절연막(TIL) 및 전하 저장막(CL)을 모두 포함할 수 있다. 이러한 실시예들 중의 다른 일부에 따르면, 도 27에 도시된 것처럼, 상기 수평 연장부(155e)는 상기 캐핑막(CPL) 만을 포함하고, 상기 전하저장막(CL) 및 상기 터널 절연막(TIL)은 상기 스트링 분리막(ISO)에 의해 수평적으로 분리될 수 있다. 이러한 분리는 도 16을 참조하여 설명된 제조 방법을 통해 구현될 수 있다.
Meanwhile, as described below with reference to FIGS. 36 to 43, according to embodiments of the charge trapping nonvolatile memory device, the
[[ 정보저장막Information storage ]]
본 발명의 기술적 사상이 전하트랩형 비휘발성 메모리 장치를 구현하기 위해 사용될 경우, 상술한 실시예들에서의 상기 수평 패턴(220) 및 상기 수직 패턴(155)은 메모리 셀 트랜지스터의 정보저장막을 구성할 수 있다. 이 경우, 상기 수평 및 수직 패턴들(220, 155) 각각을 구성하는 박막의 수 및 종류는 다양할 수 있으며, 본 발명의 기술적 사상은 이러한 다양성에 기초하여 여러 실시예들로 세분화될 수 있다. 예를 들면, 정보저장막과 관련된 본 발명의 실시예들은 아래 표 1에 보여지는 것과 같이 분류될 수 있다. When the technical idea of the present invention is used to implement a charge trapping nonvolatile memory device, the
CL: Charge storing Layer CPL: CaPping Layer
[1] : 균일한 두께를 갖는 CPL의 경우
[2] : 리세스된 측벽을 갖는 CPL의 경우
[3] : 수직적으로 분리된 CPL의 경우TIL: Tunnel Insulating Layer BIL: Blocking Insulating Layer
CL: Charge storing Layer CPL: CaPping Layer
[1]: CPL with uniform thickness
[2]: for CPL with recessed sidewalls
[3]: In case of vertically separated CPL
본 발명의 기술적 사상이 플래시 메모리를 구현하기 위해 사용될 경우, 표 1 그리고 도 28 내지 도 43에 도시된 것처럼, 정보저장막은 터널 절연막(TIL), 전하 저장막(CL) 및 제 1 블록킹 절연막(BIL1)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 정보저장막은 상기 제 1 블록킹 절연막(BIL1)과 상기 도전 패턴(230) 사이에 배치되는 제 2 블록킹 절연막(BIL2)을 더 포함할 수 있다. 이에 더하여, 상기 정보저장막은 상기 전하저장막(CL)과 상기 제 1 블록킹 절연막(BIL1) 사이에 개재되는 캐핑막(CPL)을 더 포함할 수 있다. 상기 정보저장막을 구성하는 막들은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. When the technical idea of the present invention is used to implement a flash memory, as shown in Table 1 and FIGS. 28 to 43, the information storage film includes a tunnel insulating film TIL, a charge storage film CL, and a first blocking insulating film BIL1. ) May be included. In example embodiments, the data storage layer may further include a second blocking insulating layer BIL2 disposed between the first blocking insulating layer BIL1 and the
표 1 그리고 도 28 내지 도 43에 도시된 것처럼, 상기 수직 구조체(VS)는 터널 절연막(TIL)을 적어도 포함하고, 상기 수평 구조체(HS)는 상기 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2) 중의 적어도 하나를 포함한다. 이때, 일부 실시예들에 따르면, 도 28, 29, 31, 33-37, 39 및 41-43에 도시된 것처럼, 상기 수직 구조체(VS)가 상기 전하 저장막(CL)을 포함할 수 있다. 또한, 다른 실시예들에 따르면, 도 30, 32, 38 및 40에 도시된 것처럼, 상기 수평 구조체(HS)가 상기 전하 저장막(CL)을 포함할 수 있다. As shown in Table 1 and FIGS. 28 to 43, the vertical structure VS includes at least a tunnel insulating film TIL, and the horizontal structure HS includes the first and second blocking insulating films BIL1 and BIL2. ) At least one. In this case, according to some embodiments, as illustrated in FIGS. 28, 29, 31, 33-37, 39, and 41-43, the vertical structure VS may include the charge storage layer CL. In addition, according to other embodiments, as shown in FIGS. 30, 32, 38, and 40, the horizontal structure HS may include the charge storage layer CL.
상기 수직 구조체(VS)가 상기 전하 저장막(CL)을 포함하는 경우, 도 28, 33-36 및 41-43에 도시된 것처럼, 상기 수직 구조체(VS)는 상기 캐핑막(CPL)을 더 포함할 수 있다. 하지만, 도 29, 31, 37 및 39에 도시된 것처럼, 상기 수직 구조체(VS)와 상기 수평 구조체(HS)는, 상기 캐핑막(CPL)없이, 직접 접촉할 수도 있다. When the vertical structure VS includes the charge storage layer CL, as illustrated in FIGS. 28, 33-36, and 41-43, the vertical structure VS further includes the capping layer CPL. can do. However, as illustrated in FIGS. 29, 31, 37, and 39, the vertical structure VS and the horizontal structure HS may directly contact each other without the capping layer CPL.
한편, 상기 캐핑막(CPL)의 측벽 두께는 불균일할 수 있다. 예를 들면, 상기 리세스 영역들(210)을 형성하는 동안, 상기 수평 구조체(HS)에 인접하는 상기 캐핑막(CPL)의 측벽은 수평적으로 리세스될 수 있다. 이 경우, 도 33 및 도 41에 도시된 것처럼, 상기 캐핑막(CPL)의 두께는 상기 수평 구조체(HS)에 인접하는 영역(a)(또는 채널 영역)에서보다 상기 수평 구조체들(HS) 사이의 영역(b)(또는 수직 인접 영역)에서 더 두꺼울 수 있다. 또는, 도 34 및 도 42에 도시된 것처럼, 상기 캐핑막(CPL)은 상기 수직 인접 영역(b)에 국소적으로 잔존하고, 상기 수평 구조체(HS)는 상기 채널 영역(a)에서는 상기 전하저장막(CL)의 측벽에 직접 접촉할 수 있다. 하지만, 도 28 및 도 36에 예시적으로 도시된 것처럼, 상기 캐핑막(CPL)의 측벽 두께는 실질적으로 균일할 수도 있다. The sidewall thickness of the capping layer CPL may be non-uniform. For example, the sidewalls of the capping layer CPL adjacent to the horizontal structure HS may be horizontally recessed while the
본 발명의 일부 실시예들에 따르면, 도 31, 32, 35, 39, 40 및 43에 도시된 것처럼, 상기 수평 구조체(HS)는 상기 제 1 및 제 2 블록킹 절연막들(BIL1, BIL2)을 모두 포함할 수 있다. According to some embodiments of the present invention, as shown in FIGS. 31, 32, 35, 39, 40, and 43, the horizontal structure HS may include both the first and second blocking insulating layers BIL1 and BIL2. It may include.
한편, 물질의 종류 및 형성 방법에 있어서, 상기 전하저장막(CL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 상기 전하저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. Meanwhile, in the type and method of forming the material, the charge storage film CL may be one of insulating films rich in trap sites and insulating films including nanoparticles, and may be one of chemical vapor deposition or atomic layer deposition techniques. It can be formed using. For example, the charge storage layer CL may include one of an insulating film including a trap insulating film, a floating gate electrode, or conductive nano dots. More specifically, the charge storage layer CL may include at least one of a silicon nitride film, a silicon oxynitride film, a silicon-rich nitride film, nanocrystalline silicon, and a laminated trap layer. It may include one.
상기 터널 절연막(TIL)은 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연막(TIL)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연막(TIL)은 증착 공정 이후 실시되는 소정의 열처리 단계를 더 경험할 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다. The tunnel insulating layer TIL may be one of materials having a band gap larger than that of the charge storage layer CL, and may be formed using one of chemical vapor deposition or atomic layer deposition techniques. For example, the tunnel insulating film TIL may be a silicon oxide film formed using one of the above-described deposition techniques. In addition, the tunnel insulating film TIL may further experience a predetermined heat treatment step performed after the deposition process. The heat treatment step may be a rapid thermal nitriding process (RTN) or an annealing process performed in an atmosphere including at least one of nitrogen and oxygen.
상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2) 중의 하나는 상기 터널 절연막(TIL)보다 작고 상기 전하저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 또한, 상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있으며, 이들 중의 적어도 하나는 습식 산화 공정을 통해 형성될 수 있다. 일 실시예에 따르면, 상기 제 1 블록킹 절연막(BIL1)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블록킹 절연막(BIL2)은 상기 제 1 블록킹 절연막(BIL1)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블록킹 절연막(BIL2)은 고유전막들 중의 하나이고, 상기 제 1 블록킹 절연막(BIL1)은 상기 제 2 블록킹 절연막(BIL2)보다 작은 유전 상수를 갖는 물질일 수 있다. 변형된 실시예에 따르면, 상기 제 1 및 제 2 블록킹 절연막들(BIL1 및 BIL2)에 더하여, 상기 전하저장막(CL)과 상기 도전 패턴(230) 사이에 개재되는 적어도 하나의 추가적인 블록킹 절연막(미도시)이 더 형성될 수 있다. The first and second blocking insulating films BIL1 and BIL2 may be formed of different materials, and one of the first and second blocking insulating films BIL1 and BIL2 may be smaller than the tunnel insulating film TIL. It may be one of materials having a band gap larger than that of the charge storage layer CL. In addition, the first and second blocking insulating layers BIL1 and BIL2 may be formed using one of chemical vapor deposition or atomic layer deposition techniques, and at least one of them may be formed through a wet oxidation process. . In example embodiments, the first blocking insulating film BIL1 is one of high dielectric films, such as an aluminum oxide film and a hafnium oxide film, and the second blocking insulating film BIL2 has a dielectric constant smaller than that of the first blocking insulating film BIL1. It may be a material having. In example embodiments, the second blocking insulating layer BIL2 may be one of the high dielectric layers, and the first blocking insulating layer BIL1 may be formed of a material having a dielectric constant smaller than that of the second blocking insulating layer BIL2. According to a modified embodiment, in addition to the first and second blocking insulating layers BIL1 and BIL2, at least one additional blocking insulating layer interposed between the charge storage layer CL and the
상기 캐핑막(CPL)은 상기 전하저장막(CL) 또는 상기 희생막(130)에 대해 식각 선택성을 제공할 수 있는 물질일 수 있다. 예를 들면, 상기 희생막(130)이 실리콘 질화막인 경우, 상기 캐핑막(CPL)은 실리콘 산화막일 수 있다. 이 경우, 상기 리세스 영역들(210)을 형성하기 위한 상기 희생막(130)의 제거 공정에서, 상기 캐핑막(CPL)은 상기 전하저장막(CL)의 식각 손상을 방지하는 식각 정지막으로 기능할 수 있다. 한편, 도 28, 33, 35, 36, 41 및 43에 도시된 것처럼, 상기 캐핑막(CPL)이 상기 도전 패턴(230)과 상기 전하저장막(CL) 사이에 잔존하는 경우, 상기 캐핑막(CPL)은 상기 전하저장막(CL)에 저장되는 전하의 누출(예를 들면, 백-터널링; back-tunneling)을 방지하는데 기여할 수 있는 물질로 형성될 수 있다. 예를 들면, 상기 캐핑막(CPL)은 실리콘 산화막 및 고유전막들 중의 한가지일 수 있다.
The capping layer CPL may be a material capable of providing an etch selectivity with respect to the charge storage layer CL or the
[변형된 [Deformed 실시예들Examples ]]
도 44 내지 도 46은 변형된 실시예들에 따른 3차원 반도체 장치들을 설명하기 위한 단면도들이다. 44 to 46 are cross-sectional views illustrating 3D semiconductor devices in accordance with modified embodiments.
도 44 내지 도 46을 참조하면, 상기 상부 배선(270)과 상기 수평 구조체들(HS) 사이에, 적어도 한 층의 상부 선택 라인(USL)이 형성될 수 있다. 상기 상부 선택 라인(USL)은, 상기 상부 배선(270) 및 상기 반도체 패턴(SP)을 경유하는 전류의 흐름을 제어하는, 상부 선택 트랜지스터의 게이트 전극으로 사용될 수 있다. 상기 상부 선택 트랜지스터는 모오스 전계효과트랜지스터일 수 있으며, 이 경우, 도시된 것처럼, 상기 상부 선택 라인(USL)과 상기 반도체 패턴(SP) 사이에는 상부 게이트 절연막(UGI)이 개재될 수 있다. 상기 전류 흐름의 제어를 위해, 상기 상부 선택 라인(USL)은 상기 상부 배선(270)과 교차하는 방향(예를 들면, 상기 수평 구조체(HS) 또는 상기 도전 패턴(230)과 평행한 방향)으로 형성될 수 있다. 44 to 46, at least one upper select line USL may be formed between the
일부 실시예들에 따르면, 상기 상부 선택 라인(USL)은 상기 수평 구조체(HS)를 구성하는 도전 패턴(230)과 다른 공정을 이용하여 형성될 수 있다. 다른 일부 실시예들에 따르면, 상기 상부 선택 라인(USL)과 상기 도전 패턴(230)은, 같은 공정을 이용하여 형성됨으로써, 실질적으로 동일한 물질로 형성될 수 있다. In example embodiments, the upper selection line USL may be formed using a process different from that of the
또한, 일부 실시예에 따르면, 상기 상부 게이트 절연막(UGI)은 상기 수평 패턴(220) 및 상기 수직 패턴(155) 중의 하나와 동일한 공정을 이용하여 형성됨으로써, 이들 중의 하나와 실질적으로 동일한 물질 및 동일한 두께로 형성될 수 있다. 또는, 상기 상부 게이트 절연막(UGI)은 상기 수평 패턴(220) 및 상기 수직 패턴(155) 중의 하나를 구성하는 박막을 동일하게 포함할 수 있다. 다른 실시예에 따르면, 상기 상부 게이트 절연막(UGI)은 상기 수평 패턴(220) 및 상기 수직 패턴(155)과는 다른 제조 공정을 통해 독립적으로 형성될 수 있다. In addition, in some embodiments, the upper gate insulating film UGI is formed using the same process as one of the
도 45 및 도 46에 도시된 것처럼, 상기 상부 배선(270)과 상기 반도체 패턴(SP) 사이에는 상부 반도체 패턴(USP)이 개재될 수 있고, 상기 상부 선택 라인(USL)은 상기 상부 반도체 패턴(USP)의 둘레에 형성될 수 있다. 일 실시예에 따르면, 상기 상부 반도체 패턴(USP)은 상기 반도체 패턴(SP)과 같은 도전형일 수 있다. 이에 더하여, 상기 상부 반도체 패턴(USP)과 상기 상부 플러그(260) 사이에는 패드(PAD)가 더 형성될 수 있다. 45 and 46, an upper semiconductor pattern USP may be interposed between the
도 46에 도시된 것처럼, 상기 기판(10)과 상기 수평 구조체들(HS) 사이에, 적어도 한 층의 하부 선택 라인(LSL)이 형성될 수 있다. 상기 기판(10)과 상기 반도체 패턴(SP) 사이에는 하부 반도체 패턴(LSP)이 개재될 수 있고, 상기 하부 선택 라인(LSL)은 상기 하부 반도체 패턴(LSP)의 둘레에 형성될 수 있다. 상기 하부 선택 라인(LSL)은, 상기 불순물 영역(240) 및 상기 반도체 패턴(SP)을 경유하는 전류의 흐름을 제어하는, 하부 선택 트랜지스터의 게이트 전극으로 사용될 수 있다. 상기 하부 선택 라인(LSL)과 상기 하부 반도체 패턴(LSP) 사이에는 하부 게이트 절연막(LGI)이 개재될 수 있다.
As illustrated in FIG. 46, at least one lower selection line LSL may be formed between the
도 47 및 도 48은 다른 변형된 실시예들에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다. 도 47 및 도 48은 도 22 및 도 25를 각각 참조하여 설명된 3차원 반도체 장치들의 변형들을 설명하기 위한 사시도들이다. 47 and 48 are perspective views illustrating three-dimensional semiconductor devices according to other modified embodiments. 47 and 48 are perspective views for describing modifications of the 3D semiconductor devices described with reference to FIGS. 22 and 25, respectively.
도 47 및 도 48을 참조하면, 상기 트렌치(200) 내에는 상기 불순물 영역(240)에 접속하는 금속 패턴(255)이 형성될 수 있다. 또한, 상기 금속 패턴(255)과 상기 도전 패턴들(230) 사이의 전기적 분리를 위해, 상기 트렌치(200)의 측벽에는 트렌치 스페이서들(245)이 더 형성될 수 있다. 47 and 48, a
상기 금속 패턴(255)은 금속성 물질(예를 들면, 텅스텐)으로 형성될 수 있으며, 상기 불순물 영역(240)과 상기 금속 패턴(255) 사이에는 베리어 금속막(예를 들면, 금속 질화물; 미도시) 또는 실리사이드막(미도시)이 더 형성될 수 있다. 상기 트렌치 스페이서들(245)은 절연성 물질들 중의 한가지(예를 들면, 실리콘 산화막)일 수 있다. The
상기 금속 패턴(255) 및 상기 트렌치 스페이서(245)는, 도 9 또는 도 20을 참조하여 설명된 상기 불순물 영역(240)의 형성 단계 이후에, 형성될 수 있다. 보다 구체적으로, 상기 트렌치 스페이서(245)는 상기 트렌치(200)의 내벽을 콘포말하게 덮는 절연막을 형성한 후 이를 이방성 식각하여 상기 불순물 영역들(240)의 상부면을 노출시킴으로써 형성될 수 있다. 또한, 상기 금속 패턴(255)은 상기 트렌치 스페이서(245)가 형성된 상기 트렌치(200)를 금속막으로 채운 후 이를 평탄화 식각함으로써 형성될 수 있다. The
상기 금속 패턴(255) 및 상기 트렌치 스페이서(245)는 상기 도전 패턴들(230)을 수직하게 관통할 뿐만 아니라 상기 반도체 패턴들(SP)을 수평하게 가로지르도록 형성될 수 있다. 일 실시예에 따르면, 상기 금속 패턴(255)의 두께(즉, z 방향 길이) 및 길이(즉, y 방향 길이)는 상기 트렌치(200)의 그것들과 실질적으로 동일할 수 있다. The
상기 금속 패턴(255)은 상기 불순물 영역(240)보다 낮은 비저항을 가지면서 상기 불순물 영역(240)에 연결되기 때문에, 상기 불순물 영역들(240)을 경유하는 전기적 신호의 전달 속도를 향상시키는데 기여할 수 있다. 또한, 상기 금속 패턴(255)의 상부면이 상기 도전 패턴들(230) 중의 최상부층 상부면보다 높게 위치하기 때문에, 상기 불순물 영역(240)으로의 전기적 연결을 위한 배선 형성 공정에서의 기술적 어려움이 경감될 수 있다. 이에 더하여, 상기 금속 패턴(240)은 상기 도전 패턴들(230) 사이에서 차폐막으로 기능할 수 있기 때문에, 수평적으로 인접하는 도전 패턴들(230) 사이의 용량성 결합(capacitive coupling)을 감소시킬 수 있다. 그 결과, 프로그램 및 읽기 동작에서의 교란(disturbance) 문제가 경감될 수 있다.
Since the
[[ 비교예들Comparative Examples ]]
도 49 및 도 50은 비교예들에 따른 3차원 반도체 장치들을 설명하기 위한 사시도들이다. 49 and 50 are perspective views illustrating three-dimensional semiconductor devices according to comparative examples.
펀치-앤-플러그 기술은, 메모리 요소로서 전하저장막을 구비하는, 플래시 메모리 장치를 3차원적으로 구현하기 위해 사용될 수 있다. 이 경우, 상기 정보저장을 위한 막들과 활성영역으로 사용되는 반도체 플러그 사이의 형성 순서에 따라, 상기 펀치-앤-플러그 기술은 저장소 우선 방식(storage-first way)과 플러그 우선 방식(plug-first way)으로 구분될 수 있다. 도 49 및 도 50은 각각 저장소 우선 방식 및 플러그 우선 방식이 적용된 3차원 낸드 플래시 메모리 장치의 단면들을 도시한다. Punch-and-plug technology can be used to three-dimensionally implement a flash memory device having a charge storage film as a memory element. In this case, according to the formation order between the films for the information storage and the semiconductor plug used as the active region, the punch-and-plug technique is a storage-first way and a plug-first way. ) Can be separated. 49 and 50 illustrate cross-sectional views of a 3D NAND flash memory device to which a storage first method and a plug first method are applied, respectively.
도 49에 도시된 것처럼, 저장소 우선 방식의 경우, 메모리 요소로서 사용되는 터널 절연막(TIL), 전하저장막(CL) 및 블록킹 절연막(BLL)이 모두 개구부(105)의 내벽을 덮도록 형성된다. 이와 달리, 도 50에 도시된 것처럼, 플러그 우선 방식의 경우, 메모리 요소로서 사용되는 터널 절연막(TIL), 전하저장막(CL) 및 블록킹 절연막(BLL)이 모두 상기 도전 패턴(230)의 표면을 덮도록 형성된다. As shown in FIG. 49, in the case of the storage first method, the tunnel insulating film TIL, the charge storage film CL, and the blocking insulating film BLL, which are used as memory elements, are all formed to cover the inner wall of the
상기 저장소 우선 방식에 따르면, 상기 개구부(105)의 형성 단계가 상기 워드라인(WL)의 증착 단계 이후에 실시된다. 이 경우, 상기 개구부(105) 형성 공정에서의 어려움 때문에, 상기 저장소 우선 방식에 따른 워드라인(WL)은, 금속에 비해 비저항이 상대적으로 높은, 도핑된 다결정 실리콘으로 형성된다. 본 발명의 실시예들에 따르면, 도 9 또는 도 20을 참조하여 설명된 것처럼, 상기 워드라인(WL)(즉, 상기 도전 패턴(230))은 상기 개구부(105)를 형성한 이후에 형성된다. 이에 따라, 본 발명에 따른 실시예들의 경우, 상기 도전 패턴(230)은 상기 저장소 우선 방식에서의 제약에 구속되지 않고 금속성 물질로 형성될 수 있다. According to the reservoir first method, the forming of the
한편, 상기 플러그 우선 방식에 따르면, 리세스 영역들(210)이 절연막들(120) 사이에 형성된 후, 상기 메모리 요소 및 상기 도전 패턴(230)을 구성하는 막들이 상기 리세스 영역들(210) 내벽에 차례로 증착된다. 이 경우, 도 50에 도시된 것처럼, 상기 메모리 요소를 구성하는 막들 모두(즉, 터널 절연막(TIL), 전하저장막(CL) 및 블록킹 절연막(BLL))가 상기 리세스 영역들(210)을 채우기 때문에, 상기 도전 패턴(230)의 두께(t2)는 상기 리세스 영역(210)의 두께(t1)보다 감소된다. 이러한 두께의 감소는 상기 도전 패턴들(230) 사이의 수직적 거리의 증가 또는 상기 도전 패턴(230)의 저항 증가와 같은 기술적 문제들을 유발할 수 있으며, 이러한 문제들은 집적도의 증가와 더불어 심화될 수 있다. 이와 달리, 본 발명의 실시예들에 따르면, 상기 메모리 요소를 구성하는 막들의 일부(즉, 상기 수평 패턴(220))가 상기 리세스 영역들(210)을 채우기 때문에, 상기 플러그 우선 방식에서의 기술적 문제들은 억제될 수 있다.
Meanwhile, according to the plug-first method, after the
[[ 언더컷Undercut 영역의 형성 방법들 및 이에 따른 구조] Method of Forming Region and Its Structure]
상기 수직 패턴(155)의 바닥면이 상기 언더컷 영역(77)에 의해 정의되는, 3차원 반도체 장치가 앞서 도 24를 참조하여 예시적으로 설명되었다. 아래에서는, 상기 언더컷 영역(77)을 형성하는 방법 및 이에 따른 3차원 반도체 장치의 구조와 관련된 본 발명의 실시예들을 설명한다. A three-dimensional semiconductor device, in which the bottom surface of the
한편, 아래에서 설명될 언더컷 영역(77)의 형성 방법 및 이에 따른 구조는, 도 24에 예시적으로 도시된 구조에 한정적으로 적용되는 것이 아니라, 앞서 설명된 여러 실시예들이 개시하는 3차원 반도체 장치들 또는 그것의 변형들을 구현하기 위해 적용될 수 있다. 그럼에도 불구하고, 이 분야에서 통상의 지식을 가진 자라면, 앞서 설명된 실시예들의 확장적 구현을 위해 아래에서 설명될 상기 언더컷 영역(77)과 관련된 기술적 사상을 용이하게 적용할 수 있음은 자명하다. 이런 이유에서, 이러한 확장적 구현을 위한 별도의 설명은 생략한다. 이에 더하여, 아래에서 설명될 제조 방법들 각각은 도 3 내지 도 6 또는 도 13 및 도 14를 참조하여 설명된 제조 방법의 단계들을 대신하여 적용될 수 있으며, 이들을 제외한 다른 단계들은 앞서 설명된 실시예들의 후속 단계들(예를 들면, 도 7 내지 도 11 또는 도 15 내지 도 21을 참조하여 설명된 단계들) 또는 그것의 변형들에 기초하여 수행될 수 있다. Meanwhile, the method of forming the undercut
도 51 내지 도 57는 도 24를 참조하여 설명된 상기 언더컷 영역(77)을 형성하는 실시예를 예시적으로 도시하는 단면도들이다. 51 to 57 are cross-sectional views illustrating exemplary embodiments of forming the undercut
도 51을 참조하면, 기판(10) 상에 절연막(121) 및 희생막(131)을 포함하는 주형 구조체(100)를 형성하고, 상기 주형 구조체(100)를 관통하여 상기 기판(10)의 상부면을 노출시키는 개구부(105)를 형성한 후, 상기 개구부(105)의 내벽에 수직막(150) 및 제 1 반도체막(160)을 차례로 형성한다. 이어서, 상기 제 1 반도체막(160)의 측벽에, 상기 개구부(105)의 바닥에서 상기 제 1 반도체막(160)의 상부면을 노출시키는 보호막 스페이서(PS)를 형성한다. Referring to FIG. 51, a
상기 주형 구조체(100)는 도 1을 참조하여 설명된 실시예의 그것과 실질적으로 동일할 수 있다. 즉, 도시된 절연막(121) 및 희생막(131)은 상기 주형 구조체(100)의 일부분을 예시적으로 도시하며, 상기 주형 구조체(100)은 도 1에서와 같이 더 많은 절연막들 및 희생막들을 포함할 수 있다. The
상기 개구부(105)는 도 2에 도시된 것처럼 홀 모양이거나 또는 도 12에 도시된 것처럼 육면체 모양의 부분을 포함하도록 형성될 수 있다. 이 실시예에 따르면, 상기 개구부(105)를 형성하는 동안, 상기 기판(10)의 상부면은 소정의 깊이로 리세스될 수 있다. 이 경우, 상기 개구부(105)의 바닥면은 상기 절연막(121)의 바닥면이 접하는 상기 기판(10)의 최상부면보다 낮아질 수 있다. 상기 기판(10)의 이러한 리세스는 상기 개구부(105)의 안정적인 형성을 위해 요구될 수 있는 과도식각(over-etching)의 결과일 수 있다. 이에 더하여, 상기 기판(10)의 이러한 리세스는 상기 수직 패턴(155)의 구조적 안정성을 향상시키는데 기여할 수 있기 때문에, 의도적으로 구현될 수도 있다. The
상기 수직막(150) 및 상기 제 1 반도체막(160)은 상기 개구부(105)의 측벽 및 바닥면을 실질적으로 콘포말하게 덮도록 형성될 수 있다. 도시된 것처럼, 상기 수직막(150) 및 상기 제 1 반도체막(160)의 증착 두께의 합은 상기 개구부(105)의 폭의 절반보다 작을 수 있다. 즉, 상기 개구부(105)는 상기 수직막(150) 및 상기 제 1 반도체막(160)에 의해 완전하게 채워지지 않을 수 있다. The
상기 수직막(150) 및 상기 제 1 반도체막(160)은 도 28 내지 도 43을 참조하여 설명된 실시예들 중의 어느 하나에 개시된 상기 수직 구조체(VS)를 구성하도록 형성될 수 있다. 예를 들면, 상기 수직막(150)은 도 51에 도시된 것처럼 차례로 증착되는 캐핑막(CPL), 전하저장막(CL) 및 터널절연막(TIL)을 포함할 수 있으며, 이들 각각의 물질 또는 물성은 도 28 내지 43을 참조하여 설명된 실시예에서와 실질적으로 동일할 수 있다. 또한, 상기 제 1 반도체막(160)은 다결정 실리콘막일 수 있다. The
상기 보호막 스페이서(PS)는 상기 제 1 반도체막(160)에 대해 식각 선택성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 보호막 스페이서(PS)는 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 보호막 스페이서(PS)를 형성하는 단계는 상기 제 1 반도체막(160)이 형성된 결과물 상에 보호막을 형성한 후, 이를 이방성 식각하여 상기 개구부(105)의 바닥에서 상기 제 1 반도체막(160)의 상부면을 노출시키는 단계를 포함할 수 있다. 상기 보호막은 화학적기상증착 기술들 또는 원자층증착 기술들 중의 어느 하나를 이용하여 형성될 수 있으며, 그 두께는 상기 제 1 반도체막(160)에 의해 정의되는 갭 영역의 폭의 절반보다 작을 수 있다. The passivation layer spacer PS may include at least one of materials having an etch selectivity with respect to the
도 52 내지 도 55를 참조하면, 상기 제 1 반도체막(160) 및 상기 수직막(150)을 차례로 식각하여, 상기 기판(10) 내에 형성된 상기 개구부(105)의 측벽 일부 및 바닥면을 노출시키는 언더컷 영역(77)을 형성한다. 52 to 55, the
상기 언더컷 영역(77)을 형성하는 단계는, 도 52에 도시된 것처럼, 상기 제 1 반도체막(160)을 식각하여 상기 터널 절연막(TIL)의 표면을 노출시키는 예비 언더컷 영역(UC0) 및 이에 의해 정의되는 하부면을 갖는 반도체 스페이서(165)를 형성하는 단계를 포함할 수 있다. 구체적으로, 이 단계는 상기 보호막 스페이서(PS)를 식각 마스크로 사용하여 상기 제 1 반도체막(160)의 하부 영역을 등방적으로 식각하도록 실시될 수 있다. 이 실시예에 따르면, 상기 제 1 반도체막(160)은 플라즈마를 사용하지 않는 건식 식각의 방법을 통해 등방적으로 식각될 수 있다. 이때, 등방적 식각 방법이 적용에 되기 때문에, 점선으로 도시된 것처럼, 상기 제 1 반도체막(160)의 노출되는 표면은 식각 과정이 진행됨에 따라 모든 방향에서 확장된다. 그 결과, 상기 반도체 스페이서(165)의 바닥면은 상기 보호막 스페이서(PS)의 바닥면보다 상기 개구부(105)의 바닥면으로부터 더 멀리 이격될 수 있다. 또한, 상기 반도체 스페이서(165)의 바닥면은 상기 등방적 식각 방법에 의해 라운드된 모양을 가질 수 있다. The forming of the undercut
상기 등방적 건식 식각의 단계는 불소 원자를 포함하는 제 1 가스, 염소 원자를 포함하는 제 2 가스 및 아르곤, 헬륨 및 질소 중의 적어도 하나를 포함하는 캐리어 가스를 사용하여 실시될 수 있다. 일부 실시예들에 따르면, 상기 제 1 가스는 CF4 및 CHF3 중의 적어도 한가지일 수 있고, 상기 제 2 가스는 Cl2일 수 있다. 다른 실시예들에 따르면, 상기 제 1 가스는 CF4, CHF3, C2F6, CCl2F2, CH2F2, NF3 및 SiF4 중의 적어도 한가지이고, 상기 제 2 가스는 Cl2, BCl3 및 HCl 중의 적어도 한가지일 수 있다. 또다른 실시예들에 따르면, 상기 등방적 건식 식각의 단계 동안, HBr, 산소 및 수소를 포함하는 식각 가스들이 더 사용될 수 있다. The isotropic dry etching may be performed using a first gas containing a fluorine atom, a second gas containing a chlorine atom and a carrier gas including at least one of argon, helium and nitrogen. In some embodiments, the first gas may be at least one of CF 4 and CHF 3 , and the second gas may be Cl 2 . According to other embodiments, the first gas is at least one of CF 4 , CHF 3 , C 2 F 6 , CCl 2 F 2 , CH 2 F 2 , NF 3 and SiF 4 , and the second gas is Cl 2 , At least one of BCl 3 and HCl. According to still other embodiments, during the step of the isotropic dry etching, etching gases including HBr, oxygen and hydrogen may be further used.
이에 더하여, 상기 등방적 건식 식각 단계는 1기압보다 낮은 압력 조건 및 섭씨 200도 내지 섭씨 700도의 온도 조건 아래에서 실시될 수 있다. 예를 들면, 상기 등방적 건식 식각 단계는 10토르 내지 300토르의 압력 조건 및 섭씨 350도 내지 섭씨 500도의 온도 조건에서 실시될 수 있다. 한편, 상술한 것처럼, 상기 건식 식각 단계가 플라즈마를 의도적으로 이용하지 않기 때문에, 플라즈마에 의한 상기 제 1 반도체막(160) 또는 상기 수직막(150)의 손상은 유효하게 예방될 수 있으며, 더불어 상기 제 1 반도체막(160)에 대한 등방적 식각이 가능해질 수 있다. 상기 개구부(105)의 종횡비가 큰 경우에서도, 상기 제 1 반도체막(160)의 등방적 건식 식각은 상술한 식각 가스, 온도 조건 및 압력 조건 아래에서 유효하게 수행될 수 있다. In addition, the isotropic dry etching step may be performed under pressure conditions lower than 1 atmosphere and temperature conditions of 200 degrees Celsius to 700 degrees Celsius. For example, the isotropic dry etching step may be carried out under pressure conditions of 10 to 300 torr and temperature conditions of 350 to 500 degrees Celsius. On the other hand, as described above, since the dry etching step does not intentionally use plasma, damage to the
이어서, 도 53에 도시된 것처럼, 상기 예비 언더컷 영역(UC0)을 통해 노출된 상기 터널 절연막(TIL)을 식각하여 제 1 언더컷 영역(UC1)을 정의하는 전하저장막(CL)의 표면을 노출시키고, 도 54에 도시된 것처럼, 상기 제 1 언더컷 영역(UC1)을 통해 노출된 상기 전하저장막(CL)을 식각하여 제 2 언더컷 영역(UC2)을 정의하는 캐핑막(CPL)의 표면을 노출시킨 후, 도 55에 도시된 것처럼, 상기 제 2 언더컷 영역(UC2)을 통해 노출된 상기 캐핑막(CPL)을 식각하여 상기 기판(10)의 바닥면 및 측멱을 노출시킴으로써 상기 언더컷 영역(77)을 완성한다. 53, the tunnel insulating film TIL exposed through the preliminary undercut region UC0 is etched to expose the surface of the charge storage layer CL defining the first undercut region UC1. As shown in FIG. 54, the surface of the capping film CPL defining the second undercut region UC2 is exposed by etching the charge storage layer CL exposed through the first undercut region UC1. Afterwards, as shown in FIG. 55, the undercut
상기 터널 절연막(TIL), 상기 전하저장막(CL) 및 상기 캐핑막(CPL)을 식각하는 단계들은 습식 식각의 방법을 사용하여 실시될 수 있다. 본 발명의 일부 실시예들에 따르면, 상기 터널 절연막(TIL) 및 상기 캐핑막(CPL)은 실리콘 산화막이고, 상기 전하저장막(CL)은 실리콘 질화막일 수 있다. 이 경우, 상기 터널 절연막(TIL) 및 상기 캐핑막(CPL)은 불산을 포함하는 식각액을 사용하여 등방적으로 식각될 수 있고, 상기 전하저장막(CL)은 인산을 포함하는 식각액을 사용하여 등방적으로 식각될 수 있다. 하지만, 상술한 박막의 종류들 및 이를 위한 식각액의 종류들은 본 발명이 기술적 사상을 설명하기 위해 예시된 것일 뿐이며, 이들은 다양하게 변형될 수 있다. Etching the tunnel insulating layer TIL, the charge storage layer CL, and the capping layer CPL may be performed using a wet etching method. In example embodiments, the tunnel insulating layer TIL and the capping layer CPL may be a silicon oxide layer, and the charge storage layer CL may be a silicon nitride layer. In this case, the tunnel insulating layer TIL and the capping layer CPL may be isotropically etched using an etchant including hydrofluoric acid, and the charge storage layer CL is isotropic using an etchant containing phosphoric acid. Can be etched away. However, the above-described types of thin films and types of etchant for the same are only examples of the present invention to explain the technical idea, and these may be variously modified.
상술한 실시예에 따르면, 상기 보호막 스페이서(PS)는 상기 수직막(150)을 식각하는 동안 제거될 수 있다. 예를 들어, 상기 보호막 스페이서(PS)가 실리콘 산화막인 경우, 상기 터널절연막(TIL) 또는 상기 캐핑막(CPL)을 식각하기 위한 불산에 의해 제거될 수 있고, 실리콘 질화막인 경우 상기 전하저장막(CL)을 식각하기 위한 인산에 의해 제거될 수 있다. In example embodiments, the passivation layer spacer PS may be removed while etching the
일 측면에 따르면, 상기 터널 절연막(TIL), 상기 전하저장막(CL) 및 상기 캐핑막(CPL)을 식각하는 단계들 각각은 그것에 앞서 식각된 박막의 식각 프로파일에 영향을 줄 수 있다. 예를 들면, 상기 전하저장막(CL)을 식각하기 위해 인산이 사용될 경우, 상기 반도체 스페이서(PS)의 노출된 표면이 상기 인산에 의해 부분적으로 식각될 수 있다. 그 결과, 도 51과 도 55에 도시된 상기 반도체 스페이서(PS)의 모양들은 서로 다를 수 있다. 즉, 도 55에 도시된 반도체 패턴의 하부 모서리는 도 51에 도시된 반도체 패턴의 하부 모서리보다 라운드될 수 있다. 박막의 식각 프로파일에 대한 후속 식각 단계의 영향은 상기 터널 절연막(TIL) 및 상기 전하저장막(CL)에서도 유사하게 나타날 수 있다. 또한, 도 51 내지 도 55에 예시된 식각 프로파일은 후속 식각 단계의 이러한 영향을 설명하기 위해 예시적으로 도시된 것일 뿐이며, 실제의 식각 프로파일은 식각 공정 레서피에 의해 다양하게 변형될 수 있다. In example embodiments, each of the steps of etching the tunnel insulating layer TIL, the charge storage layer CL, and the capping layer CPL may affect an etching profile of the thin film etched before the tunnel insulating layer TIL. For example, when phosphoric acid is used to etch the charge storage layer CL, an exposed surface of the semiconductor spacer PS may be partially etched by the phosphoric acid. As a result, the shapes of the semiconductor spacers PS shown in FIGS. 51 and 55 may be different from each other. That is, the lower edge of the semiconductor pattern illustrated in FIG. 55 may be rounder than the lower edge of the semiconductor pattern illustrated in FIG. 51. The influence of the subsequent etching step on the etching profile of the thin film may be similarly shown in the tunnel insulating film TIL and the charge storage film CL. In addition, the etching profile illustrated in FIGS. 51 to 55 is merely illustrative to illustrate this effect of subsequent etching steps, and the actual etching profile may be variously modified by the etching process recipe.
다른 측면에 따르면, 상기 터널 절연막(TIL) 및 상기 캐핑막(CPL)이 유효하게 큰 식각 선택성을 갖지 않는 물질들로 형성되는 경우, 상기 터널 절연막(TIL)은 상기 캐핑막(CPL)을 식각하는 동안 추가적으로 식각될 수 있다. 예를 들어, 상기 터널 절연막(TIL) 및 상기 캐핑막(CPL)이 모두 실리콘 산화막으로 형성되는 경우, 상기 터널 절연막(TIL)은 도 53 및 도 55를 참조하여 설명된 식각 단계들에서 두번 식각되고, 상기 캐핑막(CPL)은 도 55를 참조하여 설명된 식각 단계에서 한번 식각된다. 이에 따라, 상기 터널절연막(TIL)의 하부 영역은 도 54에 도시된 것처럼 상기 전하저장막(CL)보다 아래 방향으로 돌출되지만, 상기 캐핑막(CPL)을 식각하는 단계에서 추가적으로 식각되어 도 55에 도시된 것처럼 상기 전하저장막(CL)과 상기 반도체 스페이서(PS) 사이에서 위 방향으로 리세스될 수 있다. 그 결과, 도 55에 도시된 것처럼, 상기 수직 패턴(155)의 바닥면의 식각 프로파일은 불균일할 수 있다. 즉, 상기 전하저장막(CL)은 상기 캐핑막(CPL) 및 상기 터널절연막(TIL)보다 상기 기판(10)을 향해 아래 방향으로 돌출되고, 상기 캐핑막(CPL)의 바닥면은 상기 터널절연막(TIL)의 바닥면보다 그것들 각각의 하부에 위치하는 상기 기판(10)의 상부면에 더 인접할 수 있다. According to another aspect, when the tunnel insulating film TIL and the capping film CPL are formed of materials having no effective etch selectivity, the tunnel insulating film TIL may be used to etch the capping film CPL. Can be additionally etched. For example, when both the tunnel insulating film TIL and the capping film CPL are formed of silicon oxide, the tunnel insulating film TIL is etched twice in the etching steps described with reference to FIGS. 53 and 55. The capping layer CPL is etched once in the etching step described with reference to FIG. 55. Accordingly, the lower region of the tunnel insulating film TIL protrudes downward from the charge storage film CL as shown in FIG. 54, but is additionally etched in the step of etching the capping film CPL. As shown in the drawing, the upper side may be recessed between the charge storage layer CL and the semiconductor spacer PS. As a result, as shown in FIG. 55, the etching profile of the bottom surface of the
도 56 및 도 57을 참조하면, 상기 언더컷 영역(77)을 통해 노출된 상기 기판(10)의 바닥면 및 측멱을 덮는 제 2 반도체막(170)을 형성한 후, 그 결과물 상에 상기 매립 절연막(180)을 형성하여 상기 개구부(105)의 적어도 일부를 매립한다. 56 and 57, after forming the
상기 제 2 반도체막(170)은 증착 기술들 중의 하나를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘)일 수 있다. 이 경우, 도시된 것처럼, 상기 제 2 반도체막(170)은 상기 언더컷 영역(77)으로부터 위쪽으로 연장되어 상기 주형 구조체(100) 내에서 상기 반도체 스페이서(165)의 내벽을 덮을 수 있다. 한편, 상기 언더컷 영역(77)의 너비 및 높이는 상기 제 2 반도체막(170)의 내벽에 의해 정의되는 빈 영역의 폭보다 클 수 있다. 이 경우, 도 57에 도시된 것처럼, 상기 언더컷 영역(77) 내에는 상기 매립 절연막(180)에 의해 완전하게 채워지지 않는 공극(void; 89)이 형성될 수 있다. The
변형된 실시예들에 따르면, 상기 제 2 반도체막(170)을 형성한 후, 상기 반도체 스페이서(165) 및 상기 제 2 반도체막(170)에 대한 재결정화 공정이 더 실시될 수 있다. 상기 재결정화 공정에 의해 상기 반도체 스페이서(165) 및 상기 제 2 반도체막(170) 내의 결정 결함의 밀도는 감소될 수 있다. 예를 들면, 상기 반도체 스페이서(165) 및 상기 제 2 반도체막(170)이 다결정 실리콘으로 형성되는 경우, 상기 재결정화 공정은 이들의 그레인 크기를 증가시키거나 이들의 결정 구조를 단결정화시킬 수 있다. 상기 재결정화 공정은 열처리 기술들, 레이저 어닐링 기술들 및 에피택시얼 기술들 중의 적어도 하나를 이용하여 실시될 수 있다. 그럼에도 불구하고, 상기 기판(10)이 단결정 웨이퍼인 경우, 평균적으로 상기 기판(10)은 상기 반도체 스페이서(165) 및 상기 제 2 반도체막(170)보다 적은 결정 결함을 가질 수 있다. According to the modified embodiments, after the
도 58 및 도 59은 본 발명의 실시예들에 따른 3차원 반도체 장치들의 비교하여 설명하기 위한 단면도들이다. 보다 구체적으로, 도 58 및 도 59는 각각 도 1 내지 도 21을 참조하여 설명된 3차원 반도체 장치와 도 51 내지 도 57을 참조하여 설명된 3차원 반도체 장치에서의 전류 경로를 도시한다. 58 and 59 are cross-sectional views for comparing and explaining 3D semiconductor devices according to example embodiments. More specifically, FIGS. 58 and 59 show current paths in the three-dimensional semiconductor device described with reference to FIGS. 1 through 21 and the three-dimensional semiconductor device described with reference to FIGS. 51-57, respectively.
도 58에 도시된 것처럼, 도 1 내지 도 21을 참조하여 설명된 3차원 반도체 장치의 경우, 상기 기판(10)의 상부면 내에 소정의 깊이로 삽입된 상기 수직 패턴(155)의 존재 때문에, 상기 불순물 영역(240)을 경유하는 전류 경로(P1)가 길어진다. 이에 더하여, 상기 전류 경로(P1)의 완성을 위해서는 상기 기판(10) 내에 반전 영역(inversion region)이 생성되는 것이 요구되지만, 상기 수직 패턴(155)은 상기 반전 영역의 생성을 방해한다. 특히, 상기 반전 영역은 상기 최하부 도전 라인(230)에 인가되는 전압에 의해 형성된다는 점에서, 상기 반전 영역의 저항은 상기 최하부 도전 라인(230)으로부터의 직선 거리가 증가할수록 기하급수적으로 증가한다. 발명자들의 시뮬레이션에 따르면, 상기 수직 패턴(155)이 상기 기판(10)에 삽입된 깊이가 0nm에서 70nm로 증가할 때, 저항은 1010배 증가하였다. As shown in FIG. 58, in the case of the three-dimensional semiconductor device described with reference to FIGS. 1 through 21, because of the existence of the
이와 달리, 도 59에 도시된 것처럼, 상기 제 2 반도체막(170) 또는 반도체 몸체부(175)는 상기 언더컷 영역(77)에 의해 상기 최하부 도전 라인(230)에 인접하게 형성될 수 있기 때문에, 전류 경로(P2)는 도 58에 도시된 전류 경로(P1)에 비해 상기 최하부 도전 라인(230)에 인접하게 구현될 수 있다. 이에 따라, 이 실시예에 따르면, 전류 경로(P1)에서와 같은 전류 경로의 길어짐 및 전기적 저항의 기하급수적 증가는 예방될 수 있다. In contrast, as shown in FIG. 59, the
도 60은 본 발명에 따른 플래시 메모리 장치를 구비하는 메모리 카드(1200)의 일 예를 간략히 도시한 블록도이다. 도 60을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다. 60 is a block diagram schematically illustrating an example of a
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. The
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다. According to the flash memory device and the memory card or the memory system of the present invention, it is possible to provide a highly reliable memory system through the
도 61는 본 발명에 따른 플래시 메모리 시스템(1310)을 장착하는 정보 처리 시스템(1300)을 간략히 보여주는 블록도이다. 도 61를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.61 is a block diagram schematically illustrating an
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.In addition, the flash memory device or the memory system according to the present invention may be mounted in various types of packages. For example, a flash memory device or a memory system according to the present invention may be a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carrier (PLCC), plastic dual in-line package. (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline ( SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer- It can be packaged and mounted in the same manner as Level Processed Stack Package (WSP).
100 주형 구조체 105/106 개구부
120 절연막 130 희생막
155 수직 패턴 165 반도체 스페이서
175 반도체 몸체부 185 매립 패턴
200 트렌치 220 수평 패턴
230 도전 패턴 240 불순물 영역
BIL1/2 블록킹 절연막 CPL 캐핑막
CL 전하저장막 HS 수평 구조체
SP 반도체 패턴 TIL 터널 절연막
VS 수직 구조체 255 금속 패턴100
120
155
175
200
230
BIL1 / 2 Blocking Insulation CPL Capping Film
CL charge storage film HS horizontal structure
SP semiconductor pattern TIL tunnel insulating film
Claims (10)
상기 다층막 구조체를 관통하여 상기 기판의 상부면을 소정의 깊이로 리세스시키는 개구부를 형성하는 단계;
상기 개구부의 내벽을 덮는 수직막 및 제 1 반도체막을 차례로 형성하는 단계;
상기 제 1 반도체막의 내측벽에 상기 제 1 반도체막의 바닥면을 노출시키는 보호막 스페이서를 형성하는 단계;
상기 보호막 스페이서를 식각 마스크로 사용하여 상기 제 1 반도체막 및 상기 수직막을 차례로 그리고 등방적으로 식각함으로써, 상기 개구부에 의해 리세스된 상기 기판의 측벽을 노출시키는 언더컷 영역을 형성하는 단계; 및
상기 언더컷 영역에 상기 기판과 상기 제 1 반도체막을 연결하는 제 2 반도체막을 형성하는 단계를 포함하는 3차원 반도체 장치의 제조 방법.Forming a multilayer film structure on the substrate;
Forming openings through the multilayer structure to recess the upper surface of the substrate to a predetermined depth;
Sequentially forming a vertical film and a first semiconductor film covering the inner wall of the opening;
Forming a protective film spacer on the inner sidewall of the first semiconductor film to expose a bottom surface of the first semiconductor film;
Forming an undercut region exposing sidewalls of the substrate recessed by the opening by sequentially and isotropically etching the first semiconductor film and the vertical film using the protective film spacer as an etching mask; And
And forming a second semiconductor film connecting the substrate and the first semiconductor film in the undercut region.
상기 제 1 반도체막을 등방적으로 식각하는 단계는 상기 제 1 반도체막의 노출된 표면을 건식 식각하여 상기 수직막의 표면을 노출시키는 단계를 포함하되,
상기 건식 식각은 플라즈마를 의도적으로 생성하지 않는 분위기에서 실시되는 3차원 반도체 장치의 제조 방법.The method according to claim 1,
The isotropically etching of the first semiconductor film may include dry etching the exposed surface of the first semiconductor film to expose the surface of the vertical film.
And the dry etching is performed in an atmosphere in which plasma is not intentionally generated.
상기 건식 식각은 불소 원자를 포함하는 제 1 가스, 염소 원자를 포함하는 제 2 가스 및 아르곤, 헬륨 및 질소 중의 적어도 하나를 포함하는 캐리어 가스를 사용하여 실시되는 3차원 반도체 장치의 제조 방법. The method according to claim 2,
The dry etching is performed using a first gas containing a fluorine atom, a second gas containing a chlorine atom and a carrier gas containing at least one of argon, helium and nitrogen.
상기 건식 식각은 1기압보다 낮은 압력 조건 및 섭씨 350도 내지 섭씨 500도의 온도 조건 아래에서 실시되는 3차원 반도체 장치의 제조 방법.The method according to claim 3,
The dry etching is a method of manufacturing a three-dimensional semiconductor device is carried out under pressure conditions lower than 1 atmosphere and temperature conditions of 350 degrees to 500 degrees Celsius.
상기 수직막을 등방적으로 식각하는 단계는, 상기 제 1 반도체막이 식각됨으로써 노출되는, 상기 수직막의 표면을 식각액을 사용하여 식각하는 단계를 포함하는 3차원 반도체 장치의 제조 방법.The method according to claim 1,
The isotropically etching the vertical film may include etching the surface of the vertical film using an etchant to expose the first semiconductor film by etching.
상기 식각액은 상기 제 1 반도체막에 대해 식각 선택성을 가지고 상기 수직막을 식각할 수 있는 액상의 물질들을 포함하는 3차원 반도체 장치의 제조 방법.The method according to claim 5,
The etchant includes a liquid material capable of etching the vertical film with an etch selectivity with respect to the first semiconductor film.
상기 수직막은 상기 개구부의 내벽을 덮는 복수의 박막들로 구성되되, 상기 수직막을 구성하는 박막들 중의 적어도 하나는 실리콘 산화막 또는 실리콘 질화막인 3차원 반도체 장치의 제조 방법. The method according to claim 1,
The vertical film is composed of a plurality of thin films covering the inner wall of the opening, wherein at least one of the thin films constituting the vertical film is a silicon oxide film or a silicon nitride film manufacturing method.
상기 수직막은 상기 개구부의 내벽을 차례로 덮는 캐핑막, 전하저장막 및 터널절연막을 포함하고, 상기 수직막을 등방적으로 식각하는 단계는 상기 터널절연막, 상기 전하저장막 및 상기 캐핑막을 차례로 그리고 등방적으로 식각하는 단계를 포함하되,
상기 터널절연막 및 상기 캐핑막을 식각하는 단계들 각각은 불산을 포함하는 포함하는 식각액을 사용하여 실시되고, 상기 전하저장막을 식각하는 단계는 인산을 포함하는 식각액을 사용하여 실시되는 3차원 반도체 장치의 제조 방법.The method according to claim 1,
The vertical layer may include a capping layer, a charge storage layer, and a tunnel insulation layer that sequentially cover an inner wall of the opening, and the isotropic etching of the vertical layer may include the tunnel insulation layer, the charge storage layer, and the capping layer in turn and isotropically. Including etching;
The etching of the tunnel insulation layer and the capping layer may be performed using an etchant including hydrofluoric acid, and the etching of the charge storage layer may be performed using an etchant including phosphoric acid. Way.
상기 보호막 스페이서는 상기 수직막을 등방적으로 식각하는 동안 함께 식각되어 제거되는 3차원 반도체 장치의 제조 방법.The method according to claim 1,
The protective film spacers are etched and removed together while isotropically etching the vertical film.
상기 도전 구조체를 관통하여 상기 기판의 상부면에 삽입되는 반도체 패턴; 및
상기 반도체 패턴과 상기 도전 구조체 사이에 개재되되, 전하저장막, 상기 전하저장막과 상기 도전 구조체 사이의 캐핑막 및 상기 전하저장막과 상기 반도체 패턴 사이의 터널절연막을 포함하는, 절연막 구조체를 포함하되,
상기 반도체 패턴은 수평적으로 연장되어 상기 절연막 구조체의 아래에서 상기 기판의 측벽과 직접 접촉하고,
상기 전하저장막은 상기 캐핑막 및 상기 터널절연막보다 상기 기판을 향해 돌출되고, 상기 캐핑막의 바닥면은 상기 터널절연막의 바닥면보다 그것들 각각의 하부에 위치하는 상기 기판의 상부면에 더 인접하는 3차원 반도체 장치. A conductive structure disposed on the substrate, including conductive patterns stacked in turn;
A semiconductor pattern penetrating the conductive structure and inserted into an upper surface of the substrate; And
An insulating film structure interposed between the semiconductor pattern and the conductive structure, the insulating film structure including a charge storage film, a capping film between the charge storage film and the conductive structure, and a tunnel insulating film between the charge storage film and the semiconductor pattern. ,
The semiconductor pattern extends horizontally to directly contact a sidewall of the substrate under the insulating film structure;
The charge storage layer protrudes toward the substrate from the capping film and the tunnel insulating film, and the bottom surface of the capping film is closer to the top surface of the substrate located below each of them than the bottom surface of the tunnel insulating film. Device.
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140040515A (en) * | 2012-09-26 | 2014-04-03 | 삼성전자주식회사 | Semiconductor device and method offabricating the same |
KR20150006531A (en) * | 2013-07-08 | 2015-01-19 | 삼성전자주식회사 | Vertical semiconductor devices |
US8987805B2 (en) | 2012-08-27 | 2015-03-24 | Samsung Electronics Co., Ltd. | Vertical type semiconductor devices including oxidation target layers |
KR20160070896A (en) * | 2014-12-10 | 2016-06-21 | 삼성전자주식회사 | Semiconductor device and method for manufacturing the same |
KR20170045788A (en) * | 2015-10-19 | 2017-04-28 | 삼성전자주식회사 | Three-dimensional semiconductor devices |
KR20170051426A (en) * | 2014-09-26 | 2017-05-11 | 인텔 코포레이션 | Capping poly channel pillars in stacked circuits |
KR20210022109A (en) * | 2018-09-13 | 2021-03-02 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | New 3D NAND memory device and its formation method |
US20220384263A1 (en) * | 2019-10-29 | 2022-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods for Forming Stacked Layers and Devices Formed Thereof |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101892245B1 (en) * | 2011-10-17 | 2018-08-29 | 삼성전자주식회사 | Three-dimensional semiconductor memory devices |
KR101891959B1 (en) * | 2012-03-05 | 2018-08-28 | 삼성전자 주식회사 | Nonvolatile memory device and fabricating method thereof |
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KR102045858B1 (en) * | 2013-02-06 | 2019-11-18 | 삼성전자주식회사 | Three Dimensional Semiconductor Device And Method Of Fabricating The Same |
KR102031179B1 (en) * | 2012-09-11 | 2019-11-08 | 삼성전자주식회사 | Three dimensional semiconductor memory device Method for manufacturing the same |
KR102007274B1 (en) * | 2013-01-15 | 2019-08-05 | 삼성전자주식회사 | Vertical memory devices and methods of manufacturing the same |
KR102136849B1 (en) * | 2013-08-30 | 2020-07-22 | 삼성전자 주식회사 | 3D Nonvolatile memory device having vertical channel region |
KR102154784B1 (en) * | 2013-10-10 | 2020-09-11 | 삼성전자주식회사 | Semiconductor device and method of manufacturing the same |
KR102139944B1 (en) * | 2013-11-26 | 2020-08-03 | 삼성전자주식회사 | Three dimensional semiconductor device |
KR102185547B1 (en) * | 2014-01-22 | 2020-12-02 | 삼성전자주식회사 | Vertical memory devices and methods of manufacturing the same |
KR102263121B1 (en) * | 2014-12-22 | 2021-06-09 | 에이에스엠 아이피 홀딩 비.브이. | Semiconductor device and manufacuring method thereof |
KR102341716B1 (en) * | 2015-01-30 | 2021-12-27 | 삼성전자주식회사 | Semiconductor memory device and method of fabricating the same |
KR102452829B1 (en) * | 2015-09-10 | 2022-10-13 | 삼성전자주식회사 | Semiconductor devices |
KR102415206B1 (en) * | 2016-06-27 | 2022-07-01 | 에스케이하이닉스 주식회사 | Semiconductor device |
KR102130057B1 (en) * | 2019-01-16 | 2020-07-06 | 삼성전자주식회사 | Three Dimensional Semiconductor Memory Device And Method Of Fabricating The Same |
KR102626837B1 (en) * | 2020-06-05 | 2024-01-22 | 삼성전자주식회사 | Three-dimensional semiconductor memory device, operating method of the same and electronic system including the same |
US11456319B2 (en) | 2020-06-05 | 2022-09-27 | Industry-University Cooperation Foundation Hanyang University | Three-dimensional semiconductor memory device, operating method of the same and electronic system including the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010059015A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | A method for forming a capacitor of a semiconductor device |
KR20050053286A (en) * | 2003-12-02 | 2005-06-08 | 삼성전자주식회사 | Semiconductor device having an isolation pattern in an interlayer insulating layer between capacitor contact plugs and methods of fabricating the same |
KR20050059853A (en) * | 2003-12-15 | 2005-06-21 | 삼성전자주식회사 | Methods of fabricating a semiconductor device by exposing upper sidewall of contact plug to form a charge storage electrode |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5434742A (en) * | 1991-12-25 | 1995-07-18 | Hitachi, Ltd. | Capacitor for semiconductor integrated circuit and method of manufacturing the same |
JPH07283166A (en) * | 1994-02-20 | 1995-10-27 | Semiconductor Energy Lab Co Ltd | Method of forming contact hole |
US20080067554A1 (en) * | 2006-09-14 | 2008-03-20 | Jae-Hun Jeong | NAND flash memory device with 3-dimensionally arranged memory cell transistors |
KR101192359B1 (en) * | 2007-12-17 | 2012-10-18 | 삼성전자주식회사 | NAND flash memory device and method for manufacturing the same |
-
2010
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010059015A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | A method for forming a capacitor of a semiconductor device |
KR20050053286A (en) * | 2003-12-02 | 2005-06-08 | 삼성전자주식회사 | Semiconductor device having an isolation pattern in an interlayer insulating layer between capacitor contact plugs and methods of fabricating the same |
KR20050059853A (en) * | 2003-12-15 | 2005-06-21 | 삼성전자주식회사 | Methods of fabricating a semiconductor device by exposing upper sidewall of contact plug to form a charge storage electrode |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8987805B2 (en) | 2012-08-27 | 2015-03-24 | Samsung Electronics Co., Ltd. | Vertical type semiconductor devices including oxidation target layers |
US9082659B1 (en) | 2012-08-27 | 2015-07-14 | Samsung Electronics Co., Ltd. | Methods of forming vertical type semiconductor devices including oxidation target layers |
KR20140040515A (en) * | 2012-09-26 | 2014-04-03 | 삼성전자주식회사 | Semiconductor device and method offabricating the same |
KR20150006531A (en) * | 2013-07-08 | 2015-01-19 | 삼성전자주식회사 | Vertical semiconductor devices |
KR20170051426A (en) * | 2014-09-26 | 2017-05-11 | 인텔 코포레이션 | Capping poly channel pillars in stacked circuits |
KR20160070896A (en) * | 2014-12-10 | 2016-06-21 | 삼성전자주식회사 | Semiconductor device and method for manufacturing the same |
KR20170045788A (en) * | 2015-10-19 | 2017-04-28 | 삼성전자주식회사 | Three-dimensional semiconductor devices |
KR20210022109A (en) * | 2018-09-13 | 2021-03-02 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | New 3D NAND memory device and its formation method |
US20220384263A1 (en) * | 2019-10-29 | 2022-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods for Forming Stacked Layers and Devices Formed Thereof |
US11942363B2 (en) * | 2019-10-29 | 2024-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for forming stacked layers and devices formed thereof |
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