KR20110101816A - 발광소자, 발광소자의 제조방법 및 발광소자 패키지 - Google Patents

발광소자, 발광소자의 제조방법 및 발광소자 패키지 Download PDF

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KR20110101816A
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Abstract

실시예는 발광소자, 발광소자 제조방법 및 발광소자 패키지에 관한 것이다.
실시예에 따른 발광소자는 기판; 상기 기판 상에 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층의 일부를 상부로 노출하는 발광구조물; 상기 노출된 제1 도전형 반도체층과 상기 제2 도전형 반도체층 상에 유전체층; 상기 유전체층과 접하면서 상기 노출된 제1 도전형 반도체층 상에 제1 전극; 및 상기 유전체층과 접하면서 제2 도전형 반도체층 상에 제2 전극;을 포함한다.

Description

발광소자, 발광소자의 제조방법 및 발광소자 패키지{LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE SAME AND LIGHT EMITTING DEVICE PACKAGE}
실시예는 발광소자, 발광소자의 제조방법 및 발광소자 패키지에 관한 것이다.
발광소자(Light Emitting Device: LED)는 전기에너지가 빛에너지로 변환되는 특성의 p-n 접합 다이오드를 주기율표상에서 Ⅲ족과 Ⅴ족의 원소가 화합하여 생성될 수 있다. LED는 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
한편, 종래기술에 의하면 정전기 방전(ESD : Electrostatic discharge)시 역방향으로 전류가 흘러 발광영역인 활성층에 손상을 입히는 문제가 발생하고 있는데, 이를 해결하기 위해 패키지(Package)에 제너 다이오드(Zener diode)를 실장하는 경우 광량의 흡수가 발생하는 문제가 있다.
또한, 종래기술에 의하면 전류밀집(current crowding)으로 인한 수명 및 신뢰성이 저하하는 문제가 있다.
실시예는 광량흡수의 손실이 없이 정전기 방전에 따른 손상을 방지할 수 있는 발광소자, 발광소자의 제조방법 및 발광소자 패키지를 제공하고자 한다.
또한, 실시예는 전류 스프레딩(current spreading) 효율을 높일 뿐만 아니라 광추출 효율(light extraction efficiency)을 향상시킬 수 있는 발광소자, 발광소자의 제조방법 및 발광소자 패키지를 제공하고자 한다.
실시예에 따른 발광소자는 기판; 상기 기판 상에 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층의 일부를 상부로 노출하는 발광구조물; 상기 노출된 제1 도전형 반도체층과 상기 제2 도전형 반도체층 상에 유전체층; 상기 유전체층과 접하면서 상기 노출된 제1 도전형 반도체층 상에 제1 전극; 및 상기 유전체층과 접하면서 제2 도전형 반도체층 상에 제2 전극;을 포함한다.
또한, 실시예에 따른 발광소자의 제조방법은 기판상에 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계; 상기 발광구조물을 일부 식각하여 상기 제1 도전형 반도체층의 일부를 상부로 노출시키는 단계; 상기 노출된 제1 도전형 반도체층과 상기 제2 도전형 반도체층 상에 유전체층을 형성하는 단계; 및 상기 유전체층과 접하면서 상기 노출된 제1 도전형 반도체층 상에 제1 전극을 형성하고, 상기 유전체층과 접하면서 상기 제2 도전형 반도체층 상에 제2 전극을 형성하는 단계;를 포함한다.
또한, 실시예에 따른 발광소자 패키지는 상기 발광소자; 및 상기 발광소자가 배치되는 패키지 몸체;를 포함한다.
실시예에 따른 발광소자, 발광소자의 제조방법 및 발광소자 패키지에 의하면, 광량흡수의 손실이 없이 LED의 정전기 손상(ESD: Electrostatic discharge)을 방지할 수 있다.
또한, 실시예에 의하면 LED 칩(chip)내에 커패시터를 형성하여 정전기 손상을 방지함으로써 패키지 비용 및 공정을 간략화할 수 있고, 광량흡수 감소를 최소화할 수 있다.
또한, 실시예에 의하면 효율적인 전류흐름(current flow) 조절로 광 추출효율(light extraction efficiency)을 증가시킬 수 있다.
또한, 실시예에 의하면 전류스프레딩(current spreading)으로 발광소자의 신뢰성을 향상시킬수 있다.
도 1은 제1 실시예에 따른 발광소자의 단면도.
도 2 및 도 3은 종래기술에 따른 발광소자의 정전기 방전시의 전기장 형성 개념도.
도 4는 제1 실시예에 따른 발광소자의 구동 예시도.
도 5는 실시예에 따른 발광소자의 정전기 방전시의 전기장 형성 개념도.
도 6는 실시예에 따른 발광소자의 회로 예시도.
도 7은 실시예에 따른 발광소자의 정전기 방전시의 파형도.
도 8 내지 도 10는 제1 실시예에 따른 발광소자의 제조방법의 공정 단면도.
도 11은 제2 실시예에 따른 발광소자의 단면도.
도 12는 실시예에 따른 발광소자 패키지 단면도.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
(실시예)
도 1은 제1 실시예에 따른 발광소자의 단면도이다.
실시예에 따른 발광소자(100)는 기판(105)과, 상기 기판(105) 상에 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116)을 포함하되, 상기 제1 도전형 반도체층(112)의 일부를 상부로 노출하는 발광구조물(110)과, 상기 노출된 제1 도전형 반도체층(112)과 상기 제2 도전형 반도체층(116)을 상에 유전체층(130)과 상기 유전체층(130)과 접하면서 상기 노출된 제1 도전형 반도체층(112) 상에 형성된 제1 전극(142) 및 상기 유전체층(130)과 접하면서 상기 제2 도전형 반도체층(116) 상에 형성된 제2 전극(146)을 포함할 수 있다.
도 4는 제1 실시예에 따른 발광소자의 구동 예시도이다.
실시예에서 상기 제1 전극(142), 유전체층(130) 및 제2 전극(146)은 커패시터 기능을 할 수 있다. 예를 들어, 제1 전극(142), 제1 유전체층(131) 및 제2 전극(146)은 제1 MIM(Metal/Insulator/Metal) 커패시터(CD1), 제1 전극(142), 제3 유전체층(133) 및 제2 전극(146)은 제2 MIM 커패시터(CD2), 제2 전극(146), 제2 유전체층(132) 및 발광구조물(110)은 MIS(Metal/Insulator/Semiconductor) 커패시터(CMOS) 기능을 할 수 있다.
실시예는 LED의 정전기 손상 (ESD : Electrostatic discharge)을 보호하기 위한 방법으로, LED 칩(chip) 위의 영역에 유전체층를 증착시켜 제1 전극(142)과 제2 전극(146) 사이의 커패시터(capacitor)(CD1,CD2)와 MOS 커패시터(capacitor)(CMOS ) 구조를 병렬 커패시터(capacitor)로 형성한 구조를 포함할 수 있다. 이때, 제1 전극과 2 전극은 전기적으로 오픈(open)된 구조이다.
이를 통해 정 전압에서는 활성영역으로 전류가 흘러 빛을 발생시키지만, 방전(Discharging)시 생기는 펄스(pulse) 형태의 ESD 충격에는 고주파 성분의 에너지가 유전체층를 거쳐 지나가므로 활성층을 보호할 수 있다.
실시예에서 상기 유전체층(130)은 상기 제1 전극(142)과 상기 제2 전극(146) 사이에 형성된 제1 유전체층(131)과, 상기 발광구조물(110)과 상기 기판(105)의 일측면에 형성된 제2 유전체층을 포함할 수 있다. 이에 따라 제1 전극(142)과 제2 전극(146) 사이의 제1 MIM 커패시터(capacitor)(CD1)와 MOS 커패시터(capacitor)(CMOS) 구조를 병렬 커패시터(capacitor)로 형성한 구조를 포함하여 펄스(pulse) 형태의 ESD 충격에 대해 고파 성분의 에너지가 제1 MIM 커패시터(capacitor)(CD1)와 MOS 커패시터(capacitor)(CMOS)를 거쳐 지나가므로 활성층을 보호할 수 있다.
또한, 실시예는 상기 식각된 제1 도전형 반도체층(112), 상기 기판(105)의 타측면 및 상기 기판(105)의 저면에 형성된 제3 유전체층(133)을 포함하여 제1 전극(142)과 제2 전극(146) 사이의 제2 MIM 커패시터(capacitor)(CD2)를 더 포함하여 커패시키를 증대시켜 ESD 내성을 향상시킬 수 있다.
실시예에서 상기 유전체층(130)은 메사 에칭영역에 형성됨으로써 메사 에칭영역에서의 전류집중 현상을 방지함과 아울러 전정기 방전 방지 기능을 수행할 수 있다. 예를 들어, 제1 유전체층(131)은 메사 메지영역에 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제1 전극(142)은 상기 유전체층(130)과 접하면서 상기 유전체층(130)의 상면에도 형성될 수 있다. 이를 통해 제1 전극(142)과 유전체층(130)의 접촉면적을 증대시키 커패시티를 증가시킬 수 있으며, 제1 전극(142)에 의해 유전체층(130)이 발광구조물과 견고하게 접촉할 수 있다.
상기 유전체층(130)은 상기 제2 전극(146)과 접하도록 형성될 수 있다. 또한, 상기 제2 전극(146)은 상기 유전체층(130)과 접하면서 상기 유전체층(130)의 상면에도 형성되어 커패시티를 증대시키고 유전체층(130)을 견고하게 유지시킬 수 있다.
또한, 실시예는 도 1과 같이 상기 발광구조물(110) 상에 투명전극(120)을 포함할 수 있고, 상기 제2 전극(146)은 상기 투명전극(120) 상에 형성될 수 있다.
실시예에서 상기 유전체층(130)은 발광영역 상에도 형성되므로 투명 유전체층일 수 있으나 이에 한정되는 것은 아니다.
실시예는 LED의 정전기 손상(ESD)을 보호하기 위한 방법으로, LED 칩(chip) 위의 영역에 유전체층를 증착시켜 제1 전극(142)과 제2 전극(146) 사이의 커패시터(capacitor)(CD1,CD2)와 MOS 커패시터(capacitor)(CMOS ) 구조를 병렬 커패시터(capacitor)로 형성한 구조를 포함할 수 있다. 이를 통해 정 전압에서는 활성영역으로 전류가 흘러 빛을 발생시키지만, 방전(Discharging)시 생기는 펄스(pulse) 형태의 ESD 충격에는 고주파 성분의 에너지가 유전체층를 거쳐 지나가므로 활성층을 보호할 수 있다.
도 2 및 도 3은 종래기술에 따른 발광소자의 정전기 방전시의 전기장 형성 개념도이며, 도 5는 실시예에 따른 발광소자의 정전기 방전시의 전기장 형성 개념도이다.
정전기 방전으로 인한 LED 파괴는 반도체 역전압시 일어난다. 도 2 및 도 3과 같이 역전압시 대전된 전하에 의해 LED 활성영역 내에 강한 전기장이 유도된다.
그리고, 도 3과 같이 캐리어(전자, 홀)들이 가속되어 원자들과 충돌하여 또 다른 캐리어들을 만들어 내고, 또 생성된 캐리어들이 수많은 캐리어들을 만들어낸다. 이와 같은 현상을 전자사태항복(avalanche breakdown)이라 한다. 만약 대전된 전하에 의해 강한 정기장이 유도되어 반도체가 견딜 수 있는 그 이상의 정전기가 가해진다면 전자사태항복으로 인해 결국 LED 반도체 파괴가 일어난다.
그러므로, 실시예는 도 5와 같이 실시예는 MIM 및 MOS형태의 커패시터 구조를 삽입하여 LED 활성층 내부에 걸리는 전기장을 커패시터로 유도하여 활성영역의 전기장을 완화시킴으로써 정전기방전에 대한 내성을 향상시킬 수 있다.
즉, 종래기술에 의하면 대전된 전하로 인한 강한 전기장(Q0)이 모두 LED 활성영역으로 유도되어 전자사태항복에 의해 LED 파괴가 일어난다. 반면에, 실시예에 의하면 대전된 전하로 인한 전기장(Q0) 중 일부(Q2)가 유전체층(130) 영역으로 유도되어 LED 활성영역에서의 전기장 세기(Q1)를 줄일 수 있다.
도 6은 실시예에 따른 발광소자의 회로 예시도이다.
도 6과 같이 실시예에 따른 발광소자의 회로도가 가능하며, 정전압에 따라 전압이 Forward인 경우 전류(current flow)는 LED를 통해 흘러 빛을 발광하며, 정전기 방전에 따라 전압이 Reverse인 경우 전류는 MIM 커패시터(CD) 및 MOS 커패시터(CMOS )를 통해 흐르게 된다.
이때, 정전기 방전에 따라 전압이 Reverse인 경우 Total capacitance(CTot)가 클수록 ESD stress로 인한 활성층으로 흐르는 전류는 작아져 충격을 완화시킬 수 있다.
이를 수식으로 설명하면 아래와 같다.
QDis=CESDVESD (QDis는 discharging 시의 전하량, CESD는 discharging 시의 커패시턴스)
C'Tot=CDiode+CD+CMOS(with MIM Capacitor(CD=CD1+CD2) and MOS Capacitor)
CTot=CDiode(without MIM Capacitor and MOS Capacitor)
I=dQ/dt=△Q/τ=QDis/(RCTot) ∴ CTot ↑-> I ↓
∴ I'= QDis/(RC') ＜ I= QDis/(RCTot)
즉, 정전기 방전에 따라 전압이 Reverse인 경우 Total capacitance(CTot)가 클수록 ESD stress로 인한 활성층으로 흐르는 전류(I')는 작아져 충격을 완화시킬 수 있다.
도 7은 실시예에 따른 발광소자의 정전기 방전시의 파형도이다.
도 7과 같이 Pulse 파형은 푸리에 변환을 하게 되면 고주파 성분을 갖게 된다. 그리고, rising time (tr)이 가파를수록 고주파 성분의 크기는 증가한다.
다음의 식과 같이 주파수가 높아질수록 capacitance로 인한 Impedance(저항)는 작아진다. 이에 따라 정전기 방전에 따라 전압이 Reverse인 경우 커패시터의 Impedance가 작아 짐에 따라 고주파 전류는 커패시터로 흐를 수 있다.
Impedance: Z=ZR +jZIm (ZR 은 Real Impedance, j는 허수부 인자, ZIm은 커패시터로 인한 Impedance),
Capacitor: ZIm ,C=1/(jωC),(단, ω=2πf)
즉, 정전기 방전에 따라 전압이 Reverse인 경우 커패시터의 Impedance가 작아 짐에 따라 고주파 전류는 커패시터로 흐를 수 있다.
실시예에 따른 발광소자, 발광소자의 제조방법 및 발광소자 패키지에 의하면, 광량흡수의 손실이 없이 LED의 정전기 손상(ESD: Electrostatic discharge)을 방지할 수 있다.
또한, 실시예에 의하면 LED 칩(chip)내에 커패시터를 형성하여 정전기 손상을 방지함으로써 패키지 비용 및 공정을 간략화할 수 있고, 광량흡수 감소를 최소화할 수 있다.
또한, 실시예에 의하면 효율적인 전류흐름(current flow) 조절로 광 추출효율(light extraction efficiency)을 증가시킬 수 있다.
또한, 실시예에 의하면 전류스프레딩(current spreading)으로 발광소자의 신뢰성을 향상시킬수 있다.
이하, 도 8 내지 도 10을 참조하여 실시예에 따른 발광소자의 제조방법을 설명한다. 실시예에서의 발광소자는 GaN, GaAs, GaAsP, GaP 등의 Ⅲ-Ⅴ족 물질로 형성될 수 있으나 이에 한정되는 것은 아니다. 또한, 이하 설명되는 공정의 순서는 한정되는 것이 아니며 그 순서를 달리할 수 있다.
먼저, 도 8과 같이 기판(105)을 준비한다. 상기 기판(105)은 사파이어(Al2O3) 기판, SiC 기판 등일 수 있으나 이에 한정되는 것은 아니다. 상기 기판(105)에 대해 습식세척을 실시하여 표면의 불순물을 제거할 수 있다.
이후, 상기 기판(105) 상에 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116)을 포함하는 발광구조물(110)을 형성한다.
실시예는 상기 기판(105) 상에 언도프트(undoped) 반도체층(미도시)을 형성하고, 상기 언도프트 반도체층 상에 제1 도전형 반도체층(112)을 형성할 수 있다. 예를 들어, 기판(105) 상에 undoped GaN층을 형성하고, n형 GaN층을 형성하여 제1 도전형 반도체층(112)을 형성할 수 있다.
상기 제1 도전형 반도체층(112)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
상기 제1 도전형 반도체층(112)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 N형 GaN층을 형성할 수 있다. 또한, 상기 제1 도전형 반도체층(110)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
이후, 상기 제1 도전형 반도체층(112) 상에 활성층(114)을 형성한다. 상기 활성층(114)은 에너지 밴드가 서로 다른 질화물 반도체 박막층을 교대로 한 번 혹은 여러 번 적층하여 이루어지는 양자우물구조를 가질 수 있다. 예를 들어, 상기 활성층(114)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 활성층(114)은 InGaN/GaN, InGaN/InGaN, AlGaN/GaN, InAlGaN/GaN , GaAs,/AlGaAs(InGaAs), GaP/AlGaP(InGaP) 중 어느 하나 이상으로 형성될 수 있다.
이후, 상기 활성층(114) 상에 제2 도전형 반도체층(116)을 형성한다. 예를 들어, 상기 제2 도전형 반도체층(116)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 p형 GaN층이 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 9와 같이 상기 발광구조물(110)을 메사 식각하여 상기 제1 도전형 반도체층(112)의 일부를 상부로 노출시킬 수 있다. 예를 들어, 소정의 식각패턴(미도시)을 마스크로 하여 제1 전극(142)이 형성될 영역에 대해 상기 제2 도전형 반도체층(116)에서부터 식각하여 활성층(114)을 거쳐 제1 도전형 반도체층(112)의 상면 일부를 노출시킬 수 있다.
다음으로, 실시예는 상기 발광구조물(110) 상에 투명전극(120)을 형성할 수 있다. 예를 들어, 상기 투명전극(120)은 단일 금속 혹은 금속합금, 금속산화물 등을 다중으로 적층하여 형성할 수 있다. 예를 들어, 상기 오믹층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
다음으로, 상기 노출된 제1 도전형 반도체층(112)과 상기 제2 도전형 반도체층(116) 상에 유전체층(130)을 형성한다. 상기 투명전극(120)이 형성된 경우 상기 유전체층(130)은 상기 노출된 제1 도전형 반도체층(112)과 상기 투명전극(120) 상에 형성될 수 있다.
실시예에서 상기 유전체층(130)은 상기 제1 전극(142)과 상기 제2 전극(146) 사이에 형성된 제1 유전체층(131)과, 상기 발광구조물(110)과 상기 기판(105)의 일측면에 형성된 제2 유전체층을 포함할 수 있다. 이에 따라 제1 전극(142)과 제2 전극(146) 사이의 제1 MIM 커패시터(capacitor)(CD1)와 MOS 커패시터(capacitor)(CMOS) 구조를 병렬 커패시터(capacitor)로 형성한 구조를 포함하여 펄스(pulse) 형태의 ESD 충격에 대해 고파 성분의 에너지가 제1 MIM 커패시터(capacitor)(CD1)와 MOS 커패시터(capacitor)(CMOS)를 거쳐 지나가므로 활성층을 보호할 수 있다.
또한, 실시예는 상기 식각된 제1 도전형 반도체층(112), 상기 기판(105)의 타측면 및 상기 기판(105)의 저면에 형성된 제3 유전체층(133)을 포함하여 제1 전극(142)과 제2 전극(146) 사이의 제2 MIM 커패시터(capacitor)(CD2)를 더 포함하여 커패시키를 증대시켜 ESD 내성을 향상시킬 수 있다.
제1 실시예는 상기 유전체층(130)을 형성하기 위해, 제1 전극(142) 및 제2 전극(146)이 형성될 영역을 제1 마스크 패턴(미도시)으로 가리고, 기판(105)과 발광구조물(110) 전면에 유전체 물질을 형성한 후, 상기 제1 마스크 패턴을 제거함으로써(lift-off) 제1 유전체층(131), 제2 유전체층(132) 및 제3 유전체층(133)을 포함하는 유전체층(130)을 형성할 수 있으나 이에 한정되는 것은 아니다.
또한, 상기 유전체층을 형성하는 방법으로, 기판(105)과 발광구조물(110) 전면에 유전체 물질을 형성한 후, 제1 전극(142) 및 제2 전극(146)이 형성될 영역을 노출하는 제2 마스크 패턴(미도시)을 형성하고, 상기 제2 마스크 패턴을 식각마스크로 노출된 유전체 물질을 일부 제거하여 제1 전극 영역, 제2 전극 영역을 오픈하여 제1 유전체층(131), 제2 유전체층(132) 및 제3 유전체층(133)을 포함하는 유전체층(130)을 형성할 수도 있다.
상기 유전체층(130)은 발광영역 상에도 형성되기에 투명 유전체일 수 있다. 예를 들어, 상기 유전체층(130)은 TiO2, Al2O3, SiO2 등으로 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에서 상기 유전체층(130), 예를 들어 제1 유전체층(131)은 메사 에칭영역에 형성됨으로써 메사 에칭영역에서의 전류집중 현상을 방지함과 아울러 전정기 방전 방지 기능을 수행할 수 있다.
다음으로, 도 10과 같이 상기 유전체층(130)과 접하면서 상기 노출된 제1 도전형 반도체층(112) 상에 제1 전극(142)을 형성하고, 상기 유전체층(130)과 접하면서 상기 제2 도전형 반도체층(116) 상에 제2 전극(146)을 형성할 수 있다. 투명전극(120)이 형성된 경우, 상기 제2 전극(146)은 투명전극(120) 상에 형성될 수 있다.
상기 제1 전극(142), 제2 전극(146)은 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W) 중 적어도 어느 하나로 형성될 수도 있으나 이에 한정되는 것은 아니다.
상기 제1 전극(142)은 상기 유전체층(130)과 접하면서 상기 유전체층(130)의 상면에도 형성될 수 있다. 이를 통해 제1 전극(142)과 유전체층(130)의 접촉면적을 증대시키 커패시티를 증가시킬 수 있으며, 제1 전극(142)에 의해 유전체층(130)이 발광구조물과 견고하게 접촉할 수 있다.
또한, 상기 제2 전극(146)은 상기 유전체층(130)과 접하면서 상기 유전체층(130)의 상면에도 형성되어 커패시티를 증대시키고 유전체층(130)을 견고하게 유지시킬 수 있다.
도 11은 제2 실시예에 따른 발광소자의 단면도이다.
제2 실시예는 제1 실시예의 기술적인 특징을 채용할 수 있다.
제2 실시예는 상기 유전체층(130)이 제1 유전체층(131)과 제2 유전체층(132)을 포함하는 예이다. 이를 위해, 도 9의 공정에서 기판(105)의 저면과, 식각된 제1 도전형 반도체층(112)과 연결되는 기판(105)의 측면 및 식각된 제1 도전형 반도체층(112)의 측면을 가리는 제3 패턴(미도시)을 형성한 후, 유전체 물질 형성공정을 진행하고, 제1 전극, 제2 전극 영역 오픈 공정을 진행할 수 있다.
실시예는 LED의 정전기 손상(ESD)을 보호하기 위한 방법으로, LED 칩(chip) 위의 영역에 유전체층를 증착시켜 제1 전극(142)과 제2 전극(146) 사이의 커패시터(capacitor)(CD1,CD2)와 MOS 커패시터(capacitor)(CMOS ) 구조를 병렬 커패시터(capacitor)로 형성한 구조를 포함할 수 있다. 이를 통해 정 전압에서는 활성영역으로 전류가 흘러 빛을 발생시키지만, 방전(Discharging)시 생기는 펄스(pulse) 형태의 ESD 충격에는 고주파 성분의 에너지가 유전체층를 거쳐 지나가므로 활성층을 보호할 수 있다.
도 12는 실시예에 따른 발광소자 패키지의 단면도이다.
도 12를 참조하면, 실시예에 따른 발광소자 패키지는 몸체부(200)와, 상기 몸체부(200)에 설치된 제4 전극층(210) 및 제5 전극층(220)과, 상기 몸체부(200)에 설치되어 상기 제4 전극층(210) 및 제5 전극층(220)과 전기적으로 연결되는 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(400)가 포함된다.
상기 몸체부(200)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제4 전극층(210) 및 제5 전극층(220)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제4 전극층(210) 및 제5 전극층(220)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자(100)는 도 1 또는 도 11에 예시된 수평형 타입의 발광소자가 적용될 수 있으나 이에 한정되는 것은 아니다. 상기 발광소자(100)는 상기 몸체부(200) 상에 설치될 수 있다.
상기 발광소자(100)는 와이어(300)를 통해 상기 제4 전극층(210) 및/또는 제5 전극층(220)과 전기적으로 연결될 수 있으며, 실시예에서는 수평형 타입의 발광소자(100)가 예시되어 있기 때문에, 두개의 와이어(300)가 사용된 것이 예시되어 있다. 다른 예로서, 상기 발광소자(100)가 플립칩 방식의 발광소자의 경우 와이어(300)가 사용되지 않을 수도 있다.
상기 몰딩부재(400)는 상기 발광소자(100)를 포위하여 상기 발광소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(400)에는 형광체가 포함되어 상기 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 기판;
    상기 기판상에 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하되, 상기 제1 도전형 반도체층의 일부를 상부로 노출하는 발광구조물;
    상기 노출된 제1 도전형 반도체층과 상기 제2 도전형 반도체층 상에 유전체층;
    상기 유전체층과 접하면서 상기 노출된 제1 도전형 반도체층 상에 제1 전극; 및
    상기 유전체층과 접하면서 제2 도전형 반도체층 상에 제2 전극;을 포함하는 발광소자.
  2. 제1 항에 있어서,
    상기 유전체층은,
    상기 제1 전극과 상기 제2 전극 사이에 형성된 제1 유전체층과,
    상기 발광구조물과 상기 기판의 일측면에 형성된 제2 유전체층을 포함하는 발광소자.
  3. 제2 항에 있어서,
    상기 유전체층은,
    상기 식각된 제1 도전형 반도체층, 상기 기판의 타측면 및 상기 기판의 저면에 형성된 제3 유전체층을 포함하는 발광소자.
  4. 제3 항에 있어서,
    상기 제2 유전체층은 상기 제3 유전체층과 접하는 발광소자.
  5. 제1 항에 있어서,
    상기 제1 전극은
    상기 유전체층의 상면에도 형성되는 발광소자.
  6. 제1 항에 있어서,
    상기 제2 전극은
    상기 유전체층의 상면에도 형성되는 발광소자.
  7. 제1 항에 있어서,
    상기 발광구조물 상에 투명전극을 포함하고,
    상기 제2 전극은 상기 투명전극상에 형성되는 발광소자.
  8. 제1 항에 있어서,
    상기 유전체층은
    투명 유전체층인 발광소자.
  9. 제1 항에 있어서,
    상기 유전체층은 메사 에칭영역에 형성되는 발광소자.
  10. 제1 항에 있어서,
    상기 유전체층은 TiO2, Al2O3, SiO2 중 하나를 포함하는 발광소자.
  11. 기판상에 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물을 형성하는 단계;
    상기 발광구조물을 일부 식각하여 상기 제1 도전형 반도체층의 일부를 상부로 노출시키는 단계;
    상기 노출된 제1 도전형 반도체층과 상기 제2 도전형 반도체층 상에 유전체층을 형성하는 단계; 및
    상기 유전체층과 접하면서 상기 노출된 제1 도전형 반도체층 상에 제1 전극을 형성하고, 상기 유전체층과 접하면서 상기 제2 도전형 반도체층 상에 제2 전극을 형성하는 단계;를 포함하는 발광소자의 제조방법.
  12. 제11 항에 있어서,
    상기 유전체층은,
    상기 제1 전극과 상기 제2 전극 사이에 형성된 제1 유전체층과,
    상기 발광구조물과 상기 기판의 일측면에 형성된 제2 유전체층을 포함하는 발광소자의 제조방법.
  13. 제12 항에 있어서,
    상기 유전체층은,
    상기 식각된 제1 도전형 반도체층, 상기 기판의 타측면 및 상기 기판의 저면에 형성된 제3 유전체층을 포함하는 발광소자의 제조방법.
  14. 제13 항에 있어서,
    상기 제2 유전체층은 상기 제3 유전체층과 접하여 형성되는 발광소자의 제조방법.
  15. 제11 항에 있어서,
    상기 제1 전극은
    상기 유전체층의 상면에도 형성되는 발광소자의 제조방법.
  16. 제11 항에 있어서,
    상기 제2 전극은
    상기 유전체층의 상면에도 형성되는 발광소자의 제조방법.
  17. 제11 항에 있어서,
    상기 발광구조물 상에 투명전극을 형성하는 단계를 포함하고,
    상기 제2 전극은 상기 투명전극상에 형성되는 발광소자의 제조방법.
  18. 제1 항 내지 제 10항 중 어느 하나의 발광소자; 및
    상기 발광소자가 배치되는 패키지 몸체;를 포함하는 발광소자 패키지.
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