KR20110097005A - 질화물 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

질화물 반도체 소자 및 그 제조방법에 관한 것으로, 활성층을 포함하는 반도체층을 준비하는 단계와, 활성층으로부터 생성된 광이 출사되는 반도체층 표면 위에 금속막을 형성하는 단계와, 금속막을 열처리하여 금속막의 표면을 불균일하게 변형시키는 단계와, 불균일한 표면을 갖는 금속막을 마스크로 반도체층 표면을 식각하여 다수의 돌출부를 형성하는 단계와, 남아 있는 금속막을 제거하고 반도체층 위에 전극을 형성하는 단계를 포함하여 이루어질 수 있다.

Description

질화물 반도체 소자 및 그 제조방법{nitride semiconductor device and method for fabricating the same}
본 발명은 반도체 소자에 관한 것으로, 특히 질화물 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 레이저 소자의 레이저광은 광통신, 다중통신, 우주통신과 같은 곳에서 현재 실용화되어가고 있다.
이러한 반도체 레이저 소자는 광 통신 등과 같은 통신분야나 컴팩 디스크 플레이어(CDP; Compact Disk Player)나 디지털 다기능 디스크 플레이어(DVDP; Digital Versatile Disk Player) 등과 같은 장치에서 데이터의 전송이나 기록 및 판독을 위한 수단으로써 널리 사용되고 있다.
그 중에서도 질화물(Nitrides) 반도체 레이저 소자는 천이 방식이 레이저 발진 확률이 높은 직접 천이형이고, 청색 레이저 발진이 가능하다는 특성 때문에 특히 주목되고 있다.
반도체 레이저 소자는 기본적으로 n형 질화물 반도체층과 p형 질화물 반도체층 사이에, 다층 양자 우물 구조(MQW : Multi-Quamtum-Well)의 InGaN으로 이루어지는 활성층을 가지는 구조를 가지고 있으며, 파장의 증감은 InGaN 활성층의 In조성비를 증감하는 것으로 결정된다.
이러한, 반도체 레이저 소자는 사파이어 혹은 GaN 기판 면상에, n형 질화물 반도체층, 활성층, p형 질화물 반도체층이 순서로 형성되고, p형 질화물 반도체층 일부에 리지 스프라이프(ridge stripe)가 형성되는 구조를 가지고 있다.
레이저 소자 각각의 막에 사용되어지는 재료의 조건은 캐리어(전자와 정공)를 활성층에 가두어 반전분포 상태를 얻기 위하여, 반도체층 재료의 에너지 간격(Eg)은 활성층의 에너지 간격보다 크게 해야 하고, 또한 빛을 활성층에 가두기 위하여, 반도체층의 재료의 굴절률은 활성층 재료의 굴절률보다 작게 할 수 있다.
현재 가장 널리 쓰이고 있는 N형 반도체 층은 Si 불순물이 주입된 GaN 또는 AlxGa1-xN 으로 이루어져 있으며, 활성층 구조는 양자 우물 (Quantum well, QW)층과 양자 배리어(Quantum barrier,QB)층을 수차례 반복적으로 겹쳐 형성된 다중 양자 우물(Multi-quantum well,MQW)층이다.
양자 우물층의 재료성분은 주로 InxGa1-xN (0<x≤1)이며, 양자 배리어층 성분은 양자 우물층보다 In 조성이 낮은 InyGa1-yN(0≤y<1, x>y)으로 이루어졌다.
P형 반도체 층은 Mg 불순물이 주입된 GaN 또는 AlxGa1-xN 으로 이루어져 있으며, 각각의 반도체층은 GaN 그리고 AlxGa1-xN을 반복적으로 성장 시키는 초격자구조, 혹은 GaN 또는 AlxGa1-xN 의 벌크(Bulk) 형태의 단일막으로 구성되어 있다.
본 발명의 목적은 금속박막을 이용한 마스크 패턴으로, 발광 표면에 미세한 요철 표면을 형성함으로써, 광 추출 효율을 높일 수 있는 질화물 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않는 또 다른 기술적 과제들은 아래의 기재들로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 질화물 반도체 소자는, 기판과, 기판 위에 형성되고 활성층을 포함하는 반도체층과, 활성층으로부터 생성된 광이 출사되는 반도체층 표면에 형성되는 다수의 돌출부와, 반도체층 위에 형성되는 전극을 포함하여 구성될 수 있다.
여기서, 반도체층은 {10-11}면 GaN 기판으로부터 성장된 에피층일 수 있다.
그리고, 돌출부의 단면은 서로 길이가 같거나 다른 두 변이 한 점에서 만나서 외부에 노출되고, 두 변 사이의 각이 60도 보다 작은 예각을 가지는 톱니 형상일 수 있다.
본 발명에 따른 질화물 반도체 소자 제조방법은 활성층을 포함하는 반도체층을 준비하는 단계와, 활성층으로부터 생성된 광이 출사되는 반도체층 표면 위에 금속막을 형성하는 단계와, 금속막을 열처리하여 금속막의 표면을 불균일하게 변형시키는 단계와, 불균일한 표면을 갖는 금속막을 마스크로 반도체층 표면을 식각하여 다수의 돌출부를 형성하는 단계와, 남아 있는 금속막을 제거하고 반도체층 위에 전극을 형성하는 단계를 포함하여 이루어질 수 있다.
여기서, 금속막은 Ag, Pt, Ti, Cr, Ni, Al, Pd 중 어느 하나일 수 있고, 금속막의 두께는 10 - 100Å일 수 있다.
그리고, 반도체층 표면 위에 금속막을 형성하는 단계는, 반도체층 표면 위에 금속산화막 또는 금속질화막을 형성하는 단계와, 금속산화막 또는 금속질화막 위에 금속막을 형성하는 단계를 더 포함하여 이루어질 수도 있다.
이때, 금속산화막 또는 금속질화막의 두께는 2 - 100nm일 수 있다.
또한, 반도체층 표면 위에 금속막을 형성하는 단계는, 반도체층 표면 위에 제 1 금속산화막 또는 제 1 금속질화막을 형성하는 단계와, 제 1 금속산화막 또는 제 1 금속질화막 위에 금속막을 형성하는 단계와, 금속막 위에 제 2 금속산화막 또는 제 2 금속질화막을 형성하는 단계를 포함하여 이루어질 수도 있다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 질화물 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
본 발명은 금속 박막의 일부를 식각 마스크로 사용하여, 활성층 상부의 발광 표면에 나노 크기의 미세 필러(pillar)들을 간단하고 쉽게 형성할 수 있다.
그리고, 활성층 상부의 발광 표면에 형성되는 미세 필러들은 두 변 사이의 각이 약 60도 이하인 날카로운 톱니 형상을 가지므로, 활성층으로부터 방출된 포톤의 외부 탈출 효율이 매우 높아 광 추출 효율 특성이 좋은 질화물 반도체 소자를 제작할 수 있다.
도 1은 KOH 용액에 의해 식각된 후, 질화물 반도체 표면의 단면 형상을 보여주는 사진
도 2는 KOH 용액을 이용하여 만들어진 표면으로 이동되는 광의 방향을 보여주는 도면
도 3a 내지 도 3c는 본 발명 제 1 실시예에 따른 질화물 반도체 소자 제조공정을 보여주는 도면
도 4a 내지 도 4c는 본 발명 제 2 실시예에 따른 질화물 반도체 소자 제조공정을 보여주는 도면
도 5a 내지 도 5c는 본 발명 제 3 실시예에 따른 질화물 반도체 소자 제조공정을 보여주는 도면
도 6은 금속의 응집현상을 이용하여, 식각된 표면의 단면을 보여주는 도면
도 7은 본 발명에 의해 만들어진 표면으로 이동되는 광의 방향을 보여주는 도면
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다.
본 발명은 수직형 질화물계 반도체 발광 다이오드(LED)를 제작하는데 있어서, 발광 표면에 미세 형상의 조절을 통해 광 추출효율을 향상시킬 수 있다.
현재 III-V족 질화물계 반도체는 청색/녹색 레이저 다이오드와 발광다이이드(LED)의 제작에 기본물질로 사용되어지고 있다.
특히, 고출력 발광 다이오드의 개발은 백색조명용 광원으로 주목받고 있어 앞으로 LED 조명의 시대를 예고하고 있다.
고출력 발광다이오드의 제작시, 사파이어 위에 성장된 질화물 반도체 에피 영역을 LLO(laser lift-off)와 같은 방법을 이용하여 제거한 후, 드러난 표면을 발광다이오드의 발광면으로 사용하는 수직형 발광다이오드 구조가 사용되어 지고 있다.
활성층 영역에서 발생된 포톤(photon)은 방사각을 가지며 표면부로 나오게 되며, 질화갈륨(GaN)과 대기와의 굴절률차이에 의해 일부 전반사가 발생하여 다시 내부로 들어가게 되어 광추출 효율(extraction efficienccy)이 떨어지게 된다.
따라서, 광추출효율을 높이기 위해서는 표면부를 거칠게 하여 난반사를 유도하여 광추출 효율을 높일 수 있다.
이와 같이, 표면을 거칠게 만들기 위해서는 KOH를 이용하거나 포토리쏘그래픽 작업을 통한 건식 식각 방법을 사용할 수 있다.
KOH를 이용할 경우, 표면에너지가 낮은 결정면 그룹 {10-11} 질화갈륨(GaN) 표면이 드러나게 되고 육각 형태의 피라미드 형태를 가지게 된다.
도 1은 KOH 용액에 의해 식각된 후, 질화물 반도체 표면의 단면 형상을 보여주는 사진이다.
도 1에 도시된 바와 같이, 결정면은 표면에너지가 낮은 결정면그룹 {10-11} GaN 표면으로 육각형태의 피라미드 형태를 가지게 된다.
따라서, KOH를 이용하여 만들어진 육각 피라미드의 면은 결정면으로 나타나고, 그 표면의 모든 피라미드는 일정한 꼭지점각인 약 60도를 이루며 형성되며 수십 nm부터 수 um의 다양한 크기로 함께 존재하게 된다.
그 크기는 KOH 용액의 온도, 몰(mole) 농동 및 식각 시간에 의존하게 된다.
도 2는 KOH 용액을 이용하여 만들어진 표면으로 이동되는 광의 방향을 보여주는 도면으로서, 도 2에 도시된 바와 같이, 활성층으로부터 생성된 광은 돌출된 표면을 통해 일부는 밖으로 빠져나가고, 일부는 내부 반사되어 다시 활성층으로 들어가는 것을 볼 수 있다.
이와 같이, 활성층에서 만들어진 포톤 중 일부는 이러한 결정면 각도의 한계로 인해 전반사 되어 다시 내부로 들어갈 수 있다.
이러한 표면의 각도는 식각 용액 특성에 의하여 조절이 불가능하다.
또한, 포토리쏘그래픽 작업을 이용할 경우, 포토 작업의 한계로 매우 작은 사이즈의 패턴을 넓은 면적에 균일하게 만들기 힘들며, 표면이 평탄하지 않은 경우, 패터닝의 한계는 더욱 커지게 되어 대면적 작업에 문제가 될 뿐만 아니라 공정이 복잡해지게 된다.
하지만, 금속의 응집(agglomeration) 현상을 이용하여, 미세크기의 마크스 패턴을 만들어 건식식각을 수행하면, 다양한 구조의 표면 형상을 표면 구조와 웨이퍼 크기에 영향 받지 않고 안정적이며 단순하게 제조할 수 있으며, 광추출 효율을 높일 수 있다.
도 3a 내지 도 3c는 본 발명 제 1 실시예에 따른 질화물 반도체 소자 제조공정을 보여주는 도면이다.
먼저, 도 3a에 도시된 바와 같이, 활성층을 포함하는 반도체층(10)을 준비한다.
그리고, 활성층으로부터 생성된 광이 출사되는 반도체층(10) 표면 위에 금속막(20)을 형성한다.
이어, 도 3b에 도시된 바와 같이, 금속막(20)을 열처리하여 금속막(20)의 표면을 불균일하게 변형시킨다.
여기서, 금속막(20)은 응집 특성이 우수하여, 열처리에 의해 응집 현상이 나타나서 금속막(20)의 표면 형상이 불균일하게 된다.
금속막(20)은 Ag, Pt, Ti, Cr, Ni, Al, Pd 등과 같이 응집 특성이 우수한 금속들 중에서 선택할 수 있다.
각 금속마다 응집 특성이 다르므로, 형성하고자 하는 미세 요철 패턴의 크기에 따라, 적절하게 선택하여 사용할 수 있다.
그리고, 금속막(20)의 두께는 약 10 - 100Å 정도하는 좋다.
다음, 도 3c에 도시된 바와 같이, 불균일한 표면을 갖는 금속막(20)을 마스크로 반도체층(10) 표면을 식각하여 다수의 돌출부를 형성한다.
여기서, 반도체층(10)의 식각은 건식 식각을 사용하며, 이 때 형성된 돌출부의 단면은 외부에 노출되는 두 변 사이의 각이 약 60도 보다 작은 예각을 가지는 톱니 형상을 갖는다.
그리고, 도시하지는 않았지만, 남아 있는 금속막(20)을 제거하고, 반도체층(10) 위에 전극을 형성함으로써, 질화물 반도체 소자를 제작할 수 있다.
여기서, 남아있는 금속막(20)의 제거는 산 또는 염기 용액으로 제거될 수 있다.
도 4a 내지 도 4c는 본 발명 제 2 실시예에 따른 질화물 반도체 소자 제조공정을 보여주는 도면이다.
먼저, 도 4a에 도시된 바와 같이, 활성층을 포함하는 반도체층(10)을 준비한다.
그리고, 활성층으로부터 생성된 광이 출사되는 반도체층(10) 표면 위에 금속산화막 또는 금속질화막(30)을 형성하고, 다시 금속산화막 또는 금속질화막(30) 위에 금속막(20)을 형성한다.
여기서, 금속산화막 또는 금속질화막(30)의 두께는 약 2 - 100nm일 수 있으며, 금속막(20)의 두께는 약 10 - 100Å 정도일 수 있다.
그리고, 금속막(20)은 Ag, Pt, Ti, Cr, Ni, Al, Pd 등과 같이 응집 특성이 우수한 금속들 중에서 선택할 수 있다.
이어, 도 4b에 도시된 바와 같이, 금속막(20)을 열처리하여 금속막(20)의 표면을 불균일하게 변형시킨다.
여기서, 금속막(20)은 응집 특성이 우수하여, 열처리에 의해 응집 현상이 나타나서 금속막(20)의 표면 형상이 불균일하게 된다.
각 금속마다 응집 특성이 다르므로, 형성하고자 하는 미세 요철 패턴의 크기에 따라, 적절하게 선택하여 사용할 수 있다.
다음, 도 4c에 도시된 바와 같이, 불균일한 표면을 갖는 금속막(20)을 마스크로 반도체층(10) 표면을 식각하여 다수의 돌출부를 형성한다.
여기서, 반도체층(10)의 식각은 건식 식각을 사용하며, 이 때 형성된 돌출부의 단면은 외부에 노출되는 두 변 사이의 각이 약 60도 보다 작은 예각을 가지는 톱니 형상을 갖는다.
그리고, 도시하지는 않았지만, 남아 있는 금속막(20) 및 금속산화막 또는 금속질화막(30)을 제거하고, 반도체층(10) 위에 전극을 형성함으로써, 질화물 반도체 소자를 제작할 수 있다.
여기서, 남아있는 금속막(20)의 제거는 산 또는 염기 용액으로 제거될 수 있다.
본 발명 제 2 실시예에서, 금속산화막 또는 금속질화막(30)을 사용하는 이유는 낮은 온도의 열처리만으로도 금속막(20)의 응집 특성이 더 우수해질 수 있기 때문이다.
도 5a 내지 도 5c는 본 발명 제 3 실시예에 따른 질화물 반도체 소자 제조공정을 보여주는 도면이다.
먼저, 도 5a에 도시된 바와 같이, 활성층을 포함하는 반도체층(10)을 준비한다.
그리고, 활성층으로부터 생성된 광이 출사되는 반도체층(10) 표면 위에 제 1 금속산화막 또는 제 1 금속질화막(30a)을 형성하고, 다시 제 1 금속산화막 또는 제 1 금속질화막(30a) 위에 금속막(20)을 형성한 다음, 또 다시 금속막(20) 위에 제 2 금속산화막 또는 제 2 금속질화막(30b)을 형성한다.
즉, 금속막(20)을 사이에 두고, 제 1 금속산화막 또는 제 1 금속질화막(30a)과, 제 2 금속산화막 또는 제 2 금속질화막(30b)가 형성된 샌드위치 구조이다.
여기서, 금속산화막 또는 금속질화막(30)의 두께는 약 2 - 100nm일 수 있으며, 금속막(20)의 두께는 약 10 - 100Å 정도일 수 있다.
그리고, 금속막(20)은 Ag, Pt, Ti, Cr, Ni, Al, Pd 등과 같이 응집 특성이 우수한 금속들 중에서 선택할 수 있다.
이어, 도 5b에 도시된 바와 같이, 금속막(20)을 열처리하여 금속막(20)의 표면을 불균일하게 변형시킨다.
여기서, 금속막(20)은 응집 특성이 우수하여, 열처리에 의해 응집 현상이 나타나서 금속막(20)의 표면 형상이 불균일하게 된다.
각 금속마다 응집 특성이 다르므로, 형성하고자 하는 미세 요철 패턴의 크기에 따라, 적절하게 선택하여 사용할 수 있다.
다음, 도 5c에 도시된 바와 같이, 불균일한 표면을 갖는 금속막(20)을 마스크로 반도체층(10) 표면을 식각하여 다수의 돌출부를 형성한다.
여기서, 반도체층(10)의 식각은 건식 식각을 사용하며, 이 때 형성된 돌출부의 단면은 외부에 노출되는 두 변 사이의 각이 약 60도 보다 작은 예각을 가지는 톱니 형상을 갖는다.
그리고, 도시하지는 않았지만, 남아 있는 금속막(20) 및 금속산화막 또는 금속질화막(30)을 제거하고, 반도체층(10) 위에 전극을 형성함으로써, 질화물 반도체 소자를 제작할 수 있다.
여기서, 남아있는 금속막(20)의 제거는 산 또는 염기 용액으로 제거될 수 있다.
본 발명 제 3 실시예에서, 샌드위치 구조로 금속산화막 또는 금속질화막(30)을 사용하는 이유는 본 발명 제 2 실시예보다도 더 낮은 온도의 열처리만으로도 금속막(20)의 응집 특성이 더 우수해질 수 있기 때문이다.
도 6은 금속의 응집현상을 이용하여, 식각된 표면의 단면을 보여주는 도면이다.
도 6에 도시된 바와 같이, 본 발명은 활성층을 포함하는 반도체층의 발광 표면에 다수의 돌출부를 갖는데, 돌출부의 단면은 서로 길이가 같거나 다른 두 변이 한 점에서 만나서 외부에 노출되고, 두 변 사이의 각이 60도 보다 작은 예각을 가지는 톱니 형상을 갖는다.
여기서, 반도체층은 {10-11}면 GaN 기판으로부터 성장된 에피층으로서, 반도체층 표면 위에 형성된 돌출 필러(pillar)의 각도가 약 60도 이하인 톱니 형상을 가지고 있다.
도 7은 본 발명에 의해 만들어진 표면으로 이동되는 광의 방향을 보여주는 도면으로서, 도 7에 도시된 바와 같이, 활성층으로부터 생성된 광은 각도가 60도 이하인 톱니 형상의 돌출된 표면을 통해 밖으로 빠져 나가는 외부 탈출 효율이 매우 높음을 알 수 있다.
즉, KOH를 이용한 식각방법으로 형성된 돌출 패턴보다, 금속의 응집 현상을 이용한 식각방법으로 형성된 돌출 패턴이, 활성층으로부터 방출된 포톤의 외부 탈출 효율면에 있어서, 더 높음을 알 수 있다.
이와 같이, 본 발명은 금속의 응집(agglomeration) 현상을 이용하여 나노 패턴을 형성할 수 있다.
예를 들어, 응집특성이 우수한 은(Ag)을 수 나노 두께로 증착 후, 열처리하면, 응집 현상이 일어나며, 이후 식각 하면, 도 6과 같은 표면 형상을 얻을 수 있다.
이것은 도 7과 같이, 전반사 확률이 적은 구조이며, 응집 현상에 의해 나노 필러(pillar)를 만들 수 있다.
이러한 필러의 구조는 증착 금속의 종류, 두께 및 열처리 온도에 의해 조절할 수 있는 특징을 가진다.
또한, 본 발명은 금속의 응집 특성을 보다 원할하게 하기 위한 구조로, 금속과 웨팅(wetting) 특성이 우수한 산화물 또는 질화물을 증착하고 열처리하는 방법을 사용할 수도 있고, 또한 금속 위에 다시 산화물을 증착하여 샌드위치 형태로 만들어 사용할 수도 있다.
이처럼, 본 발명은 질화물계 반도체 표면 위에 얇은 금속 박막을 증착시킨 후, 열처리를 통해 응집(agglomeration)을 유도하여, 얇은 금속 박막의 두께를 불균일하게 유도한 후, 건식식각을 하게 되면, 금속 박막이 일부 식각 마스크로 작용하며, 금속 박막의 불균일 특성에 의해 미세크기의 나노 필러 형태가 자연스럽게 만들어질 수 있다.
또한, 금속의 응집을 저온에서 보다 쉽게 형성하기 위해서, 질화물계 표면 위에 금속산화물 또는 질화물을 증착한 후, 얇은 마스크 금속 박막을 증착하여 열처리할 경우, 보다 낮은 온도에서 쉽게 금속 박막의 응집을 유도할 수 있다.
그리고, 금속산화물 또는 질화물을 증착한 이후, 금속박막 증착 및 금속산화물 또는 질화물을 증착하여 마스크 금속박막이 금속산화물 사이에 존재할 경우, 보다 효율적으로 응집을 유도하게 된다.
이어, 본 발명은 건식식각 마스크용 금속산화물 또는 질화물의 두께를 약 2nm - 100nm의 범위로 하며, 그 종류는 모든 금속을 포함하게 되는데, 예를 들어 금속의 특성상 Ag와 같은 물질은 응집특성이 우수한 반면 응집덩어리의 크기가 크게 되며, Pt와 같은 응집 특성이 낮은 금속의 경우 나노 필러의 형성에 용이한 금속이 되기 때문에, 적절한 금속 물질의 선택이 중요하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (11)

  1. 기판;
    상기 기판 위에 형성되고, 활성층을 포함하는 반도체층;
    상기 활성층으로부터 생성된 광이 출사되는 상기 반도체층 표면에 형성되는 다수의 돌출부; 그리고,
    상기 반도체층 위에 형성되는 전극을 포함하여 구성되는 것을 특징으로 하는 질화물 반도체 소자.
  2. 제 1 항에 있어서, 상기 반도체층은 {10-11}면 GaN 기판으로부터 성장된 에피층인 것을 특징으로 하는 질화물 반도체 소자.
  3. 제 1 항에 있어서, 상기 돌출부의 단면은 서로 길이가 같거나 다른 두 변이 한 점에서 만나서 외부에 노출되고, 두 변 사이의 각이 60도 보다 작은 예각을 가지는 톱니 형상인 것을 특징으로 하는 질화물 반도체 소자.
  4. 활성층을 포함하는 반도체층을 준비하는 단계;
    상기 활성층으로부터 생성된 광이 출사되는 상기 반도체층 표면 위에 금속막을 형성하는 단계;
    상기 금속막을 열처리하여 상기 금속막의 표면을 불균일하게 변형시키는 단계;
    상기 불균일한 표면을 갖는 금속막을 마스크로 상기 반도체층 표면을 식각하여 다수의 돌출부를 형성하는 단계; 그리고,
    상기 남아 있는 금속막을 제거하고, 상기 반도체층 위에 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 금속막은 Ag, Pt, Ti, Cr, Ni, Al, Pd 중 어느 하나인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  6. 제 4 항에 있어서, 상기 금속막의 두께는 10 - 100Å인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  7. 제 4 항에 있어서, 상기 반도체층 표면 위에 금속막을 형성하는 단계는,
    상기 반도체층 표면 위에 금속산화막 또는 금속질화막을 형성하는 단계;
    상기 금속산화막 또는 금속질화막 위에 금속막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 금속산화막 또는 금속질화막의 두께는 2 - 100nm인 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  9. 제 4 항에 있어서, 상기 반도체층 표면 위에 금속막을 형성하는 단계는,
    상기 반도체층 표면 위에 제 1 금속산화막 또는 제 1 금속질화막을 형성하는 단계;
    상기 제 1 금속산화막 또는 제 1 금속질화막 위에 금속막을 형성하는 단계;
    상기 금속막 위에 제 2 금속산화막 또는 제 2 금속질화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
  10. 제 1 항에 있어서, 상기 반도체층 표면을 식각하여 다수의 돌출부를 형성하는 단계는, 상기 반도체층을 건식 식각으로 식각하여, 외부에 노출되는 두 변 사이의 각이 60도 보다 작은 예각을 가지는 톱니 형상으로 돌출부를 형성하는 것을 특징으로 하는 질화물 반도체 소자 제조방법.
  11. 제 1 항에 있어서, 상기 남아있는 금속막을 제거하는 단계에서, 상기 금속막은 산 또는 염기 용액으로 제거되는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.
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