KR20110090552A - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

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KR20110090552A
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이철하
주종두
김정한
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삼성전자주식회사
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Abstract

반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는 명령 수행 중 일정 레벨의 활성화 구간을 갖는 제1 센스 엠프 구동 신호를 발생하는 제1 드라이버와 상기 명령 수행 중 상기 비트 라인 쌍의 논리 값들이 일정한 경우에는 상기 센스 엠프 쌍의 구동 강도를 강화시키나, 상기 비트 라인 쌍의 논리 값들이 가변되는 경우에 상기 센스 엠프의 구동 강도를 약화시키기 위한 제2 센스 엠프 구동 신호를 발생하는 제2 드라이버를 포함할 수 있다.

Description

반도체 메모리 장치 및 그 구동 방법{Semiconductor memory device and driving method thereof}
본 발명은 반도체 메모리 기술에 관한 것으로, 보다 상세하게는 고속으로 메모리 셀로부터 데이터를 독출하거나 메모리 셀에 데이터를 라이트하기 위한 반도체 메모리 장치 및 그 구동 방법에 관한 것이다.
반도체 메모리 장치, 예컨대, DRAM(Dynamic Random Access Memory)에 있어서, 메모리 셀에 대한 리드(Read) 명령 및 라이트(Write) 명령 수행 과정에서는 센스 엠프(Sense Amplifier) 쌍에 의한 비트 라인(Bit Line) 쌍의 논리 값들이 가변이 발생한다.
리드 및 라이트 명령 수행 시에 비트 라인 쌍의 논리 값이 가변되는 경우에 걸리는 시간이 비트 라인 쌍의 논리 값이 가변될 필요가 없는 경우에 걸리는 기간보다 길다. 이는 리드 및 라이트 명령 수행 시간 동안에도 센스 엠프가 동작 중인 상태를 유지하기 때문에 기존의 비트 라인 쌍의 데이터의 논리 값을 유지하려고 하여 때문이다.
이상에서 살펴본 명령 수행 과정에서의 센스 엠프 쌍의 동작 상태는 DRAM의 성능(예컨대, 동작 속도) 향상에 걸림돌이 되고 있다. 특히, 명령 수행 과정에서의 센스 엠프 쌍의 동작 상태는 명령 수행 기간이 상대적으로 길어서 DRAM의 동작 속도에 큰 영향을 미치는 라이트 리드 명령 수행 시간을 줄이는데 큰 걸림돌이 되고 있다.
이러한 문제점을 해결하기 위하여 입출력 데이터를 드라이빙하는 트랜지스터의 폭(Width)을 키우거나 길이(Length)를 줄이는 방법이 시도되고 있다. 그러나 입출력 데이터를 드라이빙하는 트랜지스터의 폭을 증가시키는 것은 메모리 코어(Core) 면적을 증가시킬 수 있고, 리드 명령 수행 시 범프(Bump) 특성에 의해 리드 마진이 감소시킬 수 있는 단점이 있으며, 이로 인하여 오히려 수율(Yield) 감소가 초래될 수도 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 명령 수행 시간 동안 비트 라인 쌍의 기존 데이터 논리 값들을 유지하려고 하는 센스 엠프의 동작 특성을 개선하여 동작 속도를 향상시키고 안정적인 동작 특성을 가질 수 있는 반도체 메모리 장치 및 그 구동 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일실시예에 따른 반도체 메모리 장치는 센스 엠프 쌍, 제1 드라이버, 제2 드라이버, 제1 스위칭부, 및 제2 스위칭부를 포함할 수 있다.
상기 센스 엠프 쌍은 비트 라인 쌍 사이에 연결되어 상기 비트 라인 쌍 사이의 전압 차이를 증폭하여 출력할 수 있다. 상기 제1 드라이버는 엑티브 명령 및 상기 센스 엠프 쌍에 상응하는 블락 정보에 기초하여 활성화되는 제1 센스 엠프 구동 신호 쌍을 발생할 수 있다. 상기 제2 드라이버는 상기 엑티브 명령 및 상기 블락 정보에 기초하여 활성화되며, 명령 수행 과정에서의 상기 비트 라인 쌍의 논리 값들의 가변 구간에 대응하는 불활성화 구간을 갖는 제2 센스 엠프 구동 신호 쌍을 발생할 수 있다.
상기 제1 스위칭부는 상기 제1 센스 엠프 구동 신호 쌍에 응답하여 제1 전원 전압 및 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급할 수 있다. 상기 제2 스위칭부는 상기 제2 센스 엠프 구동 신호 쌍에 응답하여 상기 제1 전원 전압 및 상기 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급할 수 있다.
상기 비트 라인 쌍의 논리 값들의 가변 구간이 순차적으로 수행되는 리드 명령과 라이트 명령에 기초하여 발생하는 경우에, 상기 제2 센스 엠프 구동 신호 쌍은 상기 라이트 명령에 기초하여 발생하는 라이트 인에이블 신호 및 명령 수행 모드 정보에 기초하여 불활성화될 수 있다. 상기 제2 센스 엠프 구동 신호 쌍의 비활성화 구간은 상기 라이트 명령이 수행 시 데이터 쌍을 상기 비트 라인 쌍으로 출력하기 위한 칼럼 선택 신호의 활성화 구간에 포함될 수 있다.
상기 반도체 메모리 장치는 제3 드라이버 및 제3 스위칭부를 더 포함할 수 있다. 상기 제3 드라이버는 상기 제2 센스 엠프 구동 신호 쌍의 불활성화 구간 이후에 활성화되는 제3 센스 엠프 구동 신호 쌍을 발생할 수 있다. 상기 제3 스위칭부는 상기 제3 센스 엠프 구동 신호 쌍에 응답하여 상기 제1 전원 전압 및 상기 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급할 수 있다.
상기 제2 센스 엠프 구동 신호 쌍의 논리 값들의 가변 구간이 순차적으로 수행되는 리드 명령과 라이트 명령에 기초하여 발생하는 경우에, 상기 제3 센스 엠프 구동 신호 쌍의 활성화 구간은 상기 라이트 명령에 기초하여 발생하는 라이트 인에이블 신호 및 명령 수행 모드 정보에 기초하여 결정될 수 있다.
상기 센스 엠프 쌍은 상기 비트 라인 쌍 사이에 크로스 커플된 제1 도전형의 트랜지스터 쌍을 포함하는 제1 센스 엠프 및 상기 비트 라인 쌍 사이에 크로스 커플된 제2 도전형의 트랜지스터 쌍을 포함하는 제2 센스 엠프를 포함할 수 있다. 이때, 상기 제1 도전형의 트랜지스터 쌍의 연결 노드는 상기 제1 내지 제3 스위칭부에 의하여 제1 전원 전압 라인에 연결되며, 상기 제2 도전형의 트랜지스터 쌍의 연결 노드는 상기 제1 내지 제3 스위칭부에 의하여 제2 전원 전압 라인에 연결될 수 있다.
상기 제1 내지 제3 스위칭부 각각은 상기 제1 내지 제3 센스 엠프 구동 신호 쌍 중에서 대응하는 센스 엠프 구동 신호 쌍에 응답하여 상기 제1 전원 전압 및 상기 제2 전원 전압을 상기 센스 엠프 트랜지스터 쌍으로 공급하는 서로 다른 도전형의 트랜지스터 쌍을 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 센스 엠프 쌍, 제1 드라이버, 제2 드라이버, 및 스위칭 블락을 포함할 수 있다.
상기 센스 엠프 쌍은 비트 라인 쌍 사이에 연결되어 상기 비트 라인 쌍 사이의 전압 차이를 감지하여 증폭할 수 있다. 상기 제1 드라이버는 명령 수행 중 일정 레벨의 활성화 구간을 갖는 제1 센스 엠프 구동 신호를 발생할 수 있다.
상기 제2 드라이버는 상기 명령 수행 중 상기 비트 라인 쌍의 논리 값들이 일정한 경우에는 상기 센스 엠프 쌍의 구동 강도를 강화시키나, 상기 비트 라인 쌍의 논리 값들이 가변되는 경우에 상기 센스 엠프의 구동 강도를 약화시키기 위한 제2 센스 엠프 구동 신호를 발생할 수 있다. 상기 스위칭 블락은 상기 제1 내지 제2 센스 엠프 구동 신호에 응답하여 상기 센스 엠프 쌍으로 제1 전원 전압 및 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급할 수 있다.
리드 명령과 라이트 명령이 순차적으로 수행되는 경우에 있어서, 상기 제2 드라이버는 상기 비트 라인 쌍의 논리 값들이 일정한 경우에는 엑티브 명령 및 상기 센스 엠프 쌍에 상응하는 블락 정보에 기초하여 일정한 레벨의 활성화 구간을 가지며, 상기 비트 라인 쌍의 논리 값들이 가변되는 경우에는 상기 라이트 명령에 기초하여 발생하는 라이트 인에이블 신호 및 명령 수행 모드 정보에 기초하여 상기 비트 라인 쌍의 논리 값들의 가변 구간에 대응하는 불활성화 구간을 갖는 제2 센스 엠프 구동 신호를 발생할 수 있다.
상기 반도체 메모리 장치는 제3 드라이버 및 제3 스위칭부를 더 포함할 수 있다. 상기 제3 드라이버는 상기 제2 센스 엠프 구동 신호 쌍의 불활성화 구간 이후에 상기 센스 엠프 쌍의 구동 강도를 강화시키기 위하여 활성화되는 제3 센스 엠프 구동 신호 쌍을 발생할 수 있다. 상기 제3 스위칭부는 상기 제3 센스 엠프 구동 신호 쌍에 응답하여 상기 제1 전원 전압 및 상기 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급할 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일실시예에 따른 반도체 메모리 장치 구동 방법은 비트 라인 쌍 사이에 연결되는 센스 엠프 쌍을 이용하여 상기 비트 라인 쌍 사이의 전압 차이를 증폭하여 출력하는 단계, 엑티브 명령 및 상기 센스 엠프 쌍에 상응하는 블락 정보에 기초하여 활성화되는 제1 센스 엠프 구동 신호 쌍을 발생하는 단계, 및 상기 엑티브 명령 및 상기 블락 정보에 기초하여 활성화되며, 명령 수행 과정에서의 상기 비트 라인 쌍의 논리 값들의 가변 구간에 대응하는 불활성화 구간을 갖는 제2 센스 엠프 구동 신호 쌍을 발생하는 단계를 포함할 수 있다.
이때, 상기 상기 비트 라인 쌍 사이의 전압 차이를 증폭하여 출력하는 단계는 상기 제1 센스 엠프 구동 신호 쌍에 응답하여 제1 전원 전압 및 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급하는 단계 및 상기 제2 센스 엠프 구동 신호 쌍에 응답하여 상기 제1 전원 전압 및 상기 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급하는 단계를 포함할 수 있다.
상기 비트 라인 쌍의 논리 값들의 가변 구간이 순차적으로 수행되는 리드 명령과 라이트 명령에 기초하여 발생하는 경우에, 상기 제2 센스 엠프 구동 신호 쌍은 상기 라이트 명령에 기초하여 발생하는 라이트 인에이블 신호 및 명령 수행 모드 정보에 기초하여 불활성화될 수 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치 구동 방법은 비트 라인 쌍 사이에 접속되는 센스 엠프 쌍을 이용하여 상기 비트 라인 쌍 사이의 전압 차이를 감지하여 증폭하는 단계, 명령 수행 중 일정 레벨의 활성화 구간을 갖는 제1 센스 엠프 구동 신호를 발생하는 단계, 및 상기 명령 수행 중 상기 비트 라인 쌍의 논리 값들이 일정한 경우에는 상기 센스 엠프 쌍의 구동 강도를 강화시키나, 상기 비트 라인 쌍의 논리 값들이 가변되는 경우에 상기 센스 엠프의 구동 강도를 약화시키기 위한 제2 센스 엠프 구동 신호를 발생하는 단계를 포함할 수 있다.
이때, 상기 비트 라인 쌍 사이의 전압 차이를 감지하여 증폭하는 단계는 상기 제1 내지 제2 센스 엠프 구동 신호에 응답하여 상기 센스 엠프 쌍으로 제1 전원 전압 및 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치 구동 방법은 컴퓨터로 읽을 수 있는 기록 매체에 저장된 상기 컴퓨터 시스템의 부팅 방법을 실행하기 위한 컴퓨터 프로그램을 실행함으로써 구현될 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치 및 그 구동 방법은 령 수행 시간 동안 비트 라인 쌍의 기존 데이터 논리 값들을 유지하려고 하는 센스 엠프의 동작 특성을 개선하기 위하여 비트 라인 쌍의 데이터 논리 값들이 가변되는 동안에는 센스 엠프의 구동 강도를 일시적으로 약화시키고 그 후에는 센스 엠프의 구동 세기를 더 강화하여 반도체 메모리 장치의 동작 속도를 향상시킬 수 있고, 명령 수행의 안정성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블락도이다.
도 2는 도 1에 도시된 센스 엠프 블락과 입/출력 드라이버의 일부의 회로도이다.
도 3은 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1에 도시된 센스 엠프 드라이빙 블락의 블락도이다.
도 5는 도 4에 도시된 제2 드라이버의 일부의 회로도이다.
도 6은 도 5에 도시된 제2 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 4에 도시된 제3 드라이버의 회로도이다.
도 8은 도 7에 도시된 제3 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치 구동 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 실시예에 따른 전자 장치의 구성도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
예컨대, 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송 또는 출력'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 '전송 또는 출력'할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 '전송 또는 출력'할 수 있음을 의미한다.
구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 블락도이다. 도 1을 참조하면, 상기 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 센스 엠프 블락(130), 입/출력 게이트(140), 열 디코더(150), 입/출력 드라이버(160), 및 센스 엠프 드라이빙 블락(170)을 포함한다.
상기 메모리 셀 어레이(110)는 메트릭스 형태로 배열된 다수의 메모리 셀들(미도시)을 포함할 수 있다. 상기 다수의 메모리 셀들 각각은 스위치로서 동작하는 액세스 트랜지스터와 데이터 비트를 유지하는 커패시터로 구현될 수 있다. 즉, 상기 반도체 메모리 장치(100)는 DRAM일 수 있다. 본 명세서에서는 DRAM을 이용하여 본 발명의 기술적 사상을 살펴 본다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
행 어드레스가 공급될 때, 상기 행 어드레스는 행 디코더(120)에 의해서 행 어드레스 신호로 디코딩되고 상기 디코딩된 행 어드레스 신호에 대응하는 워드 라인이 상기 행 디코더(120)에 의해서 활성화된다.
그 결과, 활성화된 워드 라인에 연결된 메모리 셀들의 모든 액세스 트랜지스터들이 턴 온된다. 활성화된 워드 라인에 대응하는 메모리 셀들의 모든 커패시터들 (12)에 저장된 전하들은 대응하는 비트 라인들로 흐른다. 센스 엠프 블락(130)은 메모리 장치에 사용된 각 커패시터의 비교적 적은 커패시턴스로 하여금 비트 라인의 매우 적은 전압 변화를 각각 감지 증폭하기 위한 다수의 센스 엠프들(미도시)을 포함할 수 있다.
상기 센스 엠프들 각각은 상기 센스 엠프 드라이빙 블락(170)으로부터 수신되는 센스 엠프 구동 신호에 응답하여 비트 라인 쌍들 중 낮은 전압의 비트 라인에 제1 전원 전압(예컨대, 접지 전압)을 인가하고, 높은 전압의 비트 라인에 제2 전원 전압을 인가함으로써 메모리 셀의 데이터를 센싱할 수 있다.
상기 센스 엠프 드라이빙 블락(170)은 상기 반도체 메모리 장치(100)가 명령을 수행 시간 동안 비트 라인 쌍의 기존 데이터 논리 값들을 유지하려고 하는 센스 엠프의 동작 특성을 개선하여 동작 속도를 향상시키고 명령 수행의 안정성을 향상시키기 위하여 일반적인 반도체 메모리 장치의 센스 엠프로 제공되는 센스 엠프 구동 신호와는 다른 센스 엠프 구동 신호를 발생한다. 상기 센스 엠프 드라이빙 블락(170)의 구체적인 동작은 차후 도 2 내지 도 8을 참조하여 구체적으로 살펴본다.
상기 증폭된 비트 라인 신호들 중 하나의 신호만이 열 디코더(150)에 의하여 디코딩된 열 어드레스에 대응하는 입/출력 게이트(20)를 통하여 입/출력 드라이버(160)로 출력된다.
도 2는 도 1에 도시된 센스 엠프 블락(130) 및 입/출력 드라이버(160)의 일부의 회로도이다. 참고로, 도 2에는 센스 엠프 블락(130) 중에서 본 발명의 기술적 과제 해결 원리를 설명하는데 필요한 하나의 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)만이 도시되었다. 도 3은 도 1에 도시된 반도체 메모리 장치(100)의 동작을 설명하기 위한 타이밍도이다. 도 4는 도 1에 도시된 센스 엠프 드라이빙 블락(170)의 블락도이다.
상기 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)은 비트 라인 쌍(BL, BLB) 사이에 연결되며, 상기 비트 라인 쌍(BL, BLB) 쌍 사이의 전압 차이를 증폭하여 출력할 수 있다. 상기 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)은 제1 센스 엠프(MN1, MN2) 및 제2 센스 엠프(MP1, MP2)를 포함한다.
상기 제1 센스 엠프(MN1, MN2)는 리드 또는 라이트 명령 수행 시 비트 라인 쌍(BL, BLB) 중에서 낮은 전압의 비트 라인으로 접지 전압(VSS)을 공급할 수 있다. 상기 제1 센스 엠프(MN1, MN2)는 비트 라인 쌍(BL, BLB) 사이에 크로스 커플된 제1 도전형의 트랜지스터(예컨대, NMOS 트랜지스터) 쌍을 포함할 수 있다. 상기 제2 센스 엠프(MP1, MP2)는 리드 또는 라이트 명령 수행 시 비트 라인 쌍(BL, BLB) 중에서 높은 전압의 비트 라인으로 전원 전압(VDD)을 공급할 수 있다. 상기 비트 라인 쌍(BL, BLB) 사이에 크로스 커플된 제2 도전형의 트랜지스터(예컨대, PMOS 트랜지스터) 쌍을 포함할 수 있다.
상기 제1 도전형의 트랜지스터 쌍의 연결 노드(LAB)는 상기 제1 내지 제3 스위칭부(MN3, MP3, MN8, MP6, MN9, MP7)에 의하여 제1 전원 전압 라인(예컨대, 접지 전압 라인(VSS))에 연결되며, 상기 제2 도전형의 트랜지스터 쌍의 연결 노드(LA)는 상기 제1 내지 제3 스위칭부(MN3, MP3, MN8, MP6, MN9, MP7)에 의하여 제2 전원 전압 라인(예컨대, 전원 전압 라인(VDD))에 연결될 수 있다.
상기 센스 엠프 드라이빙 블락(170)은 센스 엠프 드라이버(190) 및 스위칭 블락(180)을 포함한다. 상기 센스 엠프 드라이버(190)는 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 동작을 제어하기 위한 다수의 센스 엠프 구동 신호들(LANG_RD, LAPG_RD, LANG_WRF, LAPG_WRF, LANG_WRA, 및 LAPG_WRA)을 발생하며, 상기 스위칭 블락(180)은 상기 다수의 센스 엠프 구동 신호들(LANG_RD, LAPG_RD, LANG_WRF, LAPG_WRF, LANG_WRA, 및 LAPG_WRA)에 응답하여 접지 전압 또는 전원 전압을 상기 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)으로 공급한다.
도 2 및 도 4를 참조하면, 상기 센스 엠프 드라이버(190)는 제1 드라이버(192), 제2 드라이버(194), 및 제3 드라이버(196)를 포함하며, 상기 스위칭 블락(180)은 제1 스위칭부(MN3, MP3), 제2 스위칭부(MN8, MP6), 및 제3 스위칭부(MN9, MP7)를 포함한다.
상기 제1 드라이버(192)는 외부로부터 입력되는 엑티브(ACTIVE) 명령 및 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)에 상응하는 블락 정보에 기초하여 활성화되는 제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD)을 발생한다. 여기서, 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)에 상응하는 블락 정보라 함은 메모리 셀 어레이(110)의 다수의 메모리 셀들 중에서 상기 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)에 연결된 블락의 어드레스를 나타내는 정보를 의미한다.
상기 제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD)은 엑티브 명령이 활성화된 후 활성화되는 센스 엠프 인에이블 신호(SA_EN)와 상기 블락 정보(BLKI)에 기초하여 발생된다. 도 3에 도시된 바와 같이, 상기 제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD)은 리드(READ) 명령 및 라이트(WRITE) 명령 수행 시간 동안 일정 레벨의 활성화 구간(T1에서 T5 구간) 가질 수 있다.
상기 제2 드라이버(194)는 상기 엑티브(ACTIVE) 명령 및 상기 블락 정보에 기초하여 활성화되며, 명령 수행 과정에서의 비트 라인 쌍(BL, BLB)의 논리 값들의 가변 구간(T2에서 T3 시점)에 대응하는 불활성화 구간을 갖는 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)을 발생할 수 있다. 만약, 명령 수행 과정에서 비트 라인 쌍(BL, BLB)의 논리 값들의 가변이 필요없는 경우에는 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF) 역시 제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD)과 같이 일정 레벨의 활성화 구간만을 가질 수 있다.
상기 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)은 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 구동 강도를 제어하기 위한 신호이다. 명령 수행 중 비트 라인 쌍(BL, BLB)의 논리 값들이 일정한 경우에는 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)은 항상 일정한 레벨의 활성화 구간만을 가짐으로써 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 구동 강도를 강화시킨다.
그러나 명령 수행 중 비트 라인 쌍(BL, BLB)의 논리 값들이 가변되는 경우에, 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)은 일정한 값을 유지하려는 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 특성을 고려하여 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 구동 강도를 약화시키기 위한 불활성화 구간을 가진다.
이때, 상기 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)의 불활성화 구간에서는 비트 라인 쌍(BL, BLB)의 논리 값들의 가변 속도가 증가되어 상기 반도체 메모리 장치(100)의 명령 수행 속도가 증가될 수 있고 명령 수행 과정에서의 에러가 감소되어 명령 수행의 안정성이 증가될 수 있다.
도 3에 도시된 바와 같이, 비트 라인 쌍(BL, BLB)의 논리 값들의 가변 구간이 순차적으로 수행되는 리드(READ) 명령과 라이트(WRITE) 명령에 의하여 발생하는 경우, 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF은 상기 라이트(WRITE) 명령에 기초하여 발생하는 라이트 인에이블 신호(WR_EN) 및 명령 수행 모드 정보(PC)에 기초하여 불활성화될 수 있다. 여기서, 명령 수행 모드 정보(PC)라 함은 리드 명령 또는 라이트 명령이 수행 중임을 나타내는 정보일 수 있으며, 상기 라이트 인에이블 신호(WR_EN) 및 명령 수행 모드 정보(PC)는 클락에 동기된 신호일 수 있다.
도 5는 도 4에 도시된 제2 드라이버(194)의 일부의 회로도이며, 도 6은 도 5에 도시된 제2 드라이버A(194A)의 동작을 설명하기 위한 타이밍도이다. 도 5에 도시된 제2 드라이버A(194A)는 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)의 불활성화 구간을 결정할 수 있다. 이하, 도 5 및 도 6을 참조하여 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)의 불활성화 구간이 결정되는 과정을 순차적으로 살펴본다.
라이트 인에이블 신호(WR_EN)과 명령 수행 모드 정보(PC)의 낸드 연산이 수행된다. 상기 낸드 연산 결과(N_A)는 T6에서 T2 시점까지의 불활성화 구간을 갖는다. 상기 낸드 연산 결과(N_A)에 대한 RC 지연 소자들(195A 내지 195C)에 의하여 지연된다. 상기 지연 결과(N_B)는 상기 낸드 연산 결과(N_A)의 불활성화 구간과 일부 오버랩되는 활성화 구간을 갖는다.
상기 낸드 연산 결과(N_A)와 지연 결과(N_B)에 대한 낸드 연산 결과(WR_FLIP)는 제2 센스 엠프 구동 신호 쌍(LANG_WRF)의 불활성화 구간과 동일한 불활성화 구간을 갖는 신호가 된다.
도 6에 도시되지는 않았으나, 제2 드라이버(194)의 나머지 부분인 제2 드라이버B(194B)는 5에 도시된 드라이버(194A)의 출력 신호(WR_FLIP), 제1 센스 엠프 구동 신호(LANG_RD), 칼럼 선택 신호(CSL)에 대한 앤드 연산을 수행함으로써 T1 시점에서 활성화되어, T1에서 T2 시점까지의 활성화 구간, T2에서 T3 시점까지의 불활성화 구간, 및 T3부터 T4 시점까지의 활성화을 갖는 제2 센스 엠프 구동 신호(LANG_WRF)를 발생할 수 있다.
상기 제2 드라이버B(194B)의 연산 동작에 의하여 상기 제2 센스 엠프 구동 신호(LANG_WRF)의 비활성화 구간은 라이트(WRITE) 명령 수행 시 데이터 쌍을 비트 라인 쌍(BL, BLB)으로 출력하기 위한 신호인 칼럼 선택 신호(CSL)의 활성화 구간에 포함된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진자(이하, 당업자라 함)는 상술한 제2 센스 엠프 구동 신호(LANG_WRF)의 발생 과정으로부터 나머지 하나의 제2 센스 엠프 구동 신호(LAPG_WRF)의 발생 과정을 쉽게 추론할 수 있을 것이다. 그러므로 나머지 하나의 제2 센스 엠프 구동 신호(LAPG_WRF)의 발생 과정에 대한 설명은 생략한다.
상기 제3 드라이버(196)는 명령 수행 과정에서 비트 라인 쌍(BL, BLB)의 논리 값들이 가변되는 경우에 있어서, 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)의 불활성화 구간 이후에 활성화되어 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 구동 강도를 강화시키기 위한 제3 센스 엠프 구동 신호 쌍(LANG_WRA, LAPG_WRA)을 발생할 수 있다. 즉, 제3 스위칭부(MN9, MP7)의 활성화 구간에서는 비트 라인 쌍(BL, BLB)의 논리 값들의 가변이 완료된 이후의 상기 반도체 메모리 장치(100)의 명령 수행 속도가 빨라질 수 있으며 명령 수행의 안정성이 향상될 수 있다.
도 7은 도 4에 도시된 제3 드라이버(196)의 회로도이며, 도 8은 도 7에 도시된 제3 드라이버(196)의 동작을 설명하기 위한 타이밍도이다. 이하, 도 7 및 도 8을 참조하여 제3 센스 엠프 구동 신호 쌍(LANG_WRA, LAPG_WRA)의 발생 과정을 순차적으로 살펴본다.
라이트 인에이블 신호(WR_EN)과 명령 수행 모드 정보(PC)에 대한 앤드 연산이 수행되고 그 결과가 인버팅된다. 상기 인버팅 결과(N_D)는 T6에서 T2 시점까지의 불활성화 구간을 갖는다. 상기 제2 드라어버A(194A)의 출력 신호(WR_FLIP)에 대한 2 번의 인버팅이 수행된다. 상기 인버팅 결과(N_E)는 T2에서 T3 시점까지의 불활성화 구간을 갖는다.
상기 인버팅 결과들(N_D, N_E)에 대한 낸드 연산 후 인버팅이 수행된다. 상기 인버팅 결과(N_F)는 T6에서 T3 시점까지의 불활성화 구간을 갖는다. 상기 인버팅 결과(N_F)에 대한 칼럼 선택 신호(CSL)의 앤드 연산이 수행된다. 상기 앤드 연산 결과(LANG_WRA)는 제3 센스 엠프 구동 신호 쌍(LANG_WRA)로 T3부터 T4 시점까지의 활성화 구간을 가진다.
당업자라는 상술한 제3 센스 엠프 구동 신호(LANG_WRA)의 발생 과정으로부터 나머지 하나의 제3 센스 엠프 구동 신호(LAPG_WRA)의 발생 과정을 쉽게 추론할 수 있을 것이다. 그러므로 나머지 하나의 제3 센스 엠프 구동 신호(LAPG_WRA)의 발생 과정에 대한 설명은 생략한다.
다시 도 2를 참조하면, 상기 제1 스위칭부(MN3, MP3)는 제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD)에 응답하여 접지 전압(VSS) 및 전원 전압(VDD)을 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)으로 공급할 수 있다.
상기 제2 스위칭부(MN8, MP6)는 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)에 응답하여 접지 전압(VSS) 및 전원 전압(VDD)을 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)으로 공급할 수 있다. 상기 제3 스위칭부(MN9, MP7)는 제3 센스 엠프 구동 신호 쌍(LANG_WRA, LAPG_WRA)에 응답하여 접지 전압(VSS) 및 전원 전압(VDD)을 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)으로 공급할 수 있다.
상기 제1 내지 제3 스위칭부(MN3, MP3, MN8, MP6, MN9, MP7) 각각은 상기 제1 내지 제3 센스 엠프 구동 신호 쌍 중에서 대응하는 센스 엠프 구동 신호 쌍에 응답하여 접지 전압(VSS) 및 전원 전압(VDD)을 서로 다른 도전형의 트랜지스터 쌍(NMOS 트랜지스터와 PMOS 트랜지스터 쌍)을 포함할 수 있다.
도 2에는 입/출력 드라이버(160) 중에서 라이트(WRITE) 명령 수행 시 칼럼 선택 신호(CSL)에 응답하여 데이터(IO, IOB)를 비트 라인 쌍(BL, BLB)으로 출력하기 위한 부분(160a)만이 도시되었다. 상기 입/출력 드라이버(160')는 데이터(DATA, DATA_B)와 라이트 인에이블 신호(WR_EN)에 대한 낸드 연산 수행 후 인버터들(MP5, MN7, MP4, MN6)을 이용하여 상기 낸드 연산 결과를 인버팅함으로써 상기 비트 라인 쌍(BL, BLB) 쌍으로 출력될 데이터(IO, IOB)를 발생하며, 상기 데이터(IO, IOB)는 상기 칼럼 선택 신호(CSL)에 응답하여 구동되는 트랜지스터들(MN4, MN5)을 통하여 비트 라인 쌍(BL, BLB)으로 출력된다.
도 2 및 도 3을 참조하여 반도체 메모리 장치(100)가 리드(READ) 명령과 라이트(WRITE) 명령을 수행하는 과정을 살펴본다.
엑티브(ACTIVE) 명령이 활성화되면 워드 라인 신호(W/L)가 인에이블되어 명령이 수행될 메모리 셀들의 억세스 트랜지스터들이 턴온된다. 그런 다음, 제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD) 및 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)이 T1 시점에서 활성화된다. 그러면 제1 스위칭부(MN3, MP3) 및 제2 스위칭부(MN8, MP6) 각각은 제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD) 및 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)에 응답하여 접지 전압(VSS) 및 전원 전압(VDD)을 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)으로 공급한다.
센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)이 메모리 셀로부터 출력되는 전하에 의하여 비트 라인 쌍(BL, BLB)의 전압에 의하여 구동되며, 상기 비트 라인 쌍(BL, BLB)은 접지 전압(VSS) 및 전원 전압(VDD)으로 천이된다. 칼럼 선택 신호(CSL)가 활성화된 상태이기 때문에 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)에 의하여 센싱되는 데이터(IO, IOB)는 입/출력 드라이버(160)를 통하여 출력될 수 있다.
리드(READ) 명령 수행이 완료되면 제1 비트 라인(BL)은 논리 값 '1'로 제2 비트 라인(BLB)은 논리 값 '0'으로 유지된다.
리드(READ) 명령 수행이 완료된 다음 라이트(WRITE) 명령이 활성화되면 라이트 인에이블 신호(WR_EN)가 T6 시점에서 활성화되며, 칼럼 선택 신호(CSL)가 다시 활성화된다. 그러면, 논리 값 '0'을 데이터(IO)가 갖는 제1 비트 라인(BL)으로 출력되며, 논리 값 '1'을 갖는 데이터(IOB)가 제2 비트 라인(BLB)으로 출력된다.
데이터(IO, IOB)가 비트 라인 쌍(BL, BLB)으로 출력되면, 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)이 상기 데이터(IO, IOB)에 응답하여 구동되어 제1 비트 라인(BL)의 논리 값을 '1'에서 '0'으로 제2 비트 라인(BLB)의 논리 값을 '0'에서 '1'로 가변키려고 한다.
그러나 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 특성에 따라 제1 비트 라인(BL)의 논리 값은 '1'로, 제2 비트 라인(BLB)의 논리 값은 '0'으로 유지되려는 경향이 있다. 즉, 비트 라인 쌍(BL, BLB)의 논리 값을 유지하려는 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)과 비트 라인 쌍(BL, BLB)의 논리 값을 가변하려는 입/출력 드라이버(160) 사이에는 경합(Fighting)이 발생한다.
이러한 경우, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 라이트(WRITE) 명령 수행 속도를 증가 및 안정적 라이팅 동작을 위하여 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 구동 세기를 약화시킴으로써 비트 라인 쌍(BL, BLB)의 논리 값들의 가변 속도를 증가킬 수 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 비트 라인 쌍(BL, BLB)의 논리 값들의 가변 속도 증가를 위해 비트 라인 쌍(BL, BLB)의 논리 값들의 가변 구간(T2에서 T3 구간)에서 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)에 인가되는 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)을 불활성화시킨다.
비트 라인 쌍(BL, BLB)의 논리 값들의 가변이 완료되는 T3 시점부터 T4 시점까는 제3 센스 엠프 구동 신호 쌍(LANG_WRA, LAPG_WRA)이 활성화되어 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 구동 세기를 다시 강화시킴으로써 라이트 리스토어(Restore) 특성을 강화시킨다. 이러한 제3 센스 엠프 구동 신호 쌍(LANG_WRA, LAPG_WRA)에 의한 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 구동 세기 강화에 기초하여 라이트(WRITE) 명령의 수행 속도 및 수행 안정성이 향상될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치(100)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치(100) 구동 방법을 설명하기 위한 흐름도이다. 이하, 도 2, 도 3, 및 도 9를 참조하여, 그 과정을 순차적으로 살펴본다.
리드(READ) 명령이 인에이블되면 제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD) 및 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)가 발생하고(S90), 리드(READ) 명령이 수행된 다음(S91), 라이트(WRITE) 명령이 수신된다(S91).
라이트(WRITE) 명령이 수신되면 반도체 메모리 장치(100)는 라이트(WRITE) 명령 수행 과정에서 비트 라인 쌍(BL, BLB)의 논리 값들이 가변되는지 여부를 판단한다(S92). 만약, 비트 라인 쌍(BL, BLB)의 논리 값들이 가변될 필요가 없으면 상기 반도체 메모리 장치(100)는 제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD) 및 도 2의 T2에서 T3 시점까지의 불활성화 구간을 갖지 않는 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)에 기초하여 라이트(WRITE) 명령을 수행한다(S93).
그러나 라이트(WRITE) 명령 수행 시 비트 라인 쌍(BL, BLB)의 논리 값들이 가변되어야 하는 경우에, 제2 드라이버(194)는 비트 라인 쌍(BL, BLB)의 논리 값들의 가변 구간에 대응하는 불활성화 구간을 갖는 상기 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)를 발생하며(S94), 제3 드라이버(196)는 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)의 불활성화 구간 이후에 활성화되는 제3 센스 엠프 구동 신호 쌍(LANG_WRA, LAPG_WRA)을 발생한다(S95).
라이트(WRITE) 명령은 제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD), 불활성화 구간을 갖는 제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF, 및 제3 센스 엠프 구동 신호 쌍(LANG_WRA, LAPG_WRA)에 기초하여 수행된다(S96).
이상에서는 리드(READ) 명령 수행 후 라이트(WRITE) 명령이 수행되는 과정에서 비트 라인 쌍(BL, BLB)의 논리 값들이 가변되는 경우에 있어서, 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 구동 세기 제어를 통한 반도체 메모리 장치(100)의 속도 및 안정성 향상 기술에 대하여 살펴 보았다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)의 구동 세기 제어를 통한 반도체 메모리 장치(100)의 속도 및 안정성 향상 기술은 라이트(WRITE) 명령 수행 후 리드(READ) 명령이 수행되는 과정에서도 적용될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치 구동 방법은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치 구동 방법은 컴퓨터로 읽을 수 있는 기록 매체에 저장된 상기 반도체 메모리 장치 구동 방법을 실행하기 위한 컴퓨터 프로그램을 실행함으로써 구현될 수 있다.
컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 예컨대, 컴퓨터가 읽을 수 있는 기록매체에는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명의 실시예에 따른 반도체 메모리 장치 구동 방법을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
도 10은 본 발명의 실시예에 따른 전자 장치(200)의 구성도이다. 도 10을 참조하면, 상기 전자 장치(200)는 시스템 버스(210)를 통하여 전기적으로 연결된 중앙 처리 장치(CPU: Central Processing Unit, 210), DRAM(100), 하드디스크 드라이브(220), 사용자 인터페이스(240), 및 응용 칩셋(250) 등을 포함한다.
상기 전자 장치(200)는 노트북, PC 등의 컴퓨팅 시스템일 수 있으며, 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3P와 같은 모바일 장치들일 수 있으나 본 발명의 범위가 이에 한정되는 것은 아니다.
상기 전자 장치(200)는 본 발명의 실시예에 따른 메모리 장치인 DRAM(100)을 상기 전자 장치(200)의 동작에 필요한 데이터를 일시적으로 저장하는 메모리 장치로 이용할 수 있다. 상기 DRAM(100)이 일반적인 DRAM에 비하여 빠르고 안정적인 명령 수행 성능을 가질 수 있음은 이상에서 도 1 내지 도 9를 참조하여 살펴보았다. 그러므로 본 발명의 실시예에 따른 전자 장치(200) 역시 일반적인 전자 장치들에 비하여 빠른 동작 속도 및 안정적인 동작 특성을 가질 수 있다.
발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
반도체 메모리 장치(100)
메모리 셀 어레이(110)
행 디코더(120)
센스 엠프 블락(130)
입/출력 게이트(140)
열 디코더(150)
입/출력 드라이버(160)
센스 엠프 드라이빙 블락(170)
스위칭 블락(180)
센스 엠프 드라이버(190)
제1 드라이버(192)
제2 드라이버(194)
제3 드라이버(196)
제1 센스 엠프 구동 신호 쌍(LANG_RD, LAPG_RD)
제2 센스 엠프 구동 신호 쌍(LANG_WRF, LAPG_WRF)
제3 센스 엠프 구동 신호 쌍(LANG_WRA, LAPG_WRA)
센스 엠프 쌍(MN1, MN2, MP1, 및 MP2)
전자 장치(200)
시스템 버스(210)
중앙 처리 장치(220)
하드 디스크 드아이브(230)
사용자 인터페이스(240)
응용 칩셋(250)

Claims (10)

  1. 비트 라인 쌍 사이에 연결되어 상기 비트 라인 쌍 사이의 전압 차이를 증폭하여 출력하는 센스 엠프 쌍;
    엑티브 명령 및 상기 센스 엠프 쌍에 상응하는 블락 정보에 기초하여 활성화되는 제1 센스 엠프 구동 신호 쌍을 발생하는 제1 드라이버;
    상기 엑티브 명령 및 상기 블락 정보에 기초하여 활성화되며, 명령 수행 과정에서의 상기 비트 라인 쌍의 논리 값들의 가변 구간에 대응하는 불활성화 구간을 갖는 제2 센스 엠프 구동 신호 쌍을 발생하는 제2 드라이버; 및
    상기 제1 센스 엠프 구동 신호 쌍에 응답하여 제1 전원 전압 및 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급하는 제1 스위칭부; 및
    상기 제2 센스 엠프 구동 신호 쌍에 응답하여 상기 제1 전원 전압 및 상기 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급하는 제2 스위칭부를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 비트 라인 쌍의 논리 값들의 가변 구간이 순차적으로 수행되는 리드 명령과 라이트 명령에 기초하여 발생하는 경우에,
    상기 제2 센스 엠프 구동 신호 쌍은
    상기 라이트 명령에 기초하여 발생하는 라이트 인에이블 신호 및 명령 수행 모드 정보에 기초하여 불활성화되는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제2 센스 엠프 구동 신호 쌍의 비활성화 구간은
    상기 라이트 명령이 수행 시 데이터 쌍을 상기 비트 라인 쌍으로 출력하기 위한 칼럼 선택 신호의 활성화 구간에 포함되는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 반도체 메모리 장치는
    상기 제2 센스 엠프 구동 신호 쌍의 불활성화 구간 이후에 활성화되는 제3 센스 엠프 구동 신호 쌍을 발생하는 제3 드라이버; 및
    상기 제3 센스 엠프 구동 신호 쌍에 응답하여 상기 제1 전원 전압 및 상기 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급하는 제3 스위칭부를 더 포함하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제2 센스 엠프 구동 신호 쌍의 논리 값들의 가변 구간이 순차적으로 수행되는 리드 명령과 라이트 명령에 기초하여 발생하는 경우에,
    상기 제3 센스 엠프 구동 신호 쌍의 활성화 구간은
    상기 라이트 명령에 기초하여 발생하는 라이트 인에이블 신호 및 명령 수행 모드 정보에 기초하여 결정되는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 센스 엠프 쌍은
    상기 비트 라인 쌍 사이에 크로스 커플된 제1 도전형의 트랜지스터 쌍을 포함하는 제1 센스 엠프; 및
    상기 비트 라인 쌍 사이에 크로스 커플된 제2 도전형의 트랜지스터 쌍을 포함하는 제2 센스 엠프를 포함하며,
    상기 제1 도전형의 트랜지스터 쌍의 연결 노드는 상기 제1 내지 제3 스위칭부에 의하여 제1 전원 전압 라인에 연결되며, 상기 제2 도전형의 트랜지스터 쌍의 연결 노드는 상기 제1 내지 제3 스위칭부에 의하여 제2 전원 전압 라인에 연결되는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 제1 내지 제3 스위칭부 각각은
    상기 제1 내지 제3 센스 엠프 구동 신호 쌍 중에서 대응하는 센스 엠프 구동 신호 쌍에 응답하여 상기 제1 전원 전압 및 상기 제2 전원 전압을 상기 센스 엠프 트랜지스터 쌍으로 공급하는 서로 다른 도전형의 트랜지스터 쌍을 포함하는 반도체 메모리 장치.
  8. 비트 라인 쌍 사이에 연결되어 상기 비트 라인 쌍 사이의 전압 차이를 감지하여 증폭하는 센스 엠프 쌍;
    명령 수행 중 일정 레벨의 활성화 구간을 갖는 제1 센스 엠프 구동 신호를 발생하는 제1 드라이버;
    상기 명령 수행 중 상기 비트 라인 쌍의 논리 값들이 일정한 경우에는 상기 센스 엠프 쌍의 구동 강도를 강화시키나, 상기 비트 라인 쌍의 논리 값들이 가변되는 경우에 상기 센스 엠프의 구동 강도를 약화시키기 위한 제2 센스 엠프 구동 신호를 발생하는 제2 드라이버; 및
    상기 제1 내지 제2 센스 엠프 구동 신호에 응답하여 상기 센스 엠프 쌍으로 제1 전원 전압 및 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급하는 스위칭 블락(180)을 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 리드 명령과 라이트 명령이 순차적으로 수행되는 경우에 있어서, 상기 제2 드라이버는
    상기 비트 라인 쌍의 논리 값들이 일정한 경우에는 엑티브 명령 및 상기 센스 엠프 쌍에 상응하는 블락 정보에 기초하여 일정한 레벨의 활성화 구간을 가지며,
    상기 비트 라인 쌍의 논리 값들이 가변되는 경우에는 상기 라이트 명령에 기초하여 발생하는 라이트 인에이블 신호 및 명령 수행 모드 정보에 기초하여 상기 비트 라인 쌍의 논리 값들의 가변 구간에 대응하는 불활성화 구간을 갖는 제2 센스 엠프 구동 신호를 발생하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 반도체 메모리 장치는
    상기 제2 센스 엠프 구동 신호 쌍의 불활성화 구간 이후에 상기 센스 엠프 쌍의 구동 강도를 강화시키기 위하여 활성화되는 제3 센스 엠프 구동 신호 쌍을 발생하는 제3 드라이버; 및
    상기 제3 센스 엠프 구동 신호 쌍에 응답하여 상기 제1 전원 전압 및 상기 제2 전원 전압을 상기 센스 엠프 쌍 중 상응하는 센스 엠프로 공급하는 제3 스위칭부를 더 포함하는 반도체 메모리 장치.
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