KR20110079284A - 반도체의 제조방법 - Google Patents

반도체의 제조방법 Download PDF

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신희재
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Abstract

실시예에 의한 반도체의 제조방법은 실리콘 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 제1폴리실리콘을 형성하는 단계; 상기 제1폴리실리콘을 덮도록 보호막을 형성하는 단계; 상기 보호막 상에 제2폴리실리콘들을 랜드 형태로 형성하는 단계; 상기 제1폴리실리콘에 도핑 영역을 형성하는 단계; 상기 제2폴리실리콘들의 측벽에 스페이서를 형성하고 소스/드레인 영역을 형성하는 단계; 상기 제2폴리실리콘들의 사이에 소자분리막을 형성하는 단계; 상기 실리콘 기판을 덮도록 유전막을 형성하는 단계; 상기 소스/드레인 영역 대응되는 보호막의 일부와 상기 제2폴리실리콘들의 일부가 노출되도록 상기 유전막을 제거하는 단계; 및 상기 노출된 보호막의 일부와 상기 노출된 제2폴리실리콘들의 일부에 살리시드 금속을 형성하는 단계를 포함한다.
반도체, 폴리실리콘, 메사

Description

반도체의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR}
실시예는 반도체의 제조방법에 관한 것이다.
반도체의 제조방법에서 SOI(Silicon On Insulator) 기술은 기판의 기생 커패시터턴스(Parasitic Capacitance)의 감소에 따른 전력 소모 감소, 소자 속도(Speed) 증가, 래치업(Latch Up), 소프트 에러(Soft Error) 저항성, 낮은 리키지 커런트(Leakage Current) 등의 여러 장점에 있어 이의 사용이 늘어나고 있다. 따라서 이를 이용한 반도체의 제조방법 또한 많이 연구되고 있는 실정이다. SOI를 실시하기 위한 제조하는 방법 중 메사 분리(MESA Isolation)방법은 베리드 산화막(Buried Oxide)위에 폴리실리콘(Polysilicon)을 형성(Deposition)하여 트랜지스터(Transistor)를 형성하는 방법이다. 그러나 종래 메사 분리 방법은 단위 메사 아일랜드(MESA Island)에 1개의 트랜지스터를 형성하므로 집적도 향상에 한계가 있다.
실시예는 메사 분리(MESA Isolation)방법을 이용하여 단위 메사 아일랜드(MESA Island)에 NMOS 및 PMOS를 동시에 형성하고 메사 분리를 통한 SOI 소자의 집적도 향상과 SOI 사용에 따른 소자 성능 개선 효과를 동시에 얻는 것이다. 또한, 실시예는 메사 분리(MESA Isolation)방법을 이용하여 단위 메사 아일랜드(MESA Island)에 노아 플래쉬(NOR FLASH) 셀을 형성하고, 메사 분리를 통한 SOI 소자의 집적도 향상과 SOI 소자의 장점을 지닌 노아 플래쉬 셀을 형성하는 것이다.
실시예에 의한 반도체의 제조방법은 실리콘 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 제1폴리실리콘을 형성하는 단계; 상기 제1폴리실리콘을 덮도록 보호막을 형성하는 단계; 상기 보호막 상에 제2폴리실리콘들을 랜드 형태로 형성하는 단계; 상기 제1폴리실리콘에 도핑 영역을 형성하는 단계; 상기 제2폴리실리콘들의 측벽에 스페이서를 형성하고 소스/드레인 영역을 형성하는 단계; 상기 제2폴리실리콘들의 사이에 소자분리막을 형성하는 단계; 상기 실리콘 기판을 덮도록 유전막을 형성하는 단계; 상기 소스/드레인 영역 대응되는 보호막의 일부와 상기 제2폴리실리콘들의 일부가 노출되도록 상기 유전막을 제거하는 단계; 및 상기 노출된 보호막의 일부와 상기 노출된 제2폴리실리콘들의 일부에 살리시드 금속을 형성하는 단계를 포함한다.
다른 측면에서 실시예에 의한 반도체의 제조방법은, 실리콘 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 제1폴리실리콘을 형성하는 단계; 상기 제1폴리실리콘을 덮도록 보호막을 형성하는 단계; 상기 보호막 상에 제2폴리실리콘들을 랜드 형태로 형성하는 단계; 상기 제2폴리실리콘들 상에 멀티절연막을 형성하는 단계; 상기 멀티절연막 상에 제3폴리실리콘들을 형성하는 단계; 상기 제2 및 제3폴리실리콘들의 측벽에 스페이서를 형성하고 소스/드레인 영역을 형성하는 단계; 상기 실리콘 기판을 덮도록 유전막을 형성하는 단계; 상기 소스/드레인 영역 대응되는 보호막의 일부와 상기 제3폴리실리콘들의 일부가 노출되도록 상기 유전막을 제거하는 단계; 및 상기 노출된 보호막의 일부와 상기 노출된 제3폴리실리콘들의 일부에 살리시드 금속을 형성하는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 메사 분리(MESA Isolation) 방법을 이용하여 단위 메사 아일랜드(MESA Island)에 NMOS와 PMOS를 동시에 형성할 수 있는 효과가 있다.
둘째, 메사 분리를 통한 SOI(Silicon On Insulator) 소자의 집적도 향상과 SOI 사용에 따른 소자 성능 개선 효과를 동시에 얻을 수 있다.
셋째, 메사 분리 방법을 이용하여 메사 아일랜드에 노아 플래쉬 셀(NOR FLASH CELL)을 형성할 수 있는 효과가 있다.
넷째, 메사 분리 방법 통한 SOI 소자의 장점을 지닌 노아 플래쉬 셀을 개발 할 수 있는 효과가 있다.
이하에서는 첨부한 도면을 참조하여 실시예에 따른 반도체의 제조방법에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
<제1실시예>
도 1 내지 도 9는 제1실시예에 따른 반도체의 제조방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 실리콘 기판(100)에는 최소 선폭으로 메사(MESA) 구조를 패터닝하고 실리콘 기판(100) 상에 산화막(102)을 형성한다. 메사 공정은 매장식 산화막(Buried Oxide)(102)의 두께를 용이하게 조절할 수 있어 사용 목적에 따라 두께를 달리할 수 있지만 0.4 ㎛ 이하의 통상적인 두께로 산화막(102)을 실리 콘 기판(100) 상에 성장시킨다. 이에 따라, 메사 시모스(MESA CMOS) 구조의 실리콘 기판(100)에는 산화막(102)이 형성된다.
도 2에 도시된 바와 같이, 산화막(102) 상에 제1폴리실리콘(104)을 형성한다. 통상의 SOI(Silicon on Insulator) 기술은 Thin SOI(50 ~ 1000㎚)와 Thick SOI(> 1000㎚)로 나뉜다. 반면, 실시예는 제1폴리실리콘(104)의 두께를 50 ~ 2000㎚까지 다양하게 형성할 수 있다. 이때, P??type 및 N??Type 도핑(Doping) 중 적어도 하나의 도펀트를 이용하여 제1폴리실리콘(104)에 도핑을 수행한다. 제1폴리실리콘(104)을 형성한 후, 소자의 액티브 영역을 제외한 나머지 부분은 사진 및 식각 공정(Photo and Etch Process)을 통해 제거하여 제1폴리실리콘(104)을 랜드 형태로 형성한다.
도 3에 도시된 바와 같이, 제1폴리실리콘(104)을 덮도록 보호막(106)을 형성한다. 제1폴리실리콘(104)은 게이트 산화 공정(Gate Oxidation Process)을 통해 보호막(106)이 형성된다. 보호막(106)은 제1폴리실리콘(104)의 상부와 측벽에 형성된다. 따라서, 제1폴리실리콘(104)은 보호막(106)에 의해 덮이게 된다. 보호막(106)의 두께는 20 ~ 200Å 까지 다양하게 성장시킬 수 있다.
도 4에 도시된 바와 같이, 보호막(106) 상에 제2폴리실리콘들(108)을 랜드 형태로 형성한다. 게이트 컨덕터(Gate Conductor)로 사용될 제2폴리실리콘들(108)은 500 ~ 2500Å 까지 다양하게 형성될 수 있다. 제2폴리실리콘들(108)을 랜드 형태로 패턴 하기 위해서는 사진 및 식각 공정을 수행할 수 있으나 이에 한정되지 않는다.
도 5에 도시된 바와 같이, 제1폴리실리콘(104)에 도핑 영역(109)을 형성한다. 도핑 영역(109)은 LDD(Lightly Doped Drain or Source/Drain Extension) 임플란트(Implant)를 수행하여 형성할 수 있다. 그리고 필요에 따라 포켓 임플란트(Pocket Implant)를 더 수행할 수도 있다.
도 6에 도시된 바와 같이, 제2폴리실리콘들(108)의 측벽에 스페이서(115)를 형성한다. 스페이서(115)는 실리콘 산화막과 실리콘 질화막으로 구성할 수 있다. 스페이서(115)의 두께는 기술양식(Technology Node)에 따라 달라질 수 있지만 게이트 시디(Gate Critical Dimension) 기준으로 형성한다. 예컨대, 산화막의 스페이서(115)의 두께는 게이트 시디 대비 0.1 ~ 0.2의 비율로 형성될 수 있고, 질화막의 스페이서(115)의 두께는 게이트 시디 대비 0.5 ~ 0.6의 비율로 형성될 수 있다. 스페이서(115)를 형성한 후에는 소스/드레인 영역(110)을 형성하는 소스/드레인 임플란트를 수행한다.
도 7에 도시된 바와 같이, 제2폴리실리콘들(108)의 사이에 소자분리막(120)을 형성한다. 앞선 공정에서 제1폴리실리콘(104)은 도핑된 도펀트에 따라 NMOS 및 PMOS로 구분되어 형성될 수 있다. 이에 따라 서로 다른 NMOS와 PMOS 간의 분리를 위해 이들 사이에 소자분리막(Shallow Trench Isolation)(120)을 형성한다.
도 8에 도시된 바와 같이, 실리콘 기판(100)을 덮도록 유전막(130)을 형성한다. 유전막(130)은 소자분리막(120)을 채우는 물질과 논 살리시드(Non??Salicide) 영역을 정의하기 위해 산화물질 등으로 형성한다.
도 9에 도시된 바와 같이, 소스/드레인 영역(110) 대응되는 보호막(106)의 일부와 제2폴리실리콘들(108)의 일부가 노출되도록 유전막(130)을 제거한다. 이에 따라, 유전막(130)에는 소스/드레인 영역(110) 대응되는 보호막(106)의 일부와 제2폴리실리콘들(108)의 일부가 노출되는 콘택홀들(CH)이 형성된다. 이후, 유전막(130)의 콘택홀들(CH)에 의해 노출된 보호막(106)의 일부와 노출된 제2폴리실리콘들(108)의 일부에 살리시드 금속(140)을 형성한다. 위와 같이 살리시드 금속(140)을 형성한 이후 통상의 시모스 공정을 진행하여 반도체를 제작한다.
실시예의 공정에 따라 메사 분리(MESA Isolation)방법을 이용하여 단위 메사 아일랜드(MESA Island)에 NMOS 및 PMOS를 동시에 형성할 수 있게 된다. 그리고 메사 분리를 통한 SOI 소자의 집적도 향상과 SOI 사용에 따른 소자 성능 개선 효과를 동시에 얻을 수 있게 된다.
<제2실시예>
도 10 내지 도 18은 제2실시예에 따른 반도체의 제조방법을 설명하기 위한 단면도이다.
도 10에 도시된 바와 같이, 실리콘 기판(100)에는 최소 선폭으로 메사(MESA) 구조를 패터닝하고 실리콘 기판(100) 상에 산화막(102)을 형성한다. 메사 공정은 매장식 산화막(Buried Oxide)(102)의 두께를 용이하게 조절할 수 있어 사용 목적에 따라 두께를 달리할 수 있지만 0.4 ㎛ 이하의 통상적인 두께로 산화막(102)을 실리콘 기판(100) 상에 성장시킨다. 이에 따라, 메사 시모스(MESA CMOS) 구조의 실리콘 기판(100)에는 산화막(102)이 형성된다. 이후, 산화막(102) 상에 제1폴리실리콘(104)을 형성한다. 통상의 SOI(Silicon on Insulator) 기술은 Thin SOI(50 ~ 1000㎚)와 Thick SOI(> 1000㎚)로 나뉜다. 반면, 실시예는 제1폴리실리콘(104)의 두께를 50 ~ 2000㎚까지 다양하게 형성할 수 있다. 이때, P??type 및 N??Type 도핑(Doping) 중 적어도 하나의 도펀트를 이용하여 제1폴리실리콘(104)에 도핑을 수행한다. 다만, 실시예에서는 노아 플래쉬(NOR Flash)의 공통 소스의 형성을 위해 대략 500㎚로 제1폴리실리콘(104)을 형성한다. 제1폴리실리콘(104)을 형성한 후, 소자의 액티브 영역을 제외한 나머지 부분은 사진 및 식각 공정(Photo and Etch Process)을 통해 제거하여 제1폴리실리콘(104)을 랜드 형태로 형성한다.
도 11에 도시된 바와 같이, 제1폴리실리콘(104)을 덮도록 보호막(106)을 형성한다. 제1폴리실리콘(104)은 게이트 산화 공정(Gate Oxidation Process)을 통해 보호막(106)이 형성된다. 보호막(106)은 제1폴리실리콘(104)의 상부와 측벽에 형성된다. 따라서, 제1폴리실리콘(104)은 보호막(106)에 의해 덮이게 된다. 보호막(106)의 두께는 20 ~ 200Å 까지 다양하게 성장시킬 수 있다.
도 12에 도시된 바와 같이, 보호막(106) 상에 제2폴리실리콘들(108)을 랜드 형태로 형성한다. 게이트 컨덕터(Gate Conductor)로 사용될 제2폴리실리콘들(108)은 500 ~ 1500Å 까지 다양하게 형성될 수 있다. 제2폴리실리콘들(108)을 랜드 형태로 패터닝하기 위해서는 사진 및 식각 공정을 수행할 수 있으나 이에 한정되지 않는다. 이때, N??Type 셀(Cell)의 경우 인(phosphorus)을 인시투(In??situ) 도핑하여 사용한다.
도 13에 도시된 바와 같이, 제2폴리실리콘들(108) 상에 멀티절연막(109)을 형성한다. 멀티절연막(109)은 플래쉬 소자의 유전율 향상과 리키지 전류(leakage current) 감소를 위해 산화물/질화물/산화물로 형성될 수 있으나 이에 한정되지 않는다. 이후, 멀티절연막(109) 상에 제3폴리실리콘들(112)을 형성한다. 제3폴리실리콘들(112)은 제2폴리실리콘들(108)의 두께의 1.5 ~ 2.5 배 범위 내에서 형성될 수 있으나 이에 한정되지 않는다.
도 14에 도시된 바와 같이, 플래쉬 셀의 농도(density)를 높이기 위해 셀프 얼라인드 소스(Self Aligned Source: SAS)와 같은 구조로 공통 소스의 콘택을 수행한다. 실시예에서는 RCS(Recessed Common Source) 영역을 형성하여, 도 14와 같이 액티브 영역과 소자분리막이 교번되도록 AA(Active Area)??STI(Shallow Trench Isolation)??AA??STI의 반복된 구조로 공통 소스를 형성한다. 여기서, RCS에는 공통 소스의 비 저항을 낮추기 위해 RCS 임플란트(RCS??1 IMP, RCS??2 IMP)를 수행한다. 이에 따라, 공통 소스는 도 14의 "Self aligned source line"과 같은 형태로 형성된다. 도 14에서 "GC"는 게이트 컨덕터 폴리실리콘인 제3폴리실리콘들(112)을 나타내고, "D"는 드레인 영역을 나타내며, "S"는 소스 영역을 나타낸다. 한편, N??Type 셀의 경우 비소(Arsenic) 또는 인이 도핑될 수 있고, P??Type 셀의 경우 보론(Boron, BF2)이 도핑될 수 있다. 이때, 에너지는 20 ~ 60keV까지 다양하게 사용될 수 있고, 도스(Dose)는 1e14 ~ 1e16 ions/㎠ 범위가 사용될 수 있다. 여기서, 이온 주입 방법은 플라즈마 이온 침전 도핑(Plasma Ion Immersion Doping)이나 가스 클러스터 이온 빔(Gas Cluster Ion Beam)과 같은 방법 등이 사용될 수도 있다.
도 15에 도시된 바와 같이, 제2 및 제3폴리실리콘들(108, 112)의 측벽에 스페이서(115)를 형성하고 소스/드레인 영역(110)을 형성한다. 스페이서(115)는 실리콘 산화막과 실리콘 질화막으로 구성할 수 있다. 스페이서(115)를 형성한 후에는 소스/드레인 영역(110)을 형성하는 소스/드레인 임플란트를 수행한다.
도 16 내지 도 18에 도시된 바와 같이, 실리콘 기판(100)을 덮도록 유전막(130)을 형성하고 소스/드레인 영역(110) 대응되는 보호막의 일부와 제3폴리실리콘들(112)의 일부가 노출되도록 유전막(130)을 제거한다. 그리고 노출된 보호막(106)의 일부와 노출된 제3폴리실리콘들(112)의 일부에 살리시드 금속(140)을 형성한다. 이에 따라, 유전막(130)에는 소스/드레인 영역(110) 대응되는 보호막(106)의 일부와 제2폴리실리콘들(108)의 일부가 노출되는 콘택홀들(CH)이 형성되고 유전막(130)의 콘택홀들(CH)에 의해 노출된 보호막(106)의 일부와 노출된 제2폴리실리콘들(108)의 일부에 살리시드 금속(140)이 형성된다. 여기서, 도 17은 공통 소스의 논 콘택 영역에서 바라본 단면도를 나타낸 것이고, 도 18은 공통 소스의 콘택 영역에서 바라본 단면도를 나타낸 것이다.
한편, 위 공정에서 셀 밀도를 높이기 위해 도 16에 도시된 콘택영역(CR)을 이용하여 소스는 공통 소스로 금속 콘택을 하고 드레인은 단위 트랜지스터마다 금속 콘택을 한다. 공통 소스는 사용되는 기술양식과 콘택 저항(Contact Resistivity: Rs)에 따라 달라지지만 90㎚에서 통상 16개 이상의 트랜지스터마다 콘택을 수행할 수 있으나 이에 한정되지 않는다. 위와 같이 살리시드 금속(140)을 형성한 이후 통상의 시모스 공정을 진행하여 반도체를 제작한다.
실시예의 공정에 따라 메사 분리(MESA Isolation)방법을 이용하여 단위 메사 아일랜드(MESA Island)에 노아 플래쉬(NOR FLASH) 셀을 형성할 수 있게 된다. 그리고 메사 분리를 통한 SOI 소자의 집적도 향상과 SOI 소자의 장점을 지닌 노아 플래쉬 셀을 형성할 수 있게 된다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 9는 제1실시예에 따른 반도체의 제조방법을 설명하기 위한 단면도이다.
도 10 내지 도 18은 제2실시예에 따른 반도체의 제조방법을 설명하기 위한 단면도이다.

Claims (9)

  1. 실리콘 기판 상에 산화막을 형성하는 단계;
    상기 산화막 상에 제1폴리실리콘을 형성하는 단계;
    상기 제1폴리실리콘을 덮도록 보호막을 형성하는 단계;
    상기 보호막 상에 제2폴리실리콘들을 형성하는 단계;
    상기 제1폴리실리콘에 도핑 영역을 형성하는 단계;
    상기 제2폴리실리콘들의 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하는 단계;
    상기 제2폴리실리콘들의 사이에 소자분리막을 형성하는 단계;
    상기 실리콘 기판을 덮도록 유전막을 형성하는 단계;
    상기 소오스/드레인 영역 대응되는 보호막의 일부와 상기 제2폴리실리콘들의 일부가 노출되도록 상기 유전막을 제거하는 단계; 및
    상기 노출된 보호막의 일부와 상기 노출된 제2폴리실리콘들의 일부에 살리시드 금속을 형성하는 단계를 포함하는 반도체의 제조방법.
  2. 제1항에 있어서,
    상기 제1폴리실리콘을 형성하는 단계는,
    상기 제1폴리실리콘에 N??Type 및 P??Type 중 적어도 하나의 도펀트를 도핑하는 것을 특징으로 하는 반도체의 제조방법.
  3. 제1항에 있어서,
    상기 산화막을 형성하는 단계는,
    상기 실리콘 기판 메사(MESA) 구조를 패터닝하는 단계를 포함하는 반도체의 제조방법.
  4. 제1항에 있어서,
    상기 제2폴리실리콘들을 형성하는 단계는,
    상기 보호막 상에 상기 제2폴리실리콘들을 랜드 형태로 형성하는 것을 특징으로 하는 반도체의 제조방법.
  5. 실리콘 기판 상에 산화막을 형성하는 단계;
    상기 산화막 상에 제1폴리실리콘을 형성하는 단계;
    상기 제1폴리실리콘을 덮도록 보호막을 형성하는 단계;
    상기 보호막 상에 제2폴리실리콘들을 형성하는 단계;
    상기 제2폴리실리콘들 상에 멀티절연막을 형성하는 단계;
    상기 멀티절연막 상에 제3폴리실리콘들을 형성하는 단계;
    상기 제2 및 제3폴리실리콘들의 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하는 단계;
    상기 실리콘 기판을 덮도록 유전막을 형성하는 단계;
    상기 소오스/드레인 영역 대응되는 보호막의 일부와 상기 제3폴리실리콘들의 일부가 노출되도록 상기 유전막을 제거하는 단계; 및
    상기 노출된 보호막의 일부와 상기 노출된 제3폴리실리콘들의 일부에 살리시드 금속을 형성하는 단계를 포함하는 반도체의 제조방법.
  6. 제5항에 있어서,
    상기 제1폴리실리콘을 형성하는 단계는,
    상기 제1폴리실리콘에 N??Type 및 P??Type 중 적어도 하나의 도펀트를 도핑하는 것을 특징으로 하는 반도체의 제조방법.
  7. 제5항에 있어서,
    상기 산화막을 형성하는 단계는,
    상기 실리콘 기판 메사(MESA) 구조를 패터닝하는 단계를 포함하는 반도체의 제조방법.
  8. 제5항에 있어서,
    상기 제2폴리실리콘들을 형성하는 단계는,
    상기 보호막 상에 상기 제2폴리실리콘들을 랜드 형태로 형성하는 것을 특징으로 하는 반도체의 제조방법.
  9. 제5항에 있어서,
    상기 소오스/드레인 영역을 형성하는 단계는,액티브 영역과 소자분리막이 교번되도록 RCS(Recessed Common Source)를 형성하여 공통 소오스를 형성하는 단계를 포함하는 반도체의 제조방법.
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